KR101196706B1 - 지연 고정 루프 회로를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 입력 클럭을 복수의 지연 제어 신호에 응답하여 소정 지연시켜 디엘엘 클럭을 제공하는 디엘엘 출력 블록, 상기 입력 클럭과 피드백 클럭의 위상차를 비교하여 상기 복수의 지연 제어 신호에 응답하여 두 클럭의 위상을 동기시키는 락킹 제어 블록 및 상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되어 상기 디엘엘 클럭이 락킹되었는지 여부를 검출하는 락킹 감지 블록을 포함하며, 상기 락킹 제어 블록은 상기 디엘엘 클럭이 락킹되면, 상기 입력 클럭을 n(n은 2 이상의 자연수)분주시킨 기준 클럭을 내부 디엘엘 클럭으로 제공한다.
Figure R1020090103720
클럭, DLL, 전력 소모, 주파수

Description

지연 고정 루프 회로를 포함하는 반도체 집적 회로{Semiconductor Integrated Circuit Having Delay Locked Loop Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 DLL 회로를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 외부에서 들어오는 클럭(clock) 신호와 내부로 공급되는 클럭 신호 간에는 타이밍 스큐(timing skew) 문제가 발생한다. 그리하여, 정확하게 클럭에 데이터를 동기시키는 회로가 필요하다. 이러한 동기 회로로서 지연 고정 루프(Delay Locked Loop; 이하‘DLL’이라 함)가 널리 사용되고 있다. 여기서, DLL이란 입력 클럭을 지연시켜 고정된 내부 클럭으로 생성하는 회로이다.
즉, DLL 회로를 사용하여 내부 클럭의 위상을 입력 클럭에 대해 소정 시간 앞서도록 생성하여, 출력 데이터가 입력 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 이와 같은 기능을 위해 통상의 DLL 회로는 클럭 버퍼, 지연 장치, 위상 비교 장치, 지연 제어 장치 및 쉬프트 레지스터 등을 구비하고 있다.
이러한 DLL 회로는 클럭 주파수와 동일한 주파수로 동작하므로, 클럭의 주파수가 증가될수록 상기 전술한 회로들도 높은 주파수의 클럭 신호에 응답하여 동작 하게 되므로 DLL회로의 전류 소모가 증대된다. 또한, 이미 입력 클럭이 내부 클럭에 적합하도록 락킹(locking)된 후에도, DLL 회로가 입력 클럭과 동일 주파수로 동작하게 되므로 불필요한 전류 소모가 증대되는 어려운 점이 발생한다.
본 발명의 기술적 과제는 전력 소모를 개선한 DLL 회로를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 입력 클럭을 복수의 지연 제어 신호에 응답하여 소정 지연시켜 디엘엘 클럭을 제공하는 디엘엘 출력 블록, 상기 입력 클럭과 피드백 클럭의 위상차를 비교하여 상기 복수의 지연 제어 신호에 응답하여 두 클럭의 위상을 동기시키는 락킹 제어 블록 및 상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되어 상기 디엘엘 클럭이 락킹되었는지 여부를 검출하는 락킹 감지 블록을 포함하며, 상기 락킹 제어 블록은 상기 디엘엘 클럭이 락킹되면, 상기 입력 클럭을 n(n은 2 이상의 자연수)분주시킨 기준 클럭을 내부 디엘엘 클럭으로 제공한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 입력 클럭을 지연 제어 신호에 따라 지연시킨 디엘엘 클럭을 제공하는 제 1 딜레이 라인 및 기준 클럭을 상기 지연 제어 신호에 따라 지연시킨 내부 디엘엘 클럭을 제공하는 제 2 딜레이 라인을 포함하며, 상기 디엘엘 클럭의 위상이 락킹 되기 전까지, 상기 입력 클럭과 상기 기준 클럭은 실질적으로 동등한 주파수를 가지나, 상기 디엘엘 클럭의 락킹 후에는 상기 입력 클럭과 상기 기준 클럭의 주파수가 서로 다르다.
본 발명의 일 실시예에 따르면, 입력 클럭의 락킹 후에는 DLL 내부 회로에는 보다 낮은 주파수의 클럭 신호를 공급하도록 하여 전력 소모를 개선할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로부를 포함하는 반도체 집적 회로의 블록도이다.
도 1을 참조하면, 반도체 집적 회로는 디엘엘 출력 블록(115), 락킹 제어 블록(185) 및 락킹 감지 블록(190)을 포함한다.
우선, 디엘엘 출력 블록(115)은 제 1 딜레이 라인(110)을 포함한다.
제 1 딜레이 라인(110)은 입력 클럭(CLK)을 복수의 지연 제어 신호(S0-Sn)에 응답하여 소정 시간 지연시켜 디엘엘 클럭(DLLCLK)으로서 제공한다.
락킹 제어 블록(185)은 기준 클럭(DCLK)을 복수의 지연 제어 신호(S0-Sn)에 응답하여 소정 지연시켜 내부 디엘엘 클럭(IDLLCLK)을 출력한다.
락킹 제어 블록(185)은 위상 감지부(120), 레지스터 제어부(130), 쉬프터 레지스터(140), 딜레이 모델(150), 지연 제어부(160) 및 분주 제어부(170) 및 제 2 딜레이 라인(180)을 포함한다.
상기의 위상 감지부(120), 레지스터 제어부(130), 쉬프터 레지스터(140) 및 딜레이 모델(150)은 통상의 DLL 회로부로서, 당업자라면 이해 가능하므로 간략히 설명하기로 한다.
본 발명의 일 실시예에 따른 락킹 제어 블록(185)은 디엘엘 클럭(DLLCLK)이 락킹되면, 위상 감지부(120), 레지스터 제어부(130), 쉬프트 레지스터(140), 딜레이 모델(150)등은 입력 클럭(CLK)보다는 낮은 주파수의 클럭 신호에 응답하여 동작하도록, 입력 클럭(CLK)을 n(n은 2 이상의 자연수)분주시켜 제공한다.
위상 감지부(120)는 입력 클럭(CLK) 및 피드백 클럭(fbCLK)을 수신하여 두 신호의 위상을 비교한 결과를 제공하여 감지 신호(DET)를 제공한다. 이러한 위상 감지부(120)는 입력 클럭(CLK)의 위상이 피드백 클럭(fbCLK)의 위상보다 앞설 때는 하이 레벨의 감지 신호(DET)를 제공하고, 피드백 클럭(fbCLK)의 위상이 입력 클럭(CLK)의 위상보다 앞설 때는 로우 레벨의 감지 신호(DET)를 제공한다. 감지 신호(DET)의 레벨에 따라 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상 관계를 알 수 있다.
레지스터 제어부(130)는 감지 신호(DET)에 응답하여 펄스 형태의 쉬프트 제어 신호들(SR, SL)을 제공한다.
쉬프트 레지스터(140)는 쉬프트 제어 신호들(SR, SL)을 수신하여 이에 따라 지연양을 결정하는 복수의 지연 제어 신호(S0-Sn)를 제공한다. 이후 제 2딜레이 라인(164)을 이용하여 내부 디엘엘 클럭(IDLLCLK)을 왼쪽 또는 오른쪽 방향으로 쉬프트시킬 수 있다. 이로써, 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상을 동기시킬 수 있다.
딜레이 모델(150)은 지연 보상된 내부 디엘엘 클럭(IDLLCLK’)을 수신하여 입력 클럭(CLK)과 실질적인 디엘엘 클럭(DLLCLK)간의 시간 차이를 보상한다. 예를 들어, 딜레이 모델(150)은 더미(dummy) 클럭 버퍼, 더미 출력 버퍼 및 더미 로드(load)를 포함함으로써 실제의 입력 클럭(ECK)이 클럭 버퍼, 출력 버퍼 및 로드 등에 의하여 지연되는 시간을 보상하는 일종의 리플리커(replica) 회로이다.
그리하여, 딜레이 모델(150) 및 이후 설명될 지연 제어부(160)를 이용하면 입력 클럭(CLK)이 디엘엘 클럭(DLLCLK)으로 출력되는 경로에 항상 동일한 지연 조건으로 지연시킨 피드백 클럭(fbCLK)을 생성할 수 있다.
이와 같이, 통상의 방식과 마찬가지로, 본 발명의 일 실시예에 따르면 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상차이를 비교한 결과에 따라, 쉬프트 레지스터(140)에서 제 1 딜레이 라인(110) 및 제 2 딜레이 라인(180)을 제어하면서 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상이 동기되어 고정될때까지 이의 루프를 계속 반복한다. 예컨대, 수백 사이클(cycle)을 반복하여, 최종 디엘엘 클럭(DLLCLK)을 제공할 수 있다.
한편, 본 발명의 일 실시예에 따른 분주 제어부(170)는 락킹 신호(LOCK)에 응답하여 입력 클럭(CLK)을 분주하지 않은 상태로 기준 클럭(DCLK)으로서 제공하거나, 입력 클럭(CLK)을 소정 주파수로 분주하여 기준 클럭(DCLK)으로서 제공할 수 있다. 보다 자세히 설명하면, 분주 제어부(170)는 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상이 동기되어 락킹되기 전까지는 분주되지 않은 입력 클럭(CLK)과 실질적으로 동등한 주파수를 갖는 기준 클럭(DCLK)을 제공한다. 하지만, 분주 제어부(170)는 입력 클럭(CLK)과 피드백 클럭(fbCLK)의 위상이 동기되어 락킹된 후에는, 입력 클럭(CLK)보다는 낮은 주파수를 갖도록 분주된 클럭을 기준 클럭(DCLK)으 로서 제공한다. 즉, 분주 제어부(170)는 락킹 신호(LOCK)가 활성화되면 입력 클럭(CLK)을 소정 주기로 분주한 클럭을 제공함으로써, 디엘엘 클럭(DLLCLK)이 락킹 된 후에는 다른 주변 회로들이 저주파로 동작하도록 제어할 수 있다. 분주 주기는 설계자의 의도에 따라 달라질 수 있으므로, 2 분주부터 128 분주까지 다양한 경우의 수를 갖고 적용할 수 있다.
따라서, 제 2 딜레이 라인(180)은 기준 클럭(DCLK)의 주파수 상태에 따라, 제 1 딜레이 라인(110)과 실질적으로 동등한 주파수 신호를 출력하거나, 제 1 딜레이 라인(110)보다 낮은 주파수 신호를 출력할 수 있다. 다시 설명하면, 본 발명의 일 실시예에 따르면 디엘엘 클럭(DLLCLK)이 락킹되기 전까지는 제 2 딜레이 라인(180)이 최종 출력 클럭인 디엘엘 클럭(DLLCLK)을 제공하는 제 1 딜레이 라인(110)의 모델링(modeling) 형태로 동작하도록 제어한다. 그러나, 디엘엘 클럭(DLLCLK)이 락킹된 후에는, 제 1 딜레이 라인(110)은 칩 내부로 최종 락킹된 디엘엘 클럭(DLLCLK)을 제공하지만, 제 2 딜레이 라인(180)은 전류 소모를 방지하도록 고주파의 입력 클럭(CLK)에 응답하여 동작할 필요가 없으므로, 입력 클럭(CLK)보다 낮은 주파수 신호에 응답하도록 낮은 주파수의 내부 디엘엘 클럭(IDLLCLK)을 제공하는 것이다.
한편, 지연 제어부(160)는 분주 제어부(170)의 지연 시간을 상쇄 또는 보상시키도록 지연 여부를 결정한다. 예컨대, 분주 제어부(170)에서 분주를 통해 분주된 클럭 신호를 기준 클럭(DCLK)으로서 제공할 때, 분주 동작 시간만큼 지연되었을 것이므로, 지연 제어부(160)에서는 그만큼 지연 시간을 보상해주어야 한다. 따라 서, 역으로 설명하면, 분주 제어부(170)에서 분주하지 않은 클럭 신호를 기준 클럭(DCLK)으로서 제공시, 지연 제어부(160)에서는 오히려 분주기(미도시)에서 동작 수행시 소요될 지연 시간만큼 지연시킨 후 지연 보상된 내부 디엘엘 클럭(IDLLCLK’)을 제공하도록 한다. 또한, 분주 제어부(170)에서 분주된 클럭 신호를 기준 클럭(DCLK)으로서 제공시, 지연 제어부(160)는 지연 요소를 경유하지 않도록 제어한다. 이에 따라, 디엘엘 클럭(DLLCLK)의 락킹 전 후로, 분주 제어부(170)로부터 제 2 딜레이 라인(180) 및 지연 제어부(160)를 경유하는 클럭 신호 경로의 지연 시간을 일정하게 유지시킬 수 있다.
다시 말하면, 분주 제어부(170)에서 분주기(미도시)를 이용해 출력 신호를 제공했다면, 지연 제어부(160)에서는 지연 시간을 추가하지 않도록 하며, 분주 제어부(170)에서 분주기(미도시)를 이용하지 않고 출력 신호를 제공했다면 지연 제어부(160)에서는 지연 시간을 추가하도록 하는 것이다.
락킹 감지 블록(190)은 기준 클럭(DCLK)과 피드백 클럭(fbCLK)의 위상이 동기되어 락킹되었는지 여부를 검출한다.
이러한 락킹 감지 블록(190)은 락킹 감지부(192)를 포함한다.
락킹 감지부(192)는 감지 신호(DET) 및 입력 클럭(CLK)을 이용하여 락킹 신호(LOCK)를 제공한다. 디엘엘 클럭(DLLCLK)이 락킹되면 활성화된 락킹 신호(LOCK)를 제공한다.
이하의 도면을 참조하여, 보다 자세히 설명하기로 한다.
도 2는 도 1에 따른 분주 제어부(170)의 회로도이다.
도 2를 참조하면, 분주 제어부(170)는 분주 결정부(1621) 및 분주기(1622)를 포함한다.
분주 결정부(1621)는 락킹 신호(LOCK)에 응답하여 분주된 신호의 선택 여부를 결정한다. 분주 결정부(1621)는 제 1 및 제 2 전송부(TR1, TR2) 및 인버터(IV)를 포함한다. 제 1 전송부(TR1)는 락킹 신호(LOCK)의 로우 레벨에 응답하여 턴온되어 분주되지 않은(nod-div) 클럭을 기준 클럭(DCLK)으로서 제공한다. 제 2 전송부(TR2)는 락킹 신호(LOCK)의 활성화된 하이 레벨에 응답하여 분주된(div) 클럭을 기준 클럭(DCLK)으로서 제공한다.
분주기(1622)는 입력 클럭(CLK)을 소정 주기로 분주하여 제 2 전송부(TR2)에 제공한다. 분주기(1622)의 분주 회로는 도시하지 않았으나, 설계자의 의도에 따라 적절한 분주 회로를 구비할 수 있다. 예컨대 128분주 회로를 구비한다면 전류 소모를 감소시키는데 더욱 효과적일 수 있으나, 입력 클럭(CLK)의 주파수보다 낮은 클럭 주파수를 갖도록 하는 분주기이면 어떤 형태이든지 적용이 가능하다.
도 3은 도 1에 따른 지연 제어부(160)의 회로도이다.
지연 제어부(160)는 분주 제어부(도 2의 170 참조)의 지연 시간을 보상한다. 전술한 바와 같이, 입력 클럭(CLK)이 분주기(도 2의 1622 참조)를 경유하며 분주되는 시간은 소정 지연 시간을 갖게 된다. 그러나, 분주기(도 2의 1622 참조)를 경유하지 않은 클럭은 지연없이 출력된다. 따라서, 분주 제어부(도 2의 162 참조)로부터 제공되는 기준 클럭(DCLK)의 경우, 지연 시간의 추가 여부가 달라질 수 있다. 이를 지연 제어부(160)에서 역으로 지연 시간을 상쇄시키거나 보상하여 어느 경우 에서든지(내부 디엘엘 클럭이 락킹되거나 락킹되지 않거나) 입력 클럭(CLK)으로부터 지연 보상된 내부 디엘엘 클럭(IDCLLCLK’)으로의 경로중의 지연시간의 총합(total sum)은 실질적으로 동일하도록 유지할 수 있다.
이러한 지연 제어부(160)는 지연 결정부(1661) 및 리플리커 지연부(1622)를 포함한다.
지연 결정부(1661)는 락킹 신호(LOCK)에 응답하여 추가로 지연된 신호의 선택 여부를 결정한다. 지연 결정부(1661)는 제 1 및 제 2 전송부(T1, T2)와 인버터(INV)를 포함한다. 제 1 전송부(T1)는 락킹 신호(LOCK)의 비활성화된 로우 레벨에 응답하여 턴온되어 리플리커 지연부(1662)에 의해 추가로 지연된 신호를 지연 보상된 내부 디엘엘 클럭(IDCLLCLK’)으로서 제공한다. 제 2 전송부(T2)는 락킹 신호(LOCK)의 활성화된 하이 레벨에 응답하여 턴온되어, 내부 디엘엘 클럭(IDLLCLK)을 지연없이 그대로, 지연 보상된 내부 디엘엘 클럭(IDCLLCLK’)으로서 제공한다.
리플리커 지연부(1662)는 분주기(도 2의 1622 참조)의 지연 시간을 모델링한 리플리커(replica)로서, 입력 신호에 대해 분주기(도 2의 1622참조)에서 소요되는 지연 시간만큼 지연시킨다.
따라서, 지연 제어부(160)는 락킹 신호(LOCK)가 비활성화된 경우에는, 분주 없이 제공된(지연 시간이 그만큼 없었던) 내부 디엘엘 클럭(IDLLCLK)에 대해 소정 지연시켜 지연 보상된 내부 디엘엘 클럭(IDCLLCLK’)으로서 제공한다. 하지만, 지연 제어부(160)는 락킹 신호(LOCK)가 활성화된 경우에는, 앞선 경로에서 분주기를 통해 제공된(지연 시간이 그만큼 추가된) 내부 디엘엘 클럭(IDLLCLK)에 대해 지연 시간을 추가하지 않은 상태의 지연 보상된 내부 디엘엘 클럭(IDCLLCLK’)으로서 제공한다.
도 4는 도 1에 따른 락킹 감지부(192)의 회로도이다.
락킹 감지부(192)는 감지 신호(DET)와 입력 클럭(CLK)을 이용하여 락킹 여부를 검출한다.
락킹 감지부(192)는 플립 플롭(1681), 낸드 게이트(1682) 및 인버터(1683)를 포함한다.
플립 플롭(1681)은 입력 클럭(CLK)을 클럭 단자에 수신하여, 감지 신호(DET)를 입력 단자에 수신한다.
낸드 게이트(1682)는 감지 신호(DET)와 플립 플롭(1681)의 출력 신호를 낸드 조합한 결과를 출력한다.
인버터(1683)는 낸드 게이트(1682)의 신호를 반전시켜 락킹 신호(LOCK)로서 출력한다.
락킹 감지부(192)의 동작을 설명하면, 입력 클럭(CLK)이 하이 레벨로 천이 할 때, 래치된 감지 신호(DET)를 출력하여 락킹 상태를 검출한다. 즉, 감지 신호(DET)가 로우 레벨인 경우를 설명하기로 한다. 낸드 게이트(1682)가 로우 레벨을 수신하면 하이 레벨을 출력하는데, 인버터(1683)에 의해 반전시키면 로우 레벨의 락킹 신호(LOCK)를 출력한다. 이는 역으로 피드백 클럭(fbCLK)의 라이징 에지에서 바라본 입력 클럭(CLK)의 상태는 로우 레벨이라는 것이다. 따라서, 아직 피드백 클럭(fbCLK)과 입력 클럭(CLK)이 동기되지 않은 상태이므로, 락킹 신호(LOCK)는 로우 레벨이 될 것이다.
만약, 점차 피드백 클럭(fbCLK)이 쉬프트되어 피드백 클럭(fbCLK)의 라이징 에지에서 바라본 입력 클럭(CLK)의 상태가 하이 레벨이 되는 순간, 감지 신호(DET)도 하이 레벨이 될 것이다. 이 때, 피드백 클럭(fbCLK)의 상승 에지에서 입력 클럭(CLK)의 상태를 검출한 결과인 감지 신호(DET)가 하이 레벨이고, 입력 클럭(CLK)의 하이 레벨로 천이되는 순간 낸드 게이트(1682)는 모두 하이 레벨을 수신하므로 로우 레벨을 제공한다. 그리하여 인버터(1683)에 의해 반전된 하이 레벨의 신호가 락킹 신호(LOCK)로 검출될 수 있다. 즉, 락킹 감지부(192)는 락킹이 되는 순간을 검출하여, 활성화된 락킹 신호(LOCK)를 제공할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 입력 클럭(CLK)의 락킹이 완료되면 칩내 다른 회로부에는 락킹된 디엘엘 클럭(DLLCLK)을 제공하나, DLL의 제어 회로들에 대해서는 전력 소모를 감소시키도록 입력 클럭(CLK)보다 낮은 주파수로 동작하는 클럭을 생성해서 제공한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로의 블록도이다.
도 5를 참조하면, 구동 제어부(200)를 추가로 구비하는 것을 알 수 있다. 중복되는 설명을 피하기 위하여, 도 1과 다른 부분에 대해서만 자세히 설명하기로 한다.
다른 실시예에 따른 반도체 집적 회로는 보다 전력 소모를 감소하기 위해 구동 제어부(200)를 이용한다.
이러한 구동 제어부(200)는 구동 제어 신호(EN)에 응답하여 입력 클럭(CLK) 으로부터 제 1 딜레이 라인(110)으로의 신호 경로 차단 여부를 결정한다.
다시 말하면, 구동 제어부(200)는 구동 제어 신호(EN)가 활성화되면, 입력 클럭(CLK)으로부터 제 1 딜레이 라인(110)으로의 신호 경로를 제공함으로써, 락킹이 완료된 디엘엘 클럭(DLLCLK)이 칩 내부 회로에 제공되도록 한다. 하지만, 구동 제어부(200)는 구동 제어 신호(EN)가 비활성화되면, 입력 클럭(CLK)으로부터 제 1 딜레이 라인(110)으로의 신호 경로를 차단함으로써, 디엘엘 클럭(DLLCLK)이 칩 내부 회로에 제공되지 않도록 한다. 이는 DLL 클럭이 필요한 경우에만 디엘엘 클럭(DLLCLK)을 제공하도록 하여 DLL 회로의 전력 소모를 추가적으로 감소시키고자 함이다. 한편, 디엘엘 클럭(DLLCLK)이 필요하지 않은 경우는, 예컨대 파워 다운 모드(power down mode), 셀프 리프레쉬(self refresh), 스탠바이 모드(stand-by mode)등의 경우이다.
이러한 제어 신호(EN)는 제어 신호 생성부(250)로부터 생성될 수 있다.
제어 신호 생성부(250)는 명령어 조합 신호에 응답하여 제어 신호(EN)를 제공한다.
보다 구체적으로 설명하면, 셀프 리프레쉬 모드 신호(SR), 파워다운 모드 신호(PWDN) 및 스탠바이 모드 신호(STDBY)중 어느 하나의 활성화된 신호에 응답하여 활성화된 제어 신호(EN)를 제공할 수 있다.
이로써, 본 발명의 일 실시예에 따르면 입력 클럭(CLK)의 락킹 후에는 DLL 내부 회로에는 보다 낮은 주파수의 클럭 신호를 공급하도록 하여 전력 소모를 개선할 수 있도록 하며, 더 나아가, 디엘엘 클럭(DLLCLK)이 필요하지 않은 경우에는 디 엘엘 클럭(DLLCLK)의 출력 경로조차 차단할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 개념적인 블록도,
도 2 는 도 1에 따른 분주 제어부의 회로도,
도 3은 도 1에 따른 지연 제어부의 회로도,
도 4는 도 1에 따른 락킹 감지부의 회로도, 및
도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로의 개념적인 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 1 딜레이 라인 120 : 위상 감지부
130 : 레지스터 제어부 140 : 쉬프트 레지스터
150 : 딜레이 모델 160 : 클럭 분주 블록

Claims (17)

  1. 입력 클럭을 복수의 지연 제어 신호에 응답하여 소정 지연시켜 디엘엘 클럭을 제공하는 디엘엘 출력 블록;
    상기 입력 클럭과 피드백 클럭의 위상차를 비교하여 상기 복수의 지연 제어 신호에 응답하여 두 클럭의 위상을 동기시키는 락킹 제어 블록; 및
    상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되어 상기 디엘엘 클럭이 락킹되었는지 여부를 검출하는 락킹 감지 블록을 포함하며,
    상기 락킹 제어 블록은 상기 디엘엘 클럭이 락킹되면, 상기 입력 클럭을 n(n은 2 이상의 자연수)분주시킨 기준 클럭을 내부 디엘엘 클럭으로 제공하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 디엘엘 출력 블록은,
    상기 지연 제어 신호 및 상기 입력 클럭에 응답하며, 상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되어 락킹된 이후에는 고정된 주기의 디엘엘 클럭을 제공하는 제 1 딜레이 라인을 포함하는 반도체 집적 회로.
  3. 제 1항에 있어서,
    상기 락킹 감지 블록은,
    상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되었는지 여부를 감지하여 락킹 신호를 제공하는 락킹 감지부를 포함하는 반도체 집적 회로.
  4. 제 3항에 있어서,
    상기 락킹 감지부는,
    상기 입력 클럭과 상기 피드백 클럭의 위상이 동기되면 활성화된 상기 락킹 신호를 제공하는 반도체 집적 회로.
  5. 제 3항에 있어서,
    상기 락킹 제어 블록은,
    상기 입력 클럭 및 상기 내부 디엘엘 클럭에 응답하여 생성된 상기 피드백 클럭의 위상차를 비교하여 감지하는 위상 감지부;
    상기 위상 감지부의 감지 결과에 따라 쉬프트 제어 신호를 제공하는 레지스터 제어부;
    상기 쉬프트 제어 신호를 수신하여 상기 피드백 클럭의 지연량을 제어하는 지연 제어 신호를 제공하는 쉬프트 레지스터;
    상기 락킹 신호에 제어됨으로써, 상기 입력 클럭의 분주 여부를 결정하여 상기 기준 클럭을 제공하는 분주 제어부;
    상기 기준 클럭 및 상기 지연 제어 신호에 응답하여 상기 내부 디엘엘 클럭을 제공하는 제 2 딜레이 라인; 및
    상기 락킹 신호에 제어됨으로써, 상기 분주 제어부의 출력 결과에 따라 지연 추가 여부를 결정하는 지연 제어부를 포함하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 분주 제어부는,
    상기 입력 클럭을 소정 주기로 분주하는 분주기; 및
    상기 락킹 신호의 레벨에 따라 상기 입력 클럭 및 상기 분주기의 출력 신호를 선택적으로 제공하는 제 1 및 제 2 전송부를 포함하는 분주 결정부를 포함하는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 분주 결정부는,
    상기 락킹 신호가 비활성화되면 분주 안된 상기 입력 클럭을 제공하고, 상기 락킹 신호가 활성화되면 분주된 입력 클럭을 제공하는 반도체 집적 회로.
  8. 제 5항에 있어서,
    상기 제 2 딜레이 라인은,
    상기 기준 클럭의 주파수의 주기에 응답하여, 상기 입력 클럭과 실질적으로 동등한 주파수의 상기 내부 디엘엘 클럭을 제공하거나 상기 입력 클럭보다 낮은 주파수의 상기 내부 디엘엘 클럭을 제공하는 반도체 집적 회로.
  9. 제 5항에 있어서,
    상기 지연 제어부는,
    상기 락킹 신호가 비활성화되면 상기 내부 디엘엘 클럭을 소정 지연시켜 제공하고, 상기 락킹 신호가 활성화되면 상기 내부 디엘엘 클럭을 지연없이 제공하는 반도체 집적 회로.
  10. 입력 클럭을 지연 제어 신호에 따라 지연시킨 디엘엘 클럭을 제공하는 제 1 딜레이 라인; 및
    기준 클럭을 상기 지연 제어 신호에 따라 지연시킨 내부 디엘엘 클럭을 제공하는 제 2 딜레이 라인을 포함하며,
    상기 디엘엘 클럭의 위상이 락킹 되기 전까지, 상기 입력 클럭과 상기 기준 클럭은 실질적으로 동등한 주파수를 가지나, 상기 디엘엘 클럭의 락킹 후에는 상기 입력 클럭과 상기 기준 클럭의 주파수가 서로 다른 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 디엘엘 클럭의 위상이 락킹되기 전까지는, 상기 제 1 및 제 2 딜레이 라인의 출력 신호는 실질적으로 상기 입력 클럭과 동등한 주파수 신호를 출력하나, 상기 디엘엘 클럭의 위상이 락킹된 후에는, 상기 제 1 딜레이 라인의 출력 신호보다 상기 제 2 딜레이 라인의 출력 신호의 주파수가 더 낮은 신호를 제공하는 반도 체 집적 회로.
  12. 제 11항에 있어서,
    상기 디엘엘 클럭의 위상이 락킹된 후에, 상기 제 1 딜레이 라인은 상기 입력 클럭과 실질적으로 동등한 주파수의 상기 디엘엘 클럭을 제공하는 반도체 집적 회로.
  13. 제 10항에 있어서,
    상기 디엘엘 클럭의 위상 락킹 여부에 따라 상기 입력 클럭의 분주 여부를 제어하는 분주 제어부; 및
    상기 디엘엘 클럭의 위상 락킹 여부에 따라 상기 내부 디엘엘 클럭의 지연 여부를 결정하는 지연 제어부를 더 포함하는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 분주 제어부는,
    상기 입력 클럭을 소정 주기로 분주하는 분주기; 및
    상기 디엘엘 클럭의 위상 락킹 여부에 따라 상기 입력 클럭 및 상기 분주기의 출력 신호를 선택적으로 제공하는 제 1 및 제 2 전송부를 포함하는 분주 결정부를 포함하는 반도체 집적 회로.
  15. 제 14항에 있어서,
    상기 분주 결정부는,
    상기 디엘엘 클럭의 위상이 락킹되기 전에는 분주 안된 상기 입력 클럭을 제공하고, 상기 디엘엘 클럭의 위상이 락킹된 이후에는 분주된 입력 클럭을 제공하는 반도체 집적 회로.
  16. 제 13항에 있어서,
    상기 지연 제어부는,
    상기 디엘엘 클럭의 위상이 락킹되기 전에는 상기 내부 디엘엘 클럭을 소정 지연시켜 제공하고, 상기 디엘엘 클럭의 위상이 락킹된 이후에는 상기 내부 디엘엘 클럭을 지연없이 제공하는 반도체 집적 회로.
  17. 제 10항에 있어서,
    상기 제 1 딜레이 라인은,
    상기 디엘엘 클럭의 위상이 락킹되기 전에는 상기 내부 디엘엘 클럭에 응답하여 생성된 피드백 클럭에 응답하나, 상기 디엘엘 클럭의 위상이 락킹된 후에는 주파수가 변조된 상기 피드백 클럭에는 무관하게 동작하는 반도체 집적 회로.
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