JP6480226B2 - スキュー調整装置 - Google Patents

スキュー調整装置

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Description

本発明は、クロック同期回路におけるクロック信号のスキューを調整するスキュー調整装置に関する。
クロックスキューを調整するスキュー調整回路として、入力クロック信号を夫々異なる遅延量で遅延した遅延クロック信号のうちから、１つの遅延クロック信号をセレクタによって選択し、これをフリップフロップのクロック端子に供給するようにした構成が提案されている（例えば、特許文献１参照）。当該スキュー調整回路では、データ信号に対して規定のセットアップタイム及びホールドタイムを得ることができる遅延量を予め測定しておき、その遅延量に対応した遅延クロック信号をセレクタにて選択させることによりスキューを調整する。
特開２００１−２７４３３３号公報
しかしながら、上記したスキュー調整回路では、セレクタ内部にデコーダが設けられていることから、遅延クロック信号の切り替え時に瞬間的に全ての遅延クロック信号が非選択状態となる場合があり、瞬時的に信号欠落が生じる虞がある。
よって、ＰＬＬ（phase locked loop）回路又はＤＬＬ（Delay-Locked Loop）回路により、当該スキュー調整回路から出力された遅延クロック信号に位相同期した内部クロック信号を生成する場合には、その切替時にＰＬＬ回路又はＤＬＬ回路で同期外れが生じる。従って、ＰＬＬ回路又はＤＬＬ回路が同期状態に復帰するまでの間に亘り、異常な内部クロック信号が生成されてしまうという問題が生じる。
本願発明は、通常動作中において信号欠落を生じさせることなくクロックスキュー調整を行うことが可能なスキュー調整装置を提供することを目的とする。
本発明によるスキュー調整装置は、クロック信号が重畳されているデータ信号に基づき前記クロック信号のスキューを調整するスキュー調整装置であって、前記データ信号を夫々異なる遅延量で遅延した第１〜第Ｎ（Ｎは２以上の整数）の遅延データ信号を生成するスキュー調整遅延部と、前記第１〜第Ｎの遅延データ信号のうちの１の遅延データ信号を選択させる選択データに基づき、選択を示す場合には第１の論理レベル、非選択を示す場合には第２の論理レベルを夫々が有し且つ前記第１〜第Ｎの遅延データ信号に夫々対応した、各々が１ビットの第１〜第Ｎの選択信号を生成するデコーダと、前記第１〜第Ｎの選択信号を個別に取り込んで遅延した第１〜第Ｎの遅延選択信号を生成する第１〜第Ｎの遷移遅延部と、前記第１〜第Ｎの遅延データ信号のうちから、前記第１〜第Ｎの遅延選択信号のうちで前記第１の論理レベルを有する遅延選択信号に対応した遅延データ信号を選択し、選択した前記遅延データ信号を出力するデータ選択部と、を有し、前記第１〜第Ｎの遷移遅延部の各々は、前記選択信号が前記選択データに応じて前記第１の論理レベルから前記第２の論理レベルに遷移するときには、前記第２の論理レベルから前記第１の論理レベルに遷移するときよりも大きな遅延量にて前記第１〜第Ｎの選択信号を遅延する。
本発明においては、クロック信号が重畳されているデータ信号を夫々異なる遅延量で遅延した第１〜第Ｎの遅延データ信号のうちの１の遅延データ信号を選択させる選択データに基づき、"選択"を示す場合には第１の論理レベル、"非選択"を示す場合には第２の論理レベルを夫々が有する第１〜第Ｎの選択信号を生成する。ここで、第１〜第Ｎの選択信号を個別に取り込み、取り込まれた選択信号が第１の論理レベルから第２の論理レベルに遷移するときには第２の論理レベルから第１の論理レベルに遷移するときよりも大きな遅延量にて第１〜第Ｎの選択信号を個別に遅延した第１〜第Ｎの遅延選択信号を生成する。そして、データ選択部が、第１〜第Ｎの遅延データ信号のうちから、第１〜第Ｎの遅延選択信号のうちで第１の論理レベルを有する遅延選択信号に対応した遅延データ信号を選択して出力する。
かかる構成によれば、例え選択データの内容が切り替わる切替時点の直後に、瞬間的に第１〜第Ｎの選択信号の全てが"非選択"を示す第２の論理レベルになってしまっても、第１〜第Ｎの遅延選択信号のうちの少なくとも１の遅延選択信号が"選択"を示す第１の論理レベルの状態に維持される。
よって、クロックスキュー調整に伴う選択データの内容の切替時において、瞬間的に第１〜第Ｎの遅延選択信号の全てが"非選択"を示す第２の論理レベルになる状態が回避されるので、この状態に伴って生じる出力信号の欠落が防止される。
本発明に係るスキュー調整装置を含む表示装置の概略構成を示すブロック図である。 データドライバ１３の内部構成を示すブロック図である。 スキュー補正部１３０の内部構成を示すブロック図である。 スキュー調整回路３１及び３２各々の内部構成を示す回路図である。 デコーダ３２０の内部構成の一例を示す回路図である。 デコーダ３２０の真理値表を示す図である。 遷移遅延回路３２１〜３２４各々の内部構成を示す回路図である。 遷移遅延回路３２１〜３２４各々の内部動作を表すタイムチャートである。 遅延画素データ信号ＳＣ０〜ＳＣ３各々の遅延形態を表すタイムチャートである。 図４に示すスキュー調整回路３１の内部動作の一例を示すタイムチャートである。 図４に示すスキュー調整回路３１及び３２の変形例を示す回路図である。 パルス生成回路４２０の動作を表すタイムチャートである。 図１１に示すスキュー調整回路３１の内部動作の一例を示すタイムチャートである。
図１は、本発明に係るスキュー調整装置を含む表示装置の概略構成を示すブロック図である。図１に示すように、かかる表示装置は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶パネル等からなる表示デバイス２０から構成される。
表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セルが形成されている。
駆動制御部１１は、入力映像信号に基づき各画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成する。駆動制御部１１は、当該画素データＰＤの系列に、クロック信号の基準タイミングを示す基準タイミング信号を重畳した画素データ信号ＶＰＤを生成し、これをデータドライバ１３に供給する。すなわち、駆動制御部１１は、クロック信号が重畳されている画素データ信号ＶＰＤをデータドライバ１３に供給するのである。更に、駆動制御部１１は、入力映像信号に応じて、表示デバイス２０に対する水平走査タイミングを示す水平走査信号ＨＳを生成しこれを走査ドライバ１２に供給する。
走査ドライバ１２は、水平走査信号ＨＳに同期させて、所定のピーク電圧を有する水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ1〜Ｓm各々に順次、択一的に印加する。
図２は、データドライバ１３の内部構成を示すブロック図である。データドライバ１３は、半導体装置としての半導体チップに形成されている。データドライバ１３は、スキュー補正部１３０、クロック生成部１３１、データ取込部１３３、階調電圧変換部１３４、及び出力バッファ１３５を含む。
スキュー補正部１３０は、画素データ信号ＶＰＤに対してクロックスキュー補正処理を施して得られた画素データ信号を、画素データ信号ＤＡＴとしてデータ取込部１３３に供給する。更に、スキュー補正部１３０は、画素データ信号ＶＰＤに対してクロックスキュー補正処理を施して得られた画素データ信号を、クロック生成用画素データ信号ＲＣとしてクロック生成部１３１に供給する。尚、スキュー補正部１３０におけるクロックスキュー補正処理については後述する。
クロック生成部１３１は、例えばＰＬＬ回路又はＤＬＬ回路からなり、クロック生成用画素データ信号ＲＣに含まれる基準タイミング信号に位相同期した所定周波数の内部クロック信号ＣＬＫを生成し、これをスキュー補正部１３０及びデータ取込部１３３に供給する。
データ取込部１３３は、画素データ信号ＤＡＴ中から、内部クロック信号ＣＬＫに同期したタイミングで各画素に対応した画素データＰＤを順次取り込む。データ取込部１３３は、１水平走査ライン分（ｎ個）の取り込みが終了する度に、ｎ個の画素データＰＤを画素データＰ1〜Ｐnとして階調電圧変換部１３４に供給する。
階調電圧変換部１３４は、画素データＰ1〜Ｐnを、夫々の輝度レベルに対応した電圧値を有する画素駆動電圧Ｖ1〜Ｖnに変換して出力バッファ１３５に供給する。
出力バッファ１３５は、画素駆動電圧Ｖ1〜Ｖnの各々を所望に増幅したものを画素駆動電圧Ｇ1〜Ｇnとし、夫々を表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
以下に、スキュー補正部１３０の構成及び動作について説明する。
図３は、スキュー補正部１３０の内部構成を示すブロック図である。図３に示すように、スキュー補正部１３０は、スキュー検出回路３０、スキュー調整回路３１及び３２を含む。
スキュー検出回路３０は、上記した内部クロック信号ＣＬＫの立ち上がり又は立ち下がりエッジ部と、画素データ信号ＤＡＴにおける立ち上がり又は立ち下がりエッジ部との位相差を、クロックスキューに対応した値として検出する。スキュー検出回路３０は、当該位相差に対応した遅延量を夫々、例えば２ビット分のビットＢ１及びＢ２にて４段階で表す遅延選択データＤＳ１を生成し、これをスキュー調整回路３１に供給する。更に、スキュー検出回路３０は、当該位相差の極性を反転した位相に対応した遅延量を、例えば２ビット分のビットＢ１及びＢ２にて４段階で表す遅延選択データＤＳ２をスキュー調整回路３２に供給する。
スキュー調整回路３１は、画素データ信号ＶＰＤを遅延選択データＤＳ１にて指定された遅延量だけ遅延した信号を、クロックスキュー調整の施されたクロック生成用画素データ信号ＲＣとして上記クロック生成部１３１に供給する。スキュー調整回路３２は、画素データ信号ＶＰＤを遅延選択データＤＳ２にて指定された遅延量だけ遅延した信号を、クロックスキュー調整の施された画素データ信号ＤＡＴとして上記データ取込部１３３に供給する。
スキュー調整回路３１及び３２は共に同一の内部構成を有する。
図４は、スキュー調整回路３１及び３２各々の内部構成の一例を示す回路図である。図４において、レジスタ３１９は、遅延選択データＤＳ１（ＤＳ２）を取り込んでこれを保持しつつ、当該遅延選択データＤＳ１（ＤＳ２）のビットＢ１及びＢ２をデコーダ３２０に供給する。
デコーダ３２０は、ビットＢ１及びＢ２に基づき４ビットの選択信号ｄ０〜ｄ３を生成する。
図５は、デコーダ３２０の内部構成の一例を示す回路図である。図５に示すように、デコーダ３２０は、インバータＶ１及びＶ２、アンドゲートＡＮ０〜ＡＮ３を有する。インバータＶ１は、ビットＢ１の論理レベルを反転させた反転ビットＢＢ１をアンドゲートＡＮ０及びＡＮ１の各々に供給する。インバータＶ２は、ビットＢ２の論理レベルを反転させた反転ビットＢＢ２をアンドゲートＡＮ０及びＡＮ２の各々に供給する。
かかる構成により、デコーダ３２０は、図６に示す真理値表に従ってビットＢ１及びＢ２に対応した、夫々１ビットの選択信号ｄ０〜ｄ３を生成する。
すなわち、デコーダ３２０は、ビットＢ１及びＢ２が共に論理レベル０を表す場合には、選択信号ｄ０〜ｄ３のうちのｄ０だけが"選択"を表す論理レベル１となり、他の選択信号ｄ１〜ｄ３は全て"非選択"を表す論理レベル０となる選択信号ｄ０〜ｄ３を得る。また、デコーダ３２０は、ビットＢ１が論理レベル０であり且つビットＢ２が論理レベル１を表す場合には、選択信号ｄ０〜ｄ３のうちのｄ１だけが"選択"を表す論理レベル１となり、他の選択信号ｄ０、ｄ２及びｄ３は全て"非選択"を表す論理レベル０となる選択信号ｄ０〜ｄ３を得る。また、デコーダ３２０は、ビットＢ１が論理レベル１であり且つビットＢ２が論理レベル０を表す場合には、選択信号ｄ０〜ｄ３のうちのｄ２だけが"選択"を表す論理レベル１となり、他の選択信号ｄ０、ｄ１及びｄ３は全て"非選択"を表す論理レベル０となる選択信号ｄ０〜ｄ３を得る。また、デコーダ３２０は、ビットＢ１及びＢ２が共に論理レベル１を表す場合には、選択信号ｄ０〜ｄ３のうちのｄ３だけが"選択"を表す論理レベル１となり、他の選択信号ｄ０〜ｄ２は全て"非選択"を表す論理レベル０となる選択信号ｄ０〜ｄ３を得る。
デコーダ３２０は、選択信号ｄ０を遷移遅延回路３２１に供給すると共に、選択信号ｄ１を遷移遅延回路３２２に供給する。更に、デコーダ３２０は、選択信号ｄ２を遷移遅延回路３２３に供給すると共に、選択信号ｄ３を遷移遅延回路３２４に供給する。尚、以降、遷移遅延回路３２１〜３２４をＴＲＤ３２１〜３２４とも称する。
ＴＲＤ３２１〜３２４は、選択信号ｄ０〜ｄ３を夫々個別に取り込んで遅延した遅延選択信号Ｓ０〜Ｓ３を生成する。
ＴＲＤ３２１〜３２４は同一の内部構成を有する。
図７は、ＴＲＤ３２１〜３２４各々の内部構成を表す回路図である。尚、以下に、ＴＲＤ３２１を例にとってその内部構成について説明する。遅延素子ＤＤ１は、選択信号ｄ０を図８に示すように所定の遅延時間ＴＤだけ遅延させた信号ｄＱをインバータＩＶＸに供給する。尚、遅延素子ＤＤ１は、キャパシタ及び抵抗からなる積分回路で実現しても良く、或いは偶数個の複数のインバータ素子を直列に多段接続したものであっても良い。この際、遅延時間ＴＤは、当該積分回路又はインバータ素子自体の遅延と共に、配線遅延をも考慮して設定される。
インバータＩＶＸは、信号ｄＱの論理レベルを反転させた反転遅延選択信号ｄＱＩをＲＳフリップフロップＲＳ１のＲ端子に供給する。ＲＳフリップフロップＲＳ１のＳ端子には選択信号ｄ０が供給される。
図７に示すように、ＲＳフリップフロップＲＳ１は、ノアゲートＮＲ１及びＮＲ２、インバータＩＶＹを有する。ノアゲートＮＲ１の第１の入力端子は、ＲＳフリップフロップＲＳ１のＳ端子に相当し、ノアゲートＮＲ２の第１の入力端子は、ＲＳフリップフロップＲＳ１のＲ端子に相当する。ノアゲートＮＲ１の出力端子はインバータＩＶＹ及びノアゲートＮＲ２の第２の入力端子に接続されている。ノアゲートＮＲ２の出力端子はノアゲートＮＲ１の第２の入力端子に接続されている。ノアゲートＮＲ１は、Ｓ端子を介して供給された選択信号ｄ０と、ノアゲートＮＲ２から出力された信号ａとの否定論理積結果を示す信号ｂをインバータＩＶＹ及びノアゲートＮＲ２の第２の入力端子に供給する。ノアゲートＮＲ２は、Ｒ端子を介して供給された反転遅延選択信号ｄＱＩと、ノアゲートＮＲ１から出力された信号ｂとの否定論理積結果を示す信号ａをノアゲートＮＲ１の第２の入力端子に供給する。インバータＩＶＹは、ノアゲートＮＲ１から出力された信号ａの論理レベルを反転させた信号を上記した遅延選択信号Ｓ０として出力する。
かかる構成により、ＴＲＤ３２１は、図８に示すように、選択信号ｄ０の立ち上がりエッジの時点ｔ１で"非選択"を示す論理レベル０の状態から"選択"を示す論理レベル１の状態に遷移し、選択信号ｄ０の立ち下がりエッジの時点ｔ２から遅延時間ＴＤを経た時点ｔ３で論理レベル１の状態から論理レベル０の状態に遷移する遅延選択信号Ｓ０を生成する。
ＴＲＤ３２１は、図８に示す形態にて選択信号ｄ０を取り込んで保持し、保持した選択信号ｄ０を遅延選択信号Ｓ０としてアンドゲート３１３に供給する。ＴＲＤ３２２〜３２４の各々もＴＲＤ３２１と同様な形態にて、選択信号ｄ２〜ｄ４を夫々個別に取り込んで保持し、保持した選択信号ｄ２〜ｄ４を夫々遅延選択信号Ｓ２〜Ｓ４としてアンドゲート３１４〜３１６に供給する。
要するに、ＴＲＤ３２１〜３２４の各々は、取り込んだ選択信号（ｄ０〜ｄ３）が"選択"を表す論理レベル１から"非選択"を表す論理レベル０に遷移するときには、論理レベル０から論理レベル１に遷移するときよりも大きな遅延量にて、選択信号（ｄ０〜ｄ３）を遅延するのである。
デマルチプレクサ３１１は、スキュー調整処理を無効化する論理レベル０のイネーブル信号ＥＮが供給された場合には、画素データ信号ＶＰＤを画素データ信号ＶＰ０としてオアゲート３１２に供給する。これにより、アンドゲート３１３〜３１６、及び以下に説明する遅延回路３２５〜３２７が非動作状態となるので、電力消費量が低減される。
一方、スキュー調整処理を有効化する論理レベル１のイネーブル信号ＥＮが供給された場合には、デマルチプレクサ３１１は、画素データ信号ＶＰＤを画素データ信号ＶＰ１としてアンドゲート３１３〜３１６の各々に供給する。尚、イネーブル信号ＥＮは、データドライバ１３内に設けられているコントローラ（図示せぬ）、又は上記した駆動制御部１１から供給される。
アンドゲート３１３は、遅延選択信号Ｓ０が論理レベル１である場合にだけ画素データ信号ＶＰ１を、遅延量０の遅延画素データ信号ＳＣ０としてオアゲート３１２に供給する。
アンドゲート３１４は、遅延選択信号Ｓ１が論理レベル１である場合にだけ画素データ信号ＶＰ１を遅延回路３２５に供給する。遅延回路３２５は、アンドゲート３１４を介して供給された画素データ信号ＶＰ１を、図９に示すように所定の遅延時間Ｔ１だけ遅延させた信号を、遅延画素データ信号ＳＣ１としてオアゲート３１２に供給する。
アンドゲート３１５は、遅延選択信号Ｓ２が論理レベル１である場合にだけ画素データ信号ＶＰ１を遅延回路３２６に供給する。遅延回路３２６は、アンドゲート３１５を介して供給された画素データ信号ＶＰ１を、図９に示すように、上記した遅延時間Ｔ１よりも長い遅延時間Ｔ２だけ遅延させた信号を、遅延画素データ信号ＳＣ２としてオアゲート３１２に供給する。
アンドゲート３１６は、遅延選択信号Ｓ３が論理レベル１である場合にだけ画素データ信号ＶＰ１を遅延回路３２７に供給する。遅延回路３２７は、アンドゲート３１６を介して供給された画素データ信号ＶＰ１を、図９に示すように、上記した遅延時間Ｔ２よりも長い遅延時間Ｔ３だけ遅延させた信号を、遅延画素データ信号ＳＣ３としてオアゲート３１２に供給する。
上記したように、遅延回路３２５〜３２７を含むスキュー調整遅延部は、画素データ信号ＶＰ１を夫々異なる遅延量（０、Ｔ１〜Ｔ３）で遅延した遅延画素データ信号ＳＣ０〜ＳＣ３をオアゲート３１２に供給する。
ここで、遅延回路３２５〜３２７の各々は、例えば複数のインバータ素子を直列に多段接続したものであっても良い。この際、遅延回路３２７におけるインバータ素子の直列接続段数は、遅延回路３２６におけるインバータ素子の直列接続段数よりも大である。更に、遅延回路３２６におけるインバータ素子の直列接続段数は、遅延回路３２５におけるインバータ素子の直列接続段数よりも大である。尚、遅延回路３２５〜３２７の各々では、アンドゲート３１４〜３１６の各々とオアゲート３１２との間の配線負荷容量を利用することにより、遅延回路３２５〜３２７各々での遅延時間が図９に示す遅延時間Ｔ１〜Ｔ３と等しくなるように調整する。例えば、遅延回路３２５〜３２７の各々において遅延時間を増加させる場合には、各インバータ素子を接続する配線長を長くする。
オアゲート３１２は、上記した画素データ信号ＶＰ０、及び遅延画素データ信号ＳＣ０〜ＳＣ３の論理和結果をクロックスキュー調整の施された信号として出力する。すなわち、図３に示すスキュー調整回路３１に設けられているオアゲート３１２は、画素データ信号ＶＰ０、遅延画素データ信号ＳＣ０、ＳＣ１、ＳＣ２又はＳＣ３を、クロックスキュー調整の施されたクロック生成用画素データ信号ＲＣとして出力する。また、図３に示すスキュー調整回路３２に設けられているオアゲート３１２は、画素データ信号ＶＰ０、遅延画素データ信号ＳＣ０、ＳＣ１、ＳＣ２又はＳＣ３を、クロックスキュー調整の施された画素データ信号ＤＡＴとして出力する。
このように、アンドゲート３１３〜３１６及びオアゲート３１２を含むデータ選択部は、遅延画素データ信号ＳＣ０〜ＳＣ３のうちから、遅延選択信号Ｓ０〜Ｓ３のうちで論理レベル１を有する遅延選択信号に対応した遅延画素データ信号を選択する。そして、当該選択した遅延画素データ信号をクロックスキュー調整の施された信号（ＲＣ、ＤＡＴ）として出力するのである。
以下に、図４に示すスキュー調整回路３１の内部動作の一例について、図１０のタイムチャートに沿って説明する。
先ず、スキュー調整処理を有効化する論理レベル１のイネーブル信号ＥＮが供給されると、デマルチプレクサ３１１は、画素データ信号ＶＰＤを画素データ信号ＶＰ１としてアンドゲート３１３〜３１６の各々に供給する。この際、図３に示すスキュー検出回路３０から供給された遅延選択データＤＳ１のビットＢ１及びＢ２が、図１０に示すように、
Ｂ１：０
Ｂ２：１
である間は、デコーダ３２０は図６の真理値表に従って、
ｄ０：０
ｄ１：１
ｄ２：０
ｄ３：０
なる選択信号ｄ０〜ｄ３を生成する。
これら選択信号ｄ０〜ｄ３はＴＲＤ３２１〜３２４の各々に取り込まれ、図１０に示す遅延選択信号Ｓ０〜Ｓ３としてアンドゲート３１３〜３１６に夫々供給される。
よって、上記した遅延選択信号Ｓ０〜Ｓ３により、図９に示すような遅延形態を有する遅延画素データ信号ＳＣ０〜ＳＣ３のうちでＳＣ１のみが有効となる。従って、この際、オアゲート３１２は、遅延画素データ信号ＳＣ１をクロック生成用画素データ信号ＲＣとして出力する。
次に、遅延選択データＤＳ１のビットＢ１及びＢ２が図１０に示すように、
Ｂ１：１
Ｂ２：０
に切り替わると、デコーダ３２０は図６の真理値表に従って、
ｄ０：０
ｄ１：０
ｄ２：１
ｄ３：０
なる選択信号ｄ０〜ｄ３を生成する。
これら選択信号ｄ０〜ｄ３はＴＲＤ３２１〜３２４の各々に取り込まれ、図１０に示す遅延選択信号Ｓ０〜Ｓ３としてアンドゲート３１３〜３１６に夫々供給される。
ここで、上記したようにビットＢ１及びＢ２が［０、１］の状態から［１、０］の状態に切り替わると、選択信号ｄ０〜ｄ３のうちのｄ１及びｄ２のみが以下のように変化する。つまり、図１０に示すように、選択信号ｄ１は論理レベル１から論理レベル０に遷移し、選択信号ｄ２は論理レベル０から論理レベル１に遷移する。
この際、選択信号ｄ２を保持するＴＲＤ３２３では、論理レベル１の選択信号ｄ２が図７に示すＲＳフリップフロップＲＳ１のＳ端子に供給される。このＳ端子に供給された論理レベル１の選択信号ｄ２に応じて、ＲＳフリップフロップＲＳ１は、図１０に示すように論理レベル０から論理レベル１に遷移する遅延選択信号Ｓ２を出力する。
一方、選択信号ｄ１を保持するＴＲＤ３２２では、論理レベル０の選択信号ｄ１を、図７に示す遅延素子ＤＤ１及びインバータＩＶＸを介して論理反転させた論理レベル１の反転遅延選択信号ｄＱＩがＲＳフリップフロップＲＳ１のＲ端子に供給される。この際、遅延素子ＤＤ１は、図１０に示すように、遅延選択データＤＳ１の内容、つまりビットＢ１及びＢ２が［０、１］の状態から［１、０］の状態に切り替わる切替時点ｋ１から、遅延時間ＴＤだけ遅延させた信号ｄＱをインバータＩＶＸに供給する。よって、ＲＳフリップフロップＲＳ１は、図１０に示すように、上記した切替時点ｋ１から遅延時間ＴＤ経過した時点で、遅延選択信号Ｓ１を論理レベル１から論理レベル０に遷移させる。
これにより、上記した切替時点ｋ１から遅延時間ＴＤの間に亘り論理レベル１の遅延選択信号Ｓ１がアンドゲート３１４に供給される。従って、例え切替時点ｋ１の直後に、瞬時的に選択信号ｄ０〜ｄ３の全てが論理レベル０になってしまっても、アンドゲート３１４には遅延時間ＴＤの間に亘り論理レベル１の選択信号ｄ１が継続して供給される。よって、上記した切替時点ｋ１の直後において、アンドゲート３１３〜３１６の全てに論理レベル０の選択信号（Ｓ０〜Ｓ３）が供給されてしまう状態が回避されるので、かかる状態に起因して生じるクロック生成用画素データ信号ＲＣの信号欠落が防止される。
そして、上記した切替時点ｋ１から遅延時間ＴＤの経過後の遅延選択信号Ｓ０〜Ｓ３により、遅延画素データ信号ＳＣ０〜ＳＣ３のうちでＳＣ２のみが有効となる。従って、この際、オアゲート３１２は、遅延画素データ信号ＳＣ２をクロック生成用画素データ信号ＲＣとして出力する。
次に、遅延選択データＤＳ１のビットＢ１及びＢ２が図１０に示すように、
Ｂ１：１
Ｂ２：１
に切り替わると、デコーダ３２０は図６の真理値表に従って、
ｄ０：０
ｄ１：０
ｄ２：０
ｄ３：１
なる選択信号ｄ０〜ｄ３を生成する。
これら選択信号ｄ０〜ｄ３はＴＲＤ３２１〜３２４の各々に取り込まれ、図１０に示す遅延選択信号Ｓ０〜Ｓ３としてアンドゲート３１３〜３１６に夫々供給される。
ここで、上記したようにビットＢ１及びＢ２が［１、０］の状態から［１、１］の状態に切り替わると、選択信号ｄ０〜ｄ３のうちのｄ２及びｄ３のみが以下のように変化する。つまり、図１０に示すように、選択信号ｄ２は論理レベル１から論理レベル０に遷移し、選択信号ｄ３は論理レベル０から論理レベル１に遷移する。
この際、選択信号ｄ３を保持するＴＲＤ３２４では、論理レベル１の選択信号ｄ３が図７に示すＲＳフリップフロップＲＳ１のＳ端子に供給される。このＳ端子に供給された論理レベル１の選択信号ｄ３に応じて、ＲＳフリップフロップＲＳ１は、図１０に示すように論理レベル０から論理レベル１に遷移する遅延選択信号Ｓ３を出力する。
一方、選択信号ｄ２を保持するＴＲＤ３２３では、論理レベル０の選択信号ｄ２を、図７に示す遅延素子ＤＤ１及びインバータＩＶＸを介して論理反転させた論理レベル１の反転遅延選択信号ｄＱＩがＲＳフリップフロップＲＳ１のＲ端子に供給される。この際、遅延素子ＤＤ１は、図１０に示すように、遅延選択データＤＳ１の内容、つまりビットＢ１及びＢ２が［１、０］の状態から［１、１］の状態に切り替わる切替時点ｋ２から、遅延時間ＴＤだけ遅延させた信号ｄＱをインバータＩＶＸに供給する。よって、ＲＳフリップフロップＲＳ１は、図１０に示すように、上記した切替時点ｋ２から遅延時間ＴＤ経過した時点で、遅延選択信号Ｓ２を論理レベル１から論理レベル０に遷移させる。
これにより、上記した切替時点ｋ２から遅延時間ＴＤの間に亘り論理レベル１の遅延選択信号Ｓ２がアンドゲート３１５に供給される。従って、例え切替時点ｋ２の直後に、瞬時的に選択信号ｄ０〜ｄ３の全てが論理レベル０になってしまっても、アンドゲート３１５には遅延時間ＴＤの間に亘り論理レベル１の選択信号ｄ２が継続して供給される。よって、上記した切替時点ｋ２の直後において、アンドゲート３１３〜３１６の全てに論理レベル０の選択信号（Ｓ０〜Ｓ３）が供給されてしまう状態が回避されるので、かかる状態に起因して生じるクロック生成用画素データ信号ＲＣの信号欠落が防止される。
そして、上記した切替時点ｋ２から遅延時間ＴＤの経過後の遅延選択信号Ｓ０〜Ｓ３により、遅延画素データ信号ＳＣ０〜ＳＣ３のうちでＳＣ３のみが有効となる。従って、この際、オアゲート３１２は、遅延画素データ信号ＳＣ３をクロック生成用画素データ信号ＲＣとして出力する。
次に、遅延選択データＤＳ１のビットＢ１及びＢ２が図１０に示すように、
Ｂ１：０
Ｂ２：０
に切り替わると、デコーダ３２０は図６の真理値表に従って、
ｄ０：１
ｄ１：０
ｄ２：０
ｄ３：０
なる選択信号ｄ０〜ｄ３を生成する。
これら選択信号ｄ０〜ｄ３はＴＲＤ３２１〜３２４の各々に取り込まれ、図１０に示す遅延選択信号Ｓ０〜Ｓ３としてアンドゲート３１３〜３１６に夫々供給される。
ここで、上記したようにビットＢ１及びＢ２が［１、１］の状態から［０、０］の状態に切り替わると、選択信号ｄ０〜ｄ３のうちのｄ０及びｄ３のみが以下のように変化する。つまり、図１０に示すように、選択信号ｄ０は論理レベル０から論理レベル１に遷移し、選択信号ｄ３は論理レベル１から論理レベル０に遷移する。
この際、選択信号ｄ０を保持するＴＲＤ３２１では、論理レベル１の選択信号ｄ０が図７に示すＲＳフリップフロップＲＳ１のＳ端子に供給される。このＳ端子に供給された論理レベル１の選択信号ｄ０に応じて、ＲＳフリップフロップＲＳ１は、図１０に示すように論理レベル０から論理レベル１に遷移する遅延選択信号Ｓ０を出力する。
一方、選択信号ｄ３を保持するＴＲＤ３２４では、論理レベル０の選択信号ｄ３を、図７に示す遅延素子ＤＤ１及びインバータＩＶＸを介して論理反転させた論理レベル１の反転遅延選択信号ｄＱＩがＲＳフリップフロップＲＳ１のＲ端子に供給される。この際、遅延素子ＤＤ１は、図１０に示すように、遅延選択データＤＳ１の内容、つまりビットＢ１及びＢ２が［１、１］の状態から［０、０］の状態に切り替わる切替時点ｋ３から、遅延時間ＴＤだけ遅延させた信号ｄＱをインバータＩＶＸに供給する。よって、ＲＳフリップフロップＲＳ１は、図１０に示すように、上記した切替時点ｋ３から遅延時間ＴＤ経過した時点で、遅延選択信号Ｓ３を論理レベル１から論理レベル０に遷移させる。
これにより、上記した切替時点ｋ３から遅延時間ＴＤの間に亘り論理レベル１の遅延選択信号Ｓ３がアンドゲート３１６に供給される。従って、例え切替時点ｋ３の直後に、瞬時的に選択信号ｄ０〜ｄ３の全てが論理レベル０になってしまっても、アンドゲート３１６には遅延時間ＴＤの間に亘り論理レベル１の選択信号ｄ３が継続して供給される。よって、上記した切替時点ｋ３の直後において、アンドゲート３１３〜３１６の全てに論理レベル０の選択信号（Ｓ０〜Ｓ３）が供給されてしまう状態が回避されるので、かかる状態に起因して生じるクロック生成用画素データ信号ＲＣの信号欠落が防止される。
そして、上記した切替時点ｋ３から遅延時間ＴＤの経過後の遅延選択信号Ｓ０〜Ｓ３により、遅延画素データ信号ＳＣ０〜ＳＣ３のうちでＳＣ０のみが有効となる。従って、この際、オアゲート３１２は、遅延画素データ信号ＳＣ０をクロック生成用画素データ信号ＲＣとして出力する。
上記したスキュー調整回路３１によれば、遅延画素データ信号ＳＣ０〜ＳＣ３のうちの１つをクロック生成用画素データ信号として選択する際の選択切り替え処理時に生じる信号欠落を回避することが可能となる。よって、ＰＬＬ回路等により、上記したクロック生成用画素データ信号に位相同期した内部クロック信号を生成する場合、当該ＰＬＬ回路で同期外れを生じさせることなく、上記した選択切り替え処理を含むクロックスキュー調整を行うことが可能となる。
従って、スキュー調整回路３１によれば、通常動作中においてクロック信号に異常を生じさせることなくクロックスキュー調整を行うことが可能となる。
図１１は、図４に示すスキュー調整回路３１及び３２の変形例を示す回路図である。尚、図１１に示す構成では、レジスタ３１９に代えてレジスタ３１９ａを採用すると共に、遷移遅延回路として、図７に示す内部構成を有するＴＲＤ３２１〜３２４に代えてパルス生成回路４２０及びオアゲート４２１〜４２４を採用した点を除く他の構成は図４に示すものと同一である。
図１１において、レジスタ３１９ａは、スキュー検出回路３０から供給された遅延選択データＤＳ１（ＤＳ２）を取り込んでこれを保持しつつ、当該遅延選択データＤＳ１（ＤＳ２）のビットＢ１及びＢ２をデコーダ３２０に供給する。
更に、レジスタ３１９ａは、遅延選択データＤＳ１（ＤＳ２）の取り込みが為される度に当該取込のタイミングを表す、図１２に示すような取込タイミング信号ＬＴをパルス生成回路４２０に供給する。
パルス生成回路４２０は、図１２に示すように、取込タイミング信号ＬＴの立ち上がりエッジ部に同期させて、上記した遅延時間ＴＤと等しい期間の間だけ論理レベル１の状態となるパルス信号ＣＰを生成する。
オアゲート４２１は、選択信号ｄ０の論理レベルとパルス信号ＣＰの論理レベルとの論理和を求め、この論理和の結果を遅延選択信号Ｓ０としてアンドゲート３１３に供給する。オアゲート４２２は、選択信号ｄ１の論理レベルとパルス信号ＣＰの論理レベルとの論理和を求め、この論理和の結果を遅延選択信号Ｓ１としてアンドゲート３１４に供給する。オアゲート４２３は、選択信号ｄ２の論理レベルとパルス信号ＣＰの論理レベルとの論理和を求め、この論理和の結果を遅延選択信号Ｓ２としてアンドゲート３１５に供給する。オアゲート４２４は、選択信号ｄ３の論理レベルとパルス信号ＣＰの論理レベルとの論理和を求め、この論理和の結果を遅延選択信号Ｓ３としてアンドゲート３１６に供給する。
尚、パルス生成回路４２０及びオアゲート４２１〜４２４を半導体チップ内に形成するにあたり、パルス生成回路４２０から送出されたパルス信号ＣＰが各オアゲート４２１〜４２４に到達するまでの時間を等しくさせる為には、パルス生成回路４２０とオアゲート４２１〜４２４の各々とを接続する各配線の長さを等しくするのが好ましい。
上記したパルス生成回路４２０及びオアゲート４２１〜４２４によれば、図１３に示すように、遅延選択データＤＳ１の内容（Ｂ１、Ｂ２）が切り替わる切替時点ｋ１、ｋ２及びｋ３の各々から、所定の遅延時間ＴＤが経過するまでの間に亘り、遅延選択信号Ｓ０〜Ｓ３の各々が強制的に全て論理レベル１となる。
よって、例え各切替時点（ｋ１〜ｋ３）の直後に、瞬時的に選択信号ｄ０〜ｄ３の全てが論理レベル０になってしまっても、アンドゲート３１３〜３１６の各々には、遅延時間ＴＤの間に亘り論理レベル１の選択信号ｄ０〜ｄ３が強制的に供給される。これにより、切替時点の直後において瞬間的にアンドゲート３１３〜３１６の全てに論理レベル０の選択信号（Ｓ０〜Ｓ３）が供給されてしまう状態が回避されるので、かかる状態に起因して生じるクロック生成用画素データ信号ＲＣの信号欠落が防止される。
従って、図１１に示す構成を採用した場合にも図４に示す構成を採用した場合と同様に、通常動作中においてクロック信号に異常を生じさせることなくクロックスキュー調整を行うことが可能となる。
尚、上記実施例では、選択信号（ｄ０〜ｄ３）は、"選択"を示す場合には論理レベル１、"非選択"を示す場合には論理レベル０となっているが、"選択"を示す場合には論理レベル０、"非選択"を示す場合には論理レベル１としても良い。この際、夫々が２入力のアンドゲートであるアンドゲート３１３〜３１６において遅延選択信号Ｓ０〜Ｓ３を受ける入力端子は、インバータを含む反転入力端子とする。
また、図４及び図１１に示す実施例では、夫々遅延量が異なる４系統の遅延画素データ信号ＳＣ０〜ＳＣ３のうちから１つを選択し、これをスキュー調整の施された画素データ信号（ＲＣ、ＤＡＴ）として出力するようにしているが、選択対象となる遅延画素データ信号の数は４系統に限定されない。すなわち、選択対象となる遅延画素データ信号の数はＮ個（Ｎは２以上の整数）であれば良く、この際、当該選択対象となる遅延画素データ信号の各々に対応したＮ個のＴＲＤ及びＮ個の２入力アンドゲートとを設ける。
要するに、スキュー調整回路３１及び３２としては、以下のスキュー調整遅延部（３２５〜３２７）、デコーダ（３２０）、第１〜第Ｎの遷移遅延部（３２１〜３２４）、及びデータ選択部（３１２〜３１６）を有するものであれば良いのである。スキュー調整遅延部は、クロック信号が重畳されているデータ信号を夫々異なる遅延量で遅延した第１〜第Ｎ（Ｎは２以上の整数）の遅延データ信号を生成する。デコーダは、第１〜第Ｎの遅延データ信号のうちの１の遅延データ信号を選択させる選択データ（ＤＳ１、ＤＳ２）に基づき、選択を示す場合には第１の論理レベル、非選択を示す場合には第２の論理レベルを夫々が有し且つ前記第１〜第Ｎの遅延データ信号に夫々対応した、各々が１ビットの第１〜第Ｎの選択信号を生成する。第１〜第Ｎの遷移遅延部は、第１〜第Ｎの選択信号を個別に取り込んで遅延した第１〜第Ｎの遅延選択信号を生成する。この際、第１〜第Ｎの遷移遅延部の各々は、選択信号が選択データに応じて第１の論理レベルから第２の論理レベルに遷移するときには、第２の論理レベルから第１の論理レベルに遷移するときよりも大きな遅延量にて第１〜第Ｎの選択信号を個別に遅延する。データ選択部は、記第１〜第Ｎの遅延データ信号のうちから、第１〜第Ｎの遅延選択信号のうちで第１の論理レベルを有する遅延選択信号に対応した遅延データ信号を選択し、選択した前記遅延データ信号を出力する。
30 スキュー検出回路
31,32 スキュー調整回路
130 スキュー補正部
313〜316 アンドゲート
320 デコーダ
321〜324 遷移遅延回路（ＴＲＤ）
DD1 遅延素子
IVX インバータ
RS1 ＲＳフリップフロップ

Claims (7)

  1. クロック信号が重畳されているデータ信号に基づき前記クロック信号のスキューを調整するスキュー調整装置であって、
    前記データ信号を夫々異なる遅延量で遅延した第１〜第Ｎ（Ｎは２以上の整数）の遅延データ信号を生成するスキュー調整遅延部と、
    前記第１〜第Ｎの遅延データ信号のうちの１の遅延データ信号を選択させる選択データに基づき、選択を示す場合には第１の論理レベル、非選択を示す場合には第２の論理レベルを夫々が有し且つ前記第１〜第Ｎの遅延データ信号に夫々対応した、各々が１ビットの第１〜第Ｎの選択信号を生成するデコーダと、
    前記第１〜第Ｎの選択信号を個別に取り込んで遅延した第１〜第Ｎの遅延選択信号を生成する第１〜第Ｎの遷移遅延部と、
    前記第１〜第Ｎの遅延データ信号のうちから、前記第１〜第Ｎの遅延選択信号のうちで前記第１の論理レベルを有する遅延選択信号に対応した遅延データ信号を選択し、選択した前記遅延データ信号を出力するデータ選択部と、を有し、
    前記第１〜第Ｎの遷移遅延部の各々は、前記選択信号が前記選択データに応じて前記第１の論理レベルから前記第２の論理レベルに遷移するときには、前記第２の論理レベルから前記第１の論理レベルに遷移するときよりも大きな遅延量にて前記第１〜第Ｎの選択信号を遅延することを特徴とするスキュー調整装置。
  2. 前記第１〜第Ｎの遷移遅延部の各々は、
    取り込んだ前記選択信号の論理レベルを反転させた信号を所定期間だけ遅延した反転遅延選択信号を生成する反転遅延部と、
    前記取り込んだ前記選択信号をＳ端子で受けると共に前記反転遅延選択信号をＲ端子で受けるＲＳフリップフロップと、を有し、
    前記第１〜第Ｎの遷移遅延部各々の前記ＲＳフリップフロップから出力された信号を前記第１〜第Ｎの遅延選択信号として生成することを特徴とする請求項１記載のスキュー調整装置。
  3. 前記選択データを取り込んで保持するレジスタと、
    前記レジスタにて前記選択データの取込が為される度に所定期間の間だけ前記第１の論理レベルの状態となり、前記所定期間を除く期間は前記第２レベルの状態となるパルス信号を生成するパルス生成部と、を含み、
    前記第１〜第Ｎの遷移遅延部の各々は、取り込んだ前記選択信号と前記パルス信号との論理和結果を前記第１〜第Ｎの遅延選択信号として生成する第１〜第Ｎのオアゲートを有することを特徴とする請求項１記載のスキュー調整装置。
  4. 前記パルス信号を伝送する為に前記パルス生成部と前記第１〜第Ｎのオアゲートの各々とを接続する配線各々の長さが等しいことを特徴とする請求項３記載のスキュー調整装置。
  5. 前記データ選択部は、前記第１〜第Ｎの遅延選択信号が夫々の第１の入力端子に供給されていると共に、前記データ信号が夫々の第２の入力端子に供給されている第１〜第Ｎの２入力アンドゲートと、出力オアゲートとを含み、
    前記スキュー調整遅延部は、前記第１〜第Ｎの２入力アンドゲート各々の出力を夫々異なる遅延量で遅延することにより前記第１〜第Ｎの遅延データ信号を生成し、
    前記出力オアゲートは、前記第１〜第Ｎの遅延データ信号の論理和結果を前記選択した前記遅延データ信号として出力することを特徴とする請求項１〜４のいずれか１に記載のスキュー調整装置。
  6. スキュー調整処理を無効化する場合には、前記第１〜第Ｎの２入力アンドゲートへの前記データ信号の供給を停止すると共に前記データ信号を前記出力オアゲートの入力端子に供給するデマルチプレクサを含むことを特徴とする請求項５記載に記載のスキュー調整装置。
  7. 前記データ選択部から出力された前記遅延データ信号に重畳されている前記クロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路を有することを特徴とする請求項１〜６のいずれか１に記載のスキュー調整装置。
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