JP2009135428A - 実装構造体とその製造方法 - Google Patents

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Abstract

【課題】電子部品の外周まで樹脂を確実に充填し、配線基板と電子部品との接続信頼性を向上できる実装構造体とその製造方法を提供することを目的とする。
【解決手段】少なくとも第１の面１Ａに電子部品４が実装された配線基板１と、少なくとも電子部品４と配線基板１間に設けられた樹脂３と、配線基板１の電子部品４の実装位置に対応する領域に設けられた貫通孔２と、を備え、電子部品４の実装位置に対応する領域の周辺で、少なくとも電子部品４と重なるように配線基板１に凸部２０を設けた構成を有する。
【選択図】図１

Description

本発明は、配線基板に半導体チップなどの電子部品が実装された実装構造体とその製造方法に関する。
近年、電子回路の高機能化、小型化や軽量化が急速に進んでいる。そして、半導体チップなどのパッケージや実装方法においても、小型化や軽量化とともに、薄型化への対応が要求されている。
それを実現するために、半導体チップを配線基板に実装する技術として、ワイヤボンディング技術に代わって、半導体チップの表面にはんだや金線を用いて突起状の電極を形成し、配線基板と接続するフリップチップ技術が広く用いられている。フリップチップ技術は、一般に配線パターンを有する配線基板の片側に突起状の電極を介して半導体チップを実装し、半導体チップと配線基板間にアンダーフィルと呼ばれる樹脂を注入して充填することにより、半導体チップと配線基板とを一体化して固定するものである。この樹脂により、半導体チップの機能面を保護するとともに、安定した接続を実現している。
従来、図１０を用いて説明するようなアンダーフィルである樹脂を注入した実装構造体が一般に知られている。
図１０は、従来の実装構造体の配線基板と半導体チップ間に樹脂を注入する方法を説明する断面図である。なお、実装構造体は、少なくとも一方の面にパッド１０６や配線パターン１６１が形成された配線基板１００のパッド１０６に、はんだ１０５を介して半導体チップ１０４が片面に実装された構成を有している。このとき、配線パターン１６１上およびそれ以外の領域にレジストなどからなる絶縁膜１０７、１７１が形成されている。
まず、図１０（ａ）に示すように、ディスペンサー１０８を用いて、配線基板１００と半導体チップ１０４を実装した周辺の１箇所から樹脂１０３を注入する。このとき、樹脂１０３は、図１０（ｂ）の点線で示すように、ディスペンサー１０８から同心円状に広がりながら、矢印で示すように半導体チップ１０４の外周に向かって隙間に注入される。
そして、図１０（ｃ）に示すように、樹脂１０３は、配線基板１００と半導体チップ１０４との隙間から内部に広がりながら注入される。
その後、図１０（ｄ）に示すように、配線基板１００と半導体チップ１０４の隙間全体に樹脂１０３が注入され、硬化させることにより半導体チップ１０４と配線基板１００が一体的に固着される。
上記方法により、配線基板に半導体チップを実装した実装構造体が実現されるものである。
しかし、上記実装構造体によれば、例えば配線パターン１６１と絶縁膜１７１で構成される段差や、近年生産性を向上させるために用いる無洗浄タイプのはんだフラックスが隙間に残渣として残り、注入される樹脂１０３の流れを部分的に阻害して不均一にする。そのため、図１０（ｄ）に示すように、樹脂１０３の充填されない空間１０９やボイドが発生し、固着強度や剥離強度を低減させるという課題がある。
また、樹脂１０３を１箇所から注入するため、図１０（ｄ）に示すように、配線基板１００と半導体チップ１０４の周囲全体に樹脂１０３の充填されない領域１１０が形成される場合がある。これは、樹脂１０３が、図１０（ｂ）に示すように同心円状に注入されるため、注入する側から反対側の半導体チップ１０４の端部へ、段差や残渣により到達しないためである。その結果、半導体チップ１０４の端部や周辺の一部が樹脂１０３で固着されず、外部からの変形応力や、半導体チップ１０４と配線基板１００との熱膨張係数との差に起因する反りなどにより、半導体チップ１０４の剥がれや断線などを生じて信頼性を低下させるという課題がある。
これを避けるために、半導体チップの実装エリアより大きい枠状樹脂ダムを形成し、ディスペンサーを、その間で半導体チップの一辺に沿って周囲を移動させながら、アンダーフィル樹脂を注入した半導体チップ実装構造が開示されている（例えば、特許文献１参照）。
また、基板の表面に、回路素子の外形より小さい凹部を有する枠状の段差部を固定し、回路素子と段差部との対向する周囲に封止樹脂を充填した電子デバイスが開示されている（例えば、特許文献２参照）。
特開２００６−３５１５５９号公報 特開２００３−２４９６０３号公報
しかしながら、特許文献１の半導体チップ実装構造によれば、ディスペンサーの移動の精度、注入量の安定性などのプロセス条件や複雑な機構の設備が必要で生産性の低下を招くという課題がある。
また、特許文献２の電子デバイスによれば、回路素子の機能部に封止樹脂が流れ込まない構造の実現を目的とするものであり、対向する電子部品と配線基板との間を確実にアンダーフィル樹脂を充填して固定する構造、特に注入方法などは何ら開示されていない。
本発明は上記課題を解決するために、電子部品の外周まで樹脂を確実に充填し、配線基板と電子部品との接続信頼性を向上できる実装構造体とその製造方法を提供することを目的とする。
上述したような目的を達成するために、本発明の実装構造体は、少なくとも第１の面に電子部品が実装された配線基板と、少なくとも電子部品と配線基板間に設けられた樹脂と、配線基板の電子部品の実装位置に対応する領域に設けられた貫通孔と、を備え、電子部品の実装位置に対応する領域の周辺で、少なくとも電子部品と重なるように配線基板に凸部を設けた構成を有する。
この構成により、電子部品の外周および配線基板との隙間を確実に樹脂で固着し信頼性に優れた実装構造体を実現できる。
さらに、電子部品を第１電子部品とし、凸部を第１凸部として、配線基板の第１の面と対向する第２の面に第２電子部品を実装し、第２電子部品と配線基板間に設けられた樹脂とともに、第２電子部品の実装位置に対応する領域の周辺に設けられ、少なくとも第２電子部品と重なるように配線基板に第２凸部をさらに設けた構成を有する。これにより、配線基板の両面に電子部品が確実に実装された実装構造体を実現できる。
さらに、凸部は、配線基板に設けられた周辺導体部と、周辺導体部を被覆する絶縁膜から構成されている。
さらに、周辺導体部が、配線基板の電子部品を接続するパッドまたは配線パターンと同時に設けられている。
これらにより、製造工程を増やすことなく、接続信頼性に優れた実装構造体を実現できる。
さらに、凸部が４角形の枠状である。これにより、樹脂が電子部品の外周に確実に注入され、電子部品と配線基板との固着強度を大幅に向上できる。
さらに、４角形の枠状の少なくとも内周側の角部が曲線状に設けられている。
さらに、４角形の枠状の少なくとも内周側の角部が平坦化されている。
これらにより、電子部品と配線基板の凸部との隙間に沿って、樹脂を容易に流すことができる。
さらに、凸部が、階段状の断面形状を有する。これにより、樹脂が電子部品の外周から外部に不均一に広がること防止するとともに、隙間への注入を確実に行うことができる。
また、本発明の実装構造体の製造方法は、配線基板の少なくとも第１の面に電子部品の実装位置に対応する領域で電子部品の周辺と重なる枠状の凸部と領域内に貫通孔とを形成するステップと、領域に電子部品を実装するステップと、電子部品と配線基板間に凸部と電子部品の間隙から樹脂を注入するステップと、樹脂を熱処理するステップと、を含む。
この方法により、電子部品の外周および配線基板との隙間を確実に樹脂で固着し信頼性に優れた実装構造体を生産性よく作製できる。
さらに、電子部品を第１電子部品とし、凸部を第１凸部として、配線基板の第１の面と対向する第２の面に第２電子部品の実装位置に対応する領域で第２電子部品の周辺と重なる枠状の第２凸部と領域内に形成するステップと、領域に第２電子部品を実装するステップと、第２電子部品と配線基板間に第２凸部と第２電子部品の間隙から樹脂を注入するステップと、をさらに含む。これにより、配線基板の両面に電子部品が確実に実装された実装構造体を容易に作製できる。
さらに、樹脂を配線基板の凸部の１箇所のみから注入する。これにより、単純なプロセス条件や簡単な設備で実装構造体を作製できる。
本発明によれば、電子部品の周辺と重なる配線基板上に設けた凸部により、樹脂を確実に電子部品と配線基板との隙間および電子部品の外周近傍に注入して、固着強度や接続信頼性に優れた実装構造体とその製造方法を実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については、同じ符号を付して説明を省略する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における実装構造体の構成を示す外観斜視図で、図１（ｂ）は図１（ａ）の１Ｂ−１Ｂ線断面図である。図２（ａ）は本発明の実施の形態１における実装構造体を構成する配線基板を説明する外観斜視図で、図２（ｂ）は図２（ａ）の配線基板の絶縁膜を除いた状態の平面図である。
図１に示すように、実装構造体１０は、少なくとも配線基板１の第１の面１Ａに実装された電子部品４と、電子部品４と配線基板１を電気的に接続するはんだ５と、それらを固着する樹脂３で構成されている。
このとき、配線基板１は、図２（ｂ）に示すように、はんだ５を介して接続するパッド６と配線パターン６１、貫通孔２と電子部品４の実装位置に対応する領域９（図面中の点線）の周辺で少なくとも電子部品４の外周では重なるように設けた周辺導体部６２を有している。なお、周辺導体部６２は、電気的な接続に寄与しないダミー電極でも、接地電極として機能させてもよい。また、周辺導体部を部分的に切り欠いて、その間に外部と接続する配線パターンなどを設けてもよい。さらに、周辺導体部を全周に設ける場合、配線基板の内層の配線パターンにより外部と接続してもよい。
そして、凸部２０は、図１（ｂ）および図２（ａ）に示すように、周辺導体部６２とそれを被覆する、例えばレジストなどの絶縁膜７２で、例えば４角形の枠状に構成されている。同様に、配線基板１の配線パターン６１も、例えばレジストなどの絶縁膜７１で被覆されて形成されている。つまり、凸部２０の周辺導体部６２は、配線パターン６１あるいはパッド６と同じ工程および同じ導電材料で形成される。そのため、以下の製造方法で説明するように、新たに別の工程を必要としない。
また、配線基板１に設けられた貫通孔２は、注入された樹脂３で充填されている。このとき、電子部品４と配線基板１との固着強度を高めるために、図１（ｂ）のように、貫通孔２を介して樹脂３を配線基板１の第２の面１Ｂ側まで到達させてもよいが、これに限られるものではない。
ここで、配線基板１としては、例えば高Ｔｇタイプで低線膨張係数の、単層や多層のガラスエポキシ基板などを用いることができる。また、樹脂３としては、例えば弾性率３ＧＰａ、ガラス転移点１５０℃（動的粘弾性による測定値）で、平均粒径２μｍ、含有率５５％のフィラーを含むエポキシ樹脂が用いられる。また、電子部品４としては、例えば厚さ１ｍｍ程度でＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）の半導体パッケージや、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などの半導体パッケージや、ベアの半導体チップまたはその他の汎用部品などが用いられる。また、配線パターン６１は、配線基板１の第１の面１Ａだけでなく、多層に構成された内層に設けてもよく、例えば導電性を有する貫通孔２やビアホール（図示せず）を介して接続される。
以下に、本発明の実施の形態１における実装構造体の製造方法について、図面を用いて説明する。
図３は、本発明の実施の形態１における実装構造体の製造方法を説明する断面図である。
まず、図３（ａ）に示すように、例えばガラスエポキシ基板からなる配線基板１の第１の面１Ａに、例えばパンチング加工やレーザー加工を用いて、少なくとも以降の工程で実装される電子部品の実装位置に対応する領域内に貫通孔２を形成する。そして、例えばフォトリソ法を用いて、パッド６、配線パターン６１および、実装される電子部品の少なくとも外周と重なる所定の位置の全周に周辺導体部６２を、例えば蒸着法やスパッタ法を用いて、あるいは銅箔などを貼り付けた後、エッチング法などにより形成する。
つぎに、少なくとも配線パターン６１および周辺導体部６２を被覆するように、さらにフォトリソ法を用いて、例えばレジストなどの絶縁膜７、７１、７２を形成する。
これにより、少なくとも電子部品の外周と重なる位置で、かつ対向する間隔（隙間）が均一な、周辺導体部６２と絶縁膜７２からなる凸部２０が、例えば図１（ｂ）に示す高さＤ１が４０μｍ程度で、形成される。
なお、このとき、配線パターン６１の絶縁膜７１の厚みよりも、周辺導体部６２の絶縁膜７２の厚みを厚く形成することが好ましい。しかし、電子部品４が実装される領域で、電子部品と配線基板間の間隔が、凸部２０以外の領域より凸部２０の位置で狭く形成されていればよい。
つぎに、例えばスクリーン印刷などを用いて、配線基板１のパッド６上に、例えばＳｎ−３Ａｇ−０．５Ｃｕからなるはんだペーストを塗布し、ボール状のはんだ５を形成する。
つぎに、半導体パッケージなどの電子部品４の電極（図示せず）と配線基板１のパッド６の位置合わせをして実装し、リフローすることにより、はんだ５を介して電子部品４を配線基板１に接合する。このとき、配線基板１の凸部２０と電子部品４との間隔Ｄ２（図１（ｂ））は、例えば６０μｍで、少なくとも絶縁膜７２の厚み（高さ）分だけ、配線基板１と電子部品４の内部の間隔より狭くなる。
つぎに、ディスペンサー８を用いて、配線基板１の電子部品４を実装した周辺の凸部２０上の１箇所から、例えばエポキシ樹脂などの樹脂３を滴下し、例えば毛細管現象を利用して注入する。このとき、樹脂３は、図３（ｂ）の点線で示すように、電子部品４と凸部２０との重なる領域（一点鎖線と内側の実線との間）に沿うように矢印で示す方向に広がりながら、電子部品４と配線基板１との隙間および凸部２０と電子部品４との隙間に注入される。これは、凸部と電子部品との間隔が内部の間隔より狭く、かつ電子部品の全周にわたって均一に形成されているため、樹脂が毛細管現象により、電子部品と凸部の重なる領域に沿ってスムーズに注入できることによるものである。
そして、図３（ｃ）に示すように、樹脂３は、配線基板１の凸部２０と電子部品４との重なる隙間を、まず充填しながら、電子部品４と配線基板１の内部の隙間に広がりながら注入される。なお、図３（ｃ）は図３（ｂ）の３Ｃ−３Ｃ線断面図で示している。
その後、図３（ｄ）に示すように、最終的に、配線基板１と電子部品４の隙間全体に樹脂３が注入され、硬化させることにより電子部品４と配線基板１が一体的に固着される。
上記方法により、少なくとも配線基板の第１の面に電子部品を実装した実装構造体１０が実現される。
本実施の形態によれば、配線基板の凸部と電子部品との隙間に、まず樹脂が流れ込み、それとともに内部の隙間に樹脂が流れ込む。その結果、電子部品の外周の周辺部に確実に樹脂が注入されることにより、電子部品と配線基板との固着強度や剥離強度を向上して接続信頼性に優れた実装構造体を実現できる。
なお、本実施の形態では、凸部を４角形状の枠状を例に説明したが、これに限られない。例えば、図４の配線基板の第１の例を説明する斜視図に示すように、４角形状の枠状の内周部の角部を曲線状の曲線部２２Ａで形成してもよい。曲線部２２Ａとしては、例えば１／４の円形状などである。また、図５の配線基板の第２の例を説明する斜視図に示すように、４角形状の枠状の内周部の角部を、例えば面取りの逆の形状で平坦化して平坦部２２Ｂを形成してもよい。これにより、図３（ｂ）に示したディスペンサー８を用いて、１箇所から注入された樹脂の角部での流れが、曲線部２２Ａまたは平坦部２２Ｂによりスムーズになり、電子部品の外周周辺に沿ってより均等に、かつ均一に注入できる。
また、本実施の形態では、樹脂の注入を常温で行う例で説明したが、これに限られない。例えば、電子部品と配線基板を接続した状態で、樹脂が硬化しない温度（例えば４０℃程度）に加熱して樹脂を注入してもよい。これにより、樹脂の流動性が高まり注入速度を上げることにより生産性を向上できる。
また、本実施の形態では、配線基板の凸部と電子部品との間隔Ｄ２を、６０μｍを例に説明したが、これに限られない。例えば、３０μｍから８０μｍ、好ましくは４０μｍから７０μｍであれば任意で、樹脂の粘度や注入温度などに応じて、設定することができる。しかし、間隔Ｄ２が広すぎると、間隔に沿った樹脂の流れが遅くなり、電子部品の外周全体に樹脂を注入できない場合が生じるため、上記範囲に設定することが好ましい。
また、本実施の形態では、凸部を電子部品の外周の全周に沿って、均一な高さ（厚み）で形成した例で説明したが、これに限られない。例えば、凸部の一部に、１箇所以上の高さの低い部分を設けてもよい。これらは、絶縁膜および周辺導体部の少なくとも一方を形成しないことにより設けることができる。これにより、貫通孔２とともに、樹脂の注入時に内部の空気などを容易に押し出して、さらにボイドなどの発生を防止できる。そのため、凸部の高さの低い部分は、樹脂を注入する位置から異なる位置で離れた、例えば注入位置と反対の位置に設けることが、特に好ましい。
また、本実施の形態では、凸部の周辺導体部を、配線基板に形成するパッドまたは配線パターンと同時に形成した例で説明したが、これに限られない。例えば、厚みの異なる銅箔などを貼り付け、エッチングなどの方法により、パッドや配線パターンの厚みとは異なる厚み（厚くする）で周辺導体部を設けてもよい。これにより、外部応力などによる変形や反りに対する配線基板の機械的強度を高めることができる。
（実施の形態２）
図６（ａ）は、本発明の実施の形態２における実装構造体の構成を示す外観斜視図で、図６（ｂ）は図６（ａ）の６Ｂ−６Ｂ線断面図である。
図６に示すように、配線基板の第２の面に、電子部品と凸部をさらに設けた点で、実施の形態１の実装構造体とは異なる。そこで、以下においては、実施の形態１の電子部品４を第１電子部品４、凸部２０を第１凸部２０とし、実施の形態２の電子部品を第２電子部品４０、凸部を第２凸部５０と記載して説明する。
つまり、図６に示すように、実装構造体３０は、配線基板３１の第１の面３１Ａに実装された第１電子部品４と、第２の面３１Ｂに実装された第２電子部品４０と、第１電子部品４および第２電子部品４０を配線基板３１と電気的に接続するはんだ５と、それらを貫通孔２を介して一体的に固着する樹脂３で構成されている。
このとき、配線基板３１の第１の面３１Ａと第２の面３１Ｂには、はんだ５を介して接続するパッド６と配線パターン６１、貫通孔２と第１電子部品４および第２電子部品４０の実装位置に対応する領域（図示せず）の周辺で少なくとも第１電子部品４および第２電子部品４０の外周では重なるように設けた第１凸部２０と第２凸部５０を有している。そして、図６（ｂ）に示すように、第１凸部２０は、周辺導体部６２とそれを被覆する、例えばレジストなどの絶縁膜７２で、例えば４角形の枠状に構成されている。同様に、第２凸部５０は、周辺導体部６４とそれを被覆する、例えばレジストなどの絶縁膜７４で、例えば４角形の枠状に構成されている。さらに、配線基板３１の第１の面３１Ａおよび第２の面３１Ｂに設けられた、配線パターン６１も、例えばレジストなどの絶縁膜７１で被覆されて形成されている。このとき、実施の形態１と同様に、第１凸部２０の周辺導体部６２および第２凸部５０の周辺導体部６４は、配線パターン６１と同じ工程および同じ導電材料で形成される。その結果、以下の製造方法で説明するように、新たに別の工程を必要としない。
また、配線基板３１と第１電子部品４および第２電子部品４０との隙間に注入された樹脂３は、配線基板３１に設けられた貫通孔２を介して一体化して、固着される。なお、他の構成要素や材料などは、実施の形態１と同様であり、説明を省略する。
以下に、本発明の実施の形態２における実装構造体の製造方法について、図面を用いて説明する。
図７は、本発明の実施の形態２における実装構造体の製造方法を説明する断面図である。図８は、本発明の実施の形態２における実装構造体の製造方法を説明するフローチャートである。
まず、図７（ａ）および図８に示すように、例えばガラスエポキシ基板からなる厚み０．４ｍｍ程度の配線基板３１の第１の面３１Ａおよび第２の面３１Ｂに、以降の工程で実装される第１電子部品４および第２電子部品４０の実装位置に対応する領域内に貫通孔２を形成する。このとき、貫通孔２は、例えばパンチング加工やレーザー加工で、外径０．１５ｍｍで形成される。そして、例えばフォトリソ法を用いて、パッド６、配線パターン６１および、実装される第１電子部品４および第２電子部品４０の少なくとも外周と重なる所定の位置の全周に周辺導体部６２、６４を、例えば蒸着法やスパッタ法を用いて、あるいは銅箔などを貼り付けた後、エッチング法などにより形成する。
つぎに、少なくとも配線パターン６１および第１の面３１Ａの周辺導体部６２および第２の面３１Ｂの周辺導体部６２を被覆するように、さらにフォトリソ法を用いて、例えばレジストなどの絶縁膜７、７１、７２、７４を形成する。
これにより、第１電子部品の外周と重なる位置で、かつ対向する間隔（隙間）が均一な、周辺導体部６２と絶縁膜７２からなる第１凸部２０が、例えば図６（ｂ）に示す高さＤ１が４０μｍ程度で、形成される。同様に、第２電子部品の外周と重なる位置で、かつ対向する間隔（隙間）が均一な、周辺導体部６４と絶縁膜７４からなる第２凸部５０が、高さＤ１が４０μｍ程度で、形成される。
なお、このとき、配線パターン６１の絶縁膜７１の厚みよりも、周辺導体部６２、６４の絶縁膜７２、７４の厚みを厚く形成することが好ましいが、第１電子部品４および第２電子部品４０が実装される領域で、第１電子部品４および第２電子部品４０と配線基板３１間の間隔が、第１凸部２０および第２凸部５０以外の領域より第１凸部２０および第２凸部５０の位置で狭く形成されていればよい。
つぎに、例えばスクリーン印刷などを用いて、配線基板３１の第１の面３１Ａのパッド６上に、例えばＳｎ−３Ａｇ−０．５Ｃｕからなるはんだペーストを塗布し、ボール状のはんだ５を形成する。
つぎに、半導体パッケージなどの第１電子部品４の電極（図示せず）と配線基板３１のパッド６の位置合わせをして実装し、リフローすることにより、はんだ５を介して第１電子部品４を配線基板３１の第１の面３１Ａに接合する（ステップＳ０１）。
同様に、配線基板３１の第２の面３１Ｂのパッド６上に、ボール状のはんだ５を形成し、第２電子部品４０の電極（図示せず）と配線基板３１のパッド６の位置合わせをして実装し、リフローすることにより、はんだ５を介して第２電子部品４０を配線基板３１の第２の面３１Ｂに接合する（ステップＳ０２）。
つぎに、図７（ｂ）と図８に示すように、ディスペンサー８を用いて、配線基板３１の第１の面３１Ａに実装した第１電子部品４の周辺の第１凸部２０上の１箇所から、例えばエポキシ樹脂などの樹脂３を滴下し、注入する。このとき、樹脂３は、実施の形態１で図３（ｂ）から図３（ｄ）を用いて説明したように、第１電子部品４と第１凸部２０との重なる領域に沿うように矢印で示す方向に広がりながら、第１電子部品４と配線基板３１の第１の面３１Ａとの隙間を埋めるように充填される（ステップＳ０３）。このとき、充填された樹脂３の一部は貫通孔２に流れ込み、条件によって第２の面３１Ｂに到達する場合もある。
つぎに、図７（ｃ）と図８に示すように、第１電子部品４および第２電子部品４０が実装され接合した配線基板３１を裏返して、第２の面３１Ｂを上にする。そして、図７（ｂ）で説明したように、ディスペンサー８を用いて、配線基板３１の第２の面３１Ｂに実装した第２電子部品４０の周辺の第２凸部５０上の１箇所から、例えばエポキシ樹脂などの樹脂３を滴下し、注入する。このとき、樹脂３は、第２電子部品４０と第２凸部５０との重なる領域に広がりながら、第２電子部品４０と配線基板３１の第２の面３１Ｂとの隙間を埋めるように充填される（ステップＳ０４）。このとき、内部の空気などは、樹脂の注入側から開放側に向かって押し出される。
なお、図７（ｂ）と図７（ｃ）は、実施の形態１で説明したように、第１凸部および第２凸部と第１電子部品および第２電子部品との間隔が、それらが対向する内部の間隔より狭く、かつ第１電子部品および第２電子部品の全周にわたって均一な高さで形成されている。その結果、第１電子部品と第１凸部および第２電子部品と第２凸部の重なる領域に沿って、樹脂を毛細管現象により、スムーズに注入できる。
つぎに、図７（ｄ）と図８に示すように、樹脂３が硬化する所定の温度（例えば８０℃程度）で熱処理し、樹脂３を一括で硬化する（ステップＳ０５）。これにより、配線基板３１の第１の面３１Ａおよび第２の面３１Ｂに第１電子部品４および第２電子部品４０が実装された実装構造体３０が作製される。
本実施の形態によれば、配線基板の第１凸部と第１電子部品との隙間および第２凸部と第２電子部品との隙間に、まず樹脂が流れ込み、それとともにそれらの対向する内部の隙間に樹脂が流れ込む。その結果、第１電子部品および第２電子部品の外周の周辺部に確実に樹脂が注入され、第１電子部品および第２電子部品と配線基板との固着強度や剥離強度が向上して接続信頼性に優れた実装構造体を実現できる。
また、本実施の形態によれば、配線基板の第１の面および第２の面の両面に第１電子部品および第２電子部品を実装し、貫通孔を介して樹脂を一体化して硬化できる。その結果、樹脂の硬化収縮が、第１電子部品と第２電子部品を一体化する方向に作用し、固着強度がさらに向上した信頼性に優れた実装構造体が作製される。また、実装される構成要素の熱膨張係数の差に起因する配線基板の反りが、構成部品を対称に配置することにより大幅に抑制され、薄型の実装構造体を実現できる。
なお、実施の形態１で説明した各種例を、本実施の形態に適用できることは、いうまでもない。
（実施の形態３）
図９（ａ）は、本発明の実施の形態３における実装構造体の構成を示す外観斜視図で、図９（ｂ）は図９（ａ）の９Ｂ−９Ｂ線断面図である。
図９に示すように、第１凸部および第２凸部において、断面形状が、階段状である点で、実施の形態２の実装構造体とは異なる。
すなわち、図９に示すように、実施の形態１の第１凸部２０の絶縁膜７２および第２凸部５０の絶縁膜７４の上に、さらに第１電子部品４および第２電子部品４０の外形より大きい４角形状の枠状の絶縁膜７３および絶縁膜７５を形成し、断面形状が階段状の第１凸部２０Ａおよび第２凸部５０Ａを設けて、実装構造体８０を構成している。このとき、絶縁膜７３、７５は、例えばフォトリソ法を用いて、絶縁膜７２、７４の上に、例えば３０μｍ程度の高さで形成される。
なお、他の構成、材料や製造方法は、実施の形態２と同様であるので、説明を省略する。
本実施の形態によれば、第１凸部２０Ａおよび第２凸部５０Ａの絶縁膜７３、７５により、樹脂３が第１電子部品４および第２電子部品４０の外周から外部に広がることを未然に防止できる。特に樹脂３の硬化時において、樹脂３の粘度が低下した場合にその効果が大きいものである。
また、本実施の形態によれば、第１電子部品４および第２電子部品４０の外周側面に沿って、樹脂３を良好なフィレット形状に形成できる。この結果、さらに固着強度や剥離強度に優れた実装構造体を実現できる。
なお、絶縁膜７３および絶縁膜７５で形成される枠の大きさは、第１電子部品４および第２電子部品４０の外周より大きければ任意である。このとき、少なくとも樹脂３を注入する位置においては、例えばディスペンサーの樹脂の排出口の大きさより大きくすることが好ましい。
また、本実施の形態を、実施の形態１や実施の形態２の実装構造体に適用してもよく、同様の効果が得られる。
また、実施の形態１で説明した各種例を、本実施の形態に適用できることは、いうまでもない。
本発明の実装構造体およびその製造方法は、小型・薄型化で多機能化が進む携帯電話、携帯型デジタル機器やデジタル家電機器などの技術分野において有用である。
（ａ）本発明の実施の形態１における実装構造体の構成を示す外観斜視図、（ｂ）図１（ａ）の１Ｂ−１Ｂ線断面図 （ａ）本発明の実施の形態１における実装構造体を構成する配線基板を説明する外観斜視図、（ｂ）図２（ａ）の配線基板の絶縁膜を除いた状態の平面図 本発明の実施の形態１における実装構造体の製造方法を説明する断面図 本発明の実施の形態１における実装構造体の配線基板の第１の例を説明する斜視図 本発明の実施の形態１における実装構造体の配線基板の第２の例を説明する斜視図 （ａ）は、本発明の実施の形態２における実装構造体の構成を示す外観斜視図、（ｂ）図６（ａ）の６Ｂ−６Ｂ線断面図 本発明の実施の形態２における実装構造体の製造方法を説明する断面図 本発明の実施の形態２における実装構造体の製造方法を説明するフローチャート （ａ）本発明の実施の形態３における実装構造体の構成を示す外観斜視図、（ｂ）図９（ａ）の９Ｂ−９Ｂ線断面図 従来の実装構造体の配線基板と半導体チップ間に樹脂を注入する方法を説明する断面図
符号の説明
１，３１，１００ 配線基板
１Ａ，３１Ａ 第１の面
１Ｂ，３１Ｂ 第２の面
２ 貫通孔
３，１０３ 樹脂
４ 電子部品（第１電子部品）
５，１０５ はんだ
６，１０６ パッド
７，７１，７２，７３，７４，７５，１０７，１７１ 絶縁膜
８，１０８ ディスペンサー
９ 領域
１０，３０，８０ 実装構造体
２０，２０Ａ 凸部（第１凸部）
２２Ａ 曲線部
２２Ｂ 平坦部
４０ 第２電子部品
５０，５０Ａ 第２凸部
６１，１６１ 配線パターン
６２，６４ 周辺導体部
１０４ 半導体チップ
１０９ 充填されない空間
１１０ 充填されない領域

Claims (11)

  1. 少なくとも第１の面に電子部品が実装された配線基板と、
    少なくとも前記電子部品と前記配線基板間に設けられた樹脂と、
    前記配線基板の前記電子部品の実装位置に対応する領域に設けられた貫通孔と、を備え、
    前記電子部品の実装位置に対応する領域の周辺で、少なくとも前記電子部品と重なるように前記配線基板に凸部が設けられていることを特徴とする実装構造体。
  2. 前記電子部品を第１電子部品とし、前記凸部を第１凸部として、
    前記配線基板の前記第１の面と対向する第２の面に第２電子部品を実装し、前記第２電子部品と前記配線基板間に設けられた樹脂とともに、前記第２電子部品の実装位置に対応する領域の周辺に設けられ、少なくとも前記第２電子部品と重なるように前記配線基板に第２凸部がさらに設けられていることを特徴とする請求項１に記載の実装構造体。
  3. 前記凸部は、前記配線基板に設けられた周辺導体部と、前記周辺導体部を被覆する絶縁膜から構成されていることを特徴とする請求項１に記載の実装構造体。
  4. 前記周辺導体部が、前記配線基板の前記電子部品を接続するパッドまたは配線パターンと同時に形成されていることを特徴とする請求項３に記載の実装構造体。
  5. 前記凸部が４角形の枠状であることを特徴とする請求項１に記載の実装構造体。
  6. 前記４角形の枠状の少なくとも内周側の角部が曲線状に設けられていることを特徴とする請求項５に記載の実装構造体。
  7. 前記４角形の枠状の少なくとも内周側の角部が平坦化されていることを特徴とする請求項５に記載の実装構造体。
  8. 前記凸部が、階段状の断面形状を有することを特徴とする請求項１に記載の実装構造体。
  9. 配線基板の少なくとも第１の面に電子部品の実装位置に対応する領域で前記電子部品の周辺と重なる枠状の凸部と前記領域内に貫通孔とを形成するステップと、
    前記領域に前記電子部品を実装するステップと、
    前記電子部品と前記配線基板間に前記凸部と前記電子部品の間隙から樹脂を注入するステップと、
    前記樹脂を熱処理するステップと、
    を含むことを特徴とする実装構造体の製造方法。
  10. 前記電子部品を第１電子部品とし、前記凸部を第１凸部として、
    配線基板の第１の面と対向する第２の面に第２電子部品の実装位置に対応する領域で前記第２電子部品の周辺と重なる枠状の第２凸部を前記領域内に形成するステップと、
    前記領域に前記第２電子部品を実装するステップと、
    前記第２電子部品と前記配線基板間に前記第２凸部と前記第２電子部品の間隙から樹脂を注入するステップと、
    をさらに含むことを特徴とする請求項９に記載の実装構造体の製造方法。
  11. 前記樹脂を前記配線基板の前記凸部の１箇所のみから注入することを特徴とする請求項９に記載の実装構造体の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101890605B (zh) * 2010-07-08 2014-01-08 株洲南车时代电气股份有限公司 一种功率半导体芯片焊接装置
JP2012134400A (ja) * 2010-12-23 2012-07-12 Denso Corp 回路基板
TWI467757B (zh) * 2013-08-02 2015-01-01 Chipbond Technology Corp 半導體結構
JP2016149384A (ja) * 2015-02-10 2016-08-18 パナソニックＩｐマネジメント株式会社 部品実装装置および部品実装方法ならびに部品実装ライン
JP2016149383A (ja) * 2015-02-10 2016-08-18 パナソニックＩｐマネジメント株式会社 部品実装装置および部品実装方法ならびに部品実装ライン
KR20230023834A (ko) * 2020-12-09 2023-02-20 주식회사 솔루엠 에어포켓 방지 기판, 에어포켓 방지 기판 모듈, 이를 포함하는 전기기기 및 이를 포함하는 전기기기의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242342A (ja) * 1997-02-24 1998-09-11 Hitachi Ltd 半導体の実装構造体

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016986A (en) * 1988-04-12 1991-05-21 Sharp Kabushiki Kaisha Display device having an improvement in insulating between conductors connected to electronic components
US4975761A (en) * 1989-09-05 1990-12-04 Advanced Micro Devices, Inc. High performance plastic encapsulated package for integrated circuit die
US5517056A (en) * 1993-09-30 1996-05-14 Motorola, Inc. Molded carrier ring leadframe having a particular resin injecting area design for gate removal and semiconductor device employing the same
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JP3260249B2 (ja) 1994-11-30 2002-02-25 松下電器産業株式会社 半導体装置の実装方法とその実装体
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
KR100369386B1 (ko) * 1996-12-27 2003-04-08 앰코 테크놀로지 코리아 주식회사 볼그리드어레이반도체패키지용인쇄회로기판및이를이용한볼그리드어레이반도체패키지의봉지방법
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
AU8502798A (en) * 1997-07-21 1999-02-10 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH1197573A (ja) * 1997-09-19 1999-04-09 Sony Corp 半導体パッケージ
JPH11284104A (ja) 1998-03-27 1999-10-15 Shindo Denshi Kogyo Kk 集積回路実装体およびその製造方法
JP2914569B1 (ja) 1998-06-01 1999-07-05 松下電器産業株式会社 半導体素子の実装方法とその実装体
US6011301A (en) * 1998-06-09 2000-01-04 Stmicroelectronics, Inc. Stress reduction for flip chip package
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
KR20010090354A (ko) * 1999-03-26 2001-10-18 가나이 쓰토무 반도체 모듈 및 그 실장 방법
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4669166B2 (ja) * 2000-08-31 2011-04-13 エルピーダメモリ株式会社 半導体装置
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP3745213B2 (ja) * 2000-09-27 2006-02-15 株式会社東芝 半導体装置及びその製造方法
JP4613416B2 (ja) * 2000-11-28 2011-01-19 日本電気株式会社 半導体装置およびその実装方法
KR100857161B1 (ko) * 2001-01-31 2008-09-05 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
JP2002270638A (ja) * 2001-03-06 2002-09-20 Nec Corp 半導体装置および樹脂封止方法および樹脂封止装置
CN101303984B (zh) * 2001-06-07 2012-02-15 瑞萨电子株式会社 半导体装置的制造方法
JP2003008233A (ja) 2001-06-19 2003-01-10 Nitto Denko Corp 多層配線基板
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP2004023045A (ja) 2002-06-20 2004-01-22 Matsushita Electric Ind Co Ltd 両面実装方法およびチップ実装基板
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US6987058B2 (en) * 2003-03-18 2006-01-17 Micron Technology, Inc. Methods for underfilling and encapsulating semiconductor device assemblies with a single dielectric material
JP4056424B2 (ja) * 2003-05-16 2008-03-05 シャープ株式会社 半導体装置の製造方法
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
TWI244174B (en) * 2003-12-31 2005-11-21 Siliconware Precision Industries Co Ltd Photosensitive semiconductor package and method for fabricating the same
TWM253056U (en) * 2004-02-13 2004-12-11 Optimum Care Int Tech Inc Compact chip packaging structure
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2007242641A (ja) 2004-04-14 2007-09-20 Nippon Mektron Ltd チップ部品実装用可撓性プリント回路基板
US7245003B2 (en) * 2004-06-30 2007-07-17 Intel Corporation Stacked package electronic device
JP4587772B2 (ja) * 2004-10-22 2010-11-24 イビデン株式会社 多層プリント配線板
JP4324081B2 (ja) * 2004-11-22 2009-09-02 パナソニック株式会社 光学デバイス
JP4515276B2 (ja) * 2005-01-31 2010-07-28 日東電工株式会社 配線回路基板集合体
JP2006216720A (ja) * 2005-02-02 2006-08-17 Sharp Corp 半導体装置及びその製造方法
JP2006286782A (ja) 2005-03-31 2006-10-19 Elpida Memory Inc 配線基板、半導体装置、及び半導体装置の製造方法
US7907801B2 (en) * 2007-01-17 2011-03-15 Ibiden Co., Ltd. Optical element, package substrate and device for optical communication
US7674987B2 (en) * 2007-03-29 2010-03-09 Ibiden Co., Ltd. Multilayer printed circuit board
US7919849B2 (en) * 2007-04-04 2011-04-05 Ibiden Co., Ltd. Package substrate and device for optical communication
US7783141B2 (en) * 2007-04-04 2010-08-24 Ibiden Co., Ltd. Substrate for mounting IC chip and device for optical communication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242342A (ja) * 1997-02-24 1998-09-11 Hitachi Ltd 半導体の実装構造体

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