JP4613416B2 - 半導体装置およびその実装方法 - Google Patents

半導体装置およびその実装方法 Download PDF

Info

Publication number
JP4613416B2
JP4613416B2 JP2000360853A JP2000360853A JP4613416B2 JP 4613416 B2 JP4613416 B2 JP 4613416B2 JP 2000360853 A JP2000360853 A JP 2000360853A JP 2000360853 A JP2000360853 A JP 2000360853A JP 4613416 B2 JP4613416 B2 JP 4613416B2
Authority
JP
Japan
Prior art keywords
semiconductor device
line connection
lsi
metal foil
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000360853A
Other languages
English (en)
Other versions
JP2002164462A (ja
Inventor
隆雄 山崎
透 森
明信 渋谷
新太郎 山道
勇三 嶋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000360853A priority Critical patent/JP4613416B2/ja
Priority to US09/996,054 priority patent/US6703705B2/en
Publication of JP2002164462A publication Critical patent/JP2002164462A/ja
Priority to US10/746,603 priority patent/US6949815B2/en
Application granted granted Critical
Publication of JP4613416B2 publication Critical patent/JP4613416B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、高速動作するＬＳＩに負荷変動があった際に生じる直流電圧の瞬時的な低下を抑制または補償するデカップリングコンデンサを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
図２４は、立ち上がり時間ｔ1で高速にスイッチングするＬＳＩ１０４を回路基板１１１に実装した場合と、ＬＳＩ１０４に供給される直流電圧（Ｖ）の変動（△Ｖ）を示したものである。図２４中には回路基板１１１上に直流電圧Ｖの変動（△Ｖ）を抑制または補償するデカップリングコンデンサが実装されていない。なお、図２４中の符号１０１は電源ライン、１０２は信号ライン、１０３はグランド（接地）ライン、１０５は直流電源、１０６はビア、スルーホールである。図２５に図２４の等価回路を示す。ＬＳＩ１０４が高速にスイッチングすると、直流電源１０５とＬＳＩ１０４との間の配線、またはビア、スルーホール１０６に存在する寄生インダクタンスＬ（＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６）１０８によって、ＬＳＩ１０４に供給される直流電圧Ｖが変動する。この時、直流電圧の変動量（電圧降下）△Ｖは（１）式で表される。
△Ｖ＝Ｒ×Δｉ＋Ｌ×ｄｉ／ｄｔ ……（１）
ここで、Ｒ：配線およびコンデンサの抵抗、Ｌ：インダクタンス、Δｉ：時間Δｔの間に変動した電流、をそれぞれ表す。
【０００３】
したがって、Ｒ、配線、ビア、スルーホールに存在する寄生インダクタンスＬ１０８、負荷変動ｄｉが大きい程、もしくは変動時間ｄｔが小さい程、電圧変動量△Ｖが増加する。近年、ＬＳＩのクロック周波数が数百ＭＨｚを越えるような高速になってきている。デジタル回路におけるパルス波形の立ち上がり時間ｔｒが、すなわち負荷の変動時間ｄｔと等価になる。クロック周波数が早くなる程、立ち上がり時間ｔｒが短くなるため、電圧変動量△Ｖはより大きくなる。これに加えて、近年、高速動作ＬＳＩでは消費電力を小さくするために入力電圧Ｖの低電圧化（例えば３．３Ｖ→１．８Ｖ）が進んでおり、電圧の変動率（△Ｖ／Ｖ）がますます大きくなる傾向にあり、△Ｖ／ＶがＬＳＩの動作仕様許容値（約５％）を越えるようになっている。スイッチング電源がこの電圧の変動を補償できれば良いが、スイッチング電源で補償するには１００ｎｓｅｃ〜数十μｓｅｃの時間を要するため、高速でスイッチング（数百ｐｓｅｃ〜１ｎｓｅｃ）するＬＳＩの電圧変動に追従できない。
【０００４】
このような電圧変動によるＬＳＩの誤動作を防ぐために、従来はＬＳＩの電源ライン−グランド（接地）ライン間にコンデンサを並列に接続している。このコンデンサを一般にデカップリングコンデンサと称している。デカップリングコンデンサには、ＬＳＩから発生する高速スイッチング信号をバイパスさせて高速信号の経路を短くし、寄生インダクタンスＬを小さくさせる（その結果、Ｌ×ｄｉ／ｄｔを小さくさせる）効果（以下、効果▲１▼と記す）と、高速スイッチングの際に一時的に降下した電圧を、デカップリングコンデンサから電荷を供給（放電）することによって補償する効果（以下、効果▲２▼と記す）の２つがある。（１）式より、△Ｖを小さくするためには高速信号の経路に存在するインダクタンスＬ（配線、ビア、スルーホールに存在するＬ等）を最小にすれば良く、最近ではこのＬを最小にするため、図２６に示すように、デカップリングコンデンサ１０９をＬＳＩ１０４の真横や、回路基板１１１を介してＬＳＩ１０４の真下に実装している。図２７に図２６の等価回路を示す。デカップリングコンデンサ１０９の効果▲１▼および効果▲２▼により、ＬＳＩに供給される直流電圧の変動量△Ｖは図２７の右上のグラフ中の点線のように低減される。
【０００５】
【発明が解決しようとする課題】
ところで、高速でスイッチングするＬＳＩに供給される直流電圧の変動を大きくしている主要因は、ＬＳＩとデカップリングコンデンサとの間の配線経路に存在する寄生インダクタンスＬである。この寄生インダクタンスＬとは、配線、ビア、スルーホールに存在する寄生インダクタンスである。また、デカップリングコンデンサ自身の寄生インダクタンスも電圧変動の要因である。配線、ビア、スルーホールの寄生インダクタンスを小さくするには、それらの長さをできる限り短くする必要があるが、ＬＳＩの周辺にコンデンサを実装する限り、配線、ビア、およびスルーホールには約１００ｐＨ／ｍｍの寄生インダクタンスが存在するため、従来の配線長、ビアおよびスルーホールのサイズを考えると約３００ｐＨ以上の寄生インダクタンスが存在する。また、デカップリングコンデンサ自身が持っている寄生インダクタンス（従来のチップコンデンサで１個当たり約１ｎＨ。コンデンサをＮ個並列に接続するとデカップリングコンデンサの合成寄生インダクタンスは１ｎＨ／Ｎとなる）も無視できない。これらの寄生インダクタンスが存在するため、直流供給電源１．８Ｖ、５００ＭＨｚ相当の高速スイッチングを想定すると、電圧変動率△Ｖ／Ｖは約１０〜１５％以上となり、ＬＳＩが誤動作する原因となるため、問題になっている。
【０００６】
また、従来のチップコンデンサでは共振周波数が数十ＭＨｚ〜８０ＭＨｚと小さいため、ＬＳＩのクロック周波数が数百ＭＨｚ以上になると、デカップリングコンデンサとして有効に機能しなくなるという問題もあり、コンデンサ自身の共振周波数も高くする必要が出てきた（共振周波数以上の高速信号ではデカップリングコンデンサの電荷補償が追従できずに遅れるため、効率よく電圧変動を抑制できなくなる）。コンデンサの共振周波数を大きくするにはコンデンサ自身が有する寄生インダクタンスを小さくする必要があり、コンデンサの電極形状や誘電体厚等、構造を工夫する必要がある。「日経エレクトロニクス」1999.4.19号、Ｐ１４４〜１５６によれば、誘電体厚さを薄くすると寄生インダクタンスが小さくなることが知られており、薄膜コンデンサを用いた半導体装置に関する発明もいくつか報告されている（例えば特開平１１−４５８２２号、特開平８−９７３６０号など）。
【０００７】
ここで、クロック周波数ｆh＝１００ＭＨｚ、最大消費電流Ｉ＝１０Ａ、電源電圧Ｖ＝３．３ＶのＬＳＩ（Ａ）と、ｆh＝５００ＭＨｚ、最大消費電流Ｉ＝９０Ａ、電源電圧Ｖ＝１．８ＶのＬＳＩ（Ｂ）を仮定し、デカップリングコンデンサが１クロックの間に生じる電圧降下△Ｖ（規格電圧の１０％を仮定）を補償するために必要なコンデンサ容量Ｃを計算してみると、電源電圧の降下分を補うために必要な電荷Ｑの値は、Ｑ＝Ｃ×△Ｖ＝Ｉ×（１／ｆh）であるので、
Ｃ＝Ｉ／（ｆh×△Ｖ） ……（２）
という関係式から、必要な容量ＣはＬＳＩ（Ａ）において、１０Ａ／（１００×１０6×３．３×０．１）＝０．３０μＦ、ＬＳＩ（Ｂ）においては９０Ａ／（５００×１０6×１．８×０．１）＝１．０μＦとなる。つまり、ＬＳＩのクロック周波数が速くなり、かつ消費電流も大きくなると、必要なデカップリングコンデンサの容量が大きくなる。
【０００８】
しかしながら、デカップリングコンデンサの寄生インダクタンスが同じで容量だけが大きくなると、ＬＣ共振周波数ｆ＝１／（２π√ＬＣ）は逆に低くなってしまい、電圧降下が生じている時間内（クロックの立ち上がり、立ち下がり時間内）に電荷を十分に供給することができなくなり、電圧降下を十分に補償できなくなるという問題がある。そこで、ＬＳＩの高速化に伴い、デカップリングコンデンサ自身の寄生インダクタンスも小さくしなければならないという状況である。例えば、クロック信号が５００ＭＨｚの場合、１．０μＦの容量を持ったコンデンサでは共振周波数を５００ＭＨｚ以上とするために、寄生インダクタンスを０．１ｐＨ以下にしなければならないことになる。単独のコンデンサでの実現は不可能なので、現実的にはＣ＝１０ｎＦ以下、Ｌ＝１０ｐＨ以下の小容量・低インダクタンスのコンデンサを電源−グランド間に１００個並列に接続するなどの工夫が考えられる。デカップリングコンデンサとしてコンデンサ自身の寄生インダクタンスが少しでも小さいものを使えば、ＬＣ共振周波数を高くすることができるのでより効果的であるが、そうなると容量が小さいため、多数のコンデンサを実装する必要がある。コンデンサを１００個以上実装するとなると、コンデンサ自体とその配線のための広い実装スペースが必要となり、回路基板の小型化を妨げるという問題がある。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、回路基板上に多数のコンデンサを実装することなく、高速動作するＬＳＩに供給される直流電圧の瞬時的な低下を抑制または補償するデカップリングコンデンサを備えた半導体装置を提供することを目的とする。また、ＬＳＩに供給される直流電圧の変動を小さくし、かつ回路基板の小型化も実現させることを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、回路形成面に複数の電源ライン接続用パッドと複数の接地ライン接続用パッドとが設けられた半導体装置本体と、電源ライン接続用パッドおよび接地ライン接続用パッドのそれぞれに電気的に接続された導体と、導体の少なくとも片面に電気的に接続されたコンデンサとを有することを特徴とする。特に前記コンデンサは、半導体装置本体に供給される直流電圧の瞬時的な低下を抑制または補償するためのデカップリングコンデンサとして機能するものである。
【００１１】
本発明の半導体装置では、従来のように回路基板上にコンデンサを実装するのではなく、半導体装置本体の電源ライン接続用パッドおよび接地ライン接続用パッドに接続された導体上（位置的には半導体装置本体上となることもある）にコンデンサが直接実装されているので、半導体装置本体とデカップリングコンデンサとの間の配線長が例えば１ｍｍ以下というように極めて短くなり、配線経路が持つ寄生インダクタンスを充分に低減することができる。その結果、デカップリングコンデンサが充分に機能し、直流電圧の瞬時的な低下を効果的に抑制または補償することができる。さらに、導体上にコンデンサを実装することで省スペース化が図れ、半導体装置を実装する回路基板の小型化を実現することができる。
【００１２】
また、半導体装置本体の回路形成面の周縁部に電源ライン接続用パッドと接地ライン接続用パッドを縁の延在方向に交互に配置し、電源ライン接続用パッドと接地ライン接続用パッドにそれぞれ接続された隣接する２つの導体間にデカップリングコンデンサを設けることが望ましい。
【００１３】
この構成によれば、１個の半導体装置本体に対してより多くのデカップリングコンデンサを接続することができるので、低インダクタンスのコンデンサを多数実装できることでデカップリングコンデンサ自身が持つ寄生インダクタンスを低減できると同時に、全体として容量を大きくすることができ、ＬＣ共振周波数を高くすることができる。
【００１４】
前記導体は、半導体装置本体の回路形成面側から側面側に折曲させ、その部分の少なくとも片面にデカップリングコンデンサを設ける構成としてもよい。さらに、側面側から裏面側に折曲させ、その部分の少なくとも片面にデカップリングコンデンサを設ける構成としてもよい。
【００１５】
この構成によれば、１個の半導体装置本体に対してより多数のデカップリングコンデンサを実装できると同時に、多くのコンデンサを実装した割に占有面積がそれ程大きくならないので、この半導体装置を実装した回路基板のさらなる小型化に寄与することができる。
【００１６】
半導体装置本体の電源ライン接続用パッドまたは接地ライン接続用パッドと導体を接合する際には、半田または金バンプを用いるのがよい。これにより、電源ライン接続用パッド、接地ライン接続用パッドと導体間の電気的接続を容易に行うことができる。
【００１７】
導体としては、以下の２つの形態が考えられる。一つは、導体となる金属箔リードを含むフレキシブル基板を用いたものである。すなわち、導体となる金属箔リードと、この金属箔リードの少なくとも半導体装置本体に対向する面に設けられた絶縁層とを有するフレキシブル基板を用い、このフレキシブル基板を半導体装置本体の回路形成面に接合すればよい。この場合、前記絶縁層として熱可塑接着性を有するものを用いれば、フレキシブル基板を簡便な方法で半導体装置本体に固定することができる。
【００１８】
より具体的には、金属箔リードを半導体装置本体の回路形成面の周縁部のみに形成するとともに、半導体装置本体の回路形成面における金属箔リードが存在しない領域の絶縁層に半導体装置本体の複数のパッドの位置に対応して複数の孔を設け、半導体装置本体の複数のバンプを前記複数の孔の各々を貫通させて複数のパッドの各々に接合する構成を採ることができる。
【００１９】
他の一つは、導体となる金属箔リードを有するリードフレームを用いたものである。すなわち、少なくとも半導体装置本体に対向する面に絶縁層が設けられたリードフレームを用い、このリードフレームを半導体装置本体の回路形成面に接合すればよい。この場合も上記と同様、絶縁層として熱可塑接着性を有するものを用いれば、リードフレームを簡便な方法で半導体装置本体に固定することができる。
【００２０】
前記デカップリングコンデンサとしては、積層セラミックコンデンサ、タンタルコンデンサ、アルミ電解コンデンサ、有機コンデンサなどを含むチップコンデンサを用いることが望ましい。
【００２１】
本発明の半導体装置の実装方法は、回路形成面の周縁部に前記電源ライン接続用パッドと前記接地ライン接続用パッドを縁の延在方向に交互に配置し、回路形成面の周縁部以外の領域にあるパッド上にバンプを形成した半導体装置本体を作製する工程と、隣接する２つの金属箔リード間に前記コンデンサを接合した前記フレキシブル基板を作製する工程と、前記半導体装置本体の回路形成面周縁部の前記電源ライン接続用パッドおよび前記接地ライン接続用パッドと前記フレキシブル基板の金属箔リードとを電気的に接続することにより前記半導体装置を作製する工程と、前記半導体装置を回路基板上に載置して加熱し、前記半導体装置本体のバンプをリフローさせることにより前記半導体装置を前記回路基板上に実装する工程とを有することを特徴とする。
【００２２】
上記半導体装置の実装方法は上記のフレキシブル基板を用いる方法である。この方法によれば、半導体装置本体と導体との電気的接続の際にこれら部品の取り扱いが容易であり、実装作業の作業性が向上する。
【００２３】
本発明の他の半導体装置の実装方法は、回路形成面の周縁部に前記電源ライン接続用パッドと前記接地ライン接続用パッドを縁の延在方向に交互に配置し、回路形成面の周縁部以外の領域にあるパッド上にバンプを形成した半導体装置本体を作製する工程と、隣接する２つの導体間に前記コンデンサを接合した前記リードフレームを作製する工程と、前記半導体装置本体の回路形成面周縁部の前記電源ライン接続用パッドおよび前記接地ライン接続用パッドと前記リードフレームの金属箔リードとを電気的に接続することにより前記半導体装置を作製する工程と、前記半導体装置を回路基板上に載置して加熱し、前記半導体装置本体のバンプをリフローさせることにより前記半導体装置を前記回路基板上に実装する工程とを有することを特徴とする。
【００２４】
上記半導体装置の実装方法は上記のリードフレームを用いる方法である。この方法においても、フレキシブル基板の場合と同様、半導体装置本体と導体との電気的接続の際にこれら部品の取り扱いが容易であり、実装作業の作業性が向上する。
【００２５】
また、上記半導体装置の実装方法において、半導体装置を回路基板上に実装した後、半導体装置と回路基板との間隙に樹脂を注入することが望ましい。この構成とすれば、半導体装置と回路基板とを電気的に接続するバンプの間が樹脂によって絶縁され、半導体装置と回路基板との接続の信頼性を高めることができる。
【００２６】
さらに、上の方法で用いたフレキシブル基板やリードフレームに不要な部分があれば、半導体装置を回路基板上に実装した後、その不要な部分を切除することが望ましい。
【００２７】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１〜図７を参照して説明する。
本実施の形態の半導体装置はＬＳＩの表面（回路形成面）にフレキシブル基板を接合したものであり、図１（ａ）、（ｂ）は本実施の形態の半導体装置を回路基板に実装した状態を示す断面図、図２はＬＳＩの回路形成面を示す平面図、図３はフレキシブル基板のＬＳＩとの接続面を示す平面図、図４は図３のフレキシブル基板上にデカップリングコンデンサを実装した状態を示す平面図、図５は他の例のＬＳＩ（半導体装置本体）の回路形成面（以下の説明では回路形成面を表面、反対側の面を裏面と規定する）を示す平面図、図６は他の例のフレキシブル基板のＬＳＩとの接続面を示す平面図、図７は図６のフレキシブル基板上にデカップリングコンデンサを実装した状態を示す平面図である。
【００２８】
本実施の形態の半導体装置は、図１（ａ）、（ｂ）に示すように、ＬＳＩ１（半導体装置本体）と、金属箔リード５（導体）と絶縁層３とからなるフレキシブル基板１３と、デカップリングコンデンサ２とから概略構成されている。ＬＳＩ１の回路形成面（図における下面）の最外周部（周縁部）には、図２または図５に示すように、電源ライン接続用パッド１０とグランド（接地）ライン接続用パッド１１とが交互に配列されている。それ以外の領域には信号ライン接続用パッド等の電極パッド１６が配置されるが、この中に電源ライン接続用パッド１０やグランドライン接続用パッド１１が含まれてもかまわない。図２は、最外周の電源ライン接続用パッド１０とグランドライン接続用パッド１１が内側の電極パッド１６と同様に等間隔に配列された例である。これに対して、図５は、最外周の電源ライン接続用パッド１０とグランド（接地）ライン接続用パッド１１が内側の電極パッド１６とは異なり、１個おきに離間して配列された例である。
【００２９】
一方、図３および図６はこれらＬＳＩ１に対応するフレキシブル基板１３を示しており、図２のＬＳＩに対応するものが図３のフレキシブル基板、図５のＬＳＩに対応するものが図６のフレキシブル基板である。図３、図６ともに、絶縁層３の片面に、ＬＳＩ最外周の電源ライン接続用パッド１０とグランドライン接続用パッド１１に対応してＬＳＩ１の外形から外側に向けて延びる帯状の多数の金属箔リード５が設けられ、金属箔リード５の端部に電極パッド９が設けられている。よって、ＬＳＩ１の中央側の領域は絶縁層３のみが存在しており、この部分の絶縁層１３にはＬＳＩ１の内側の電極パッド１６の位置に対応して後述するバンプが貫通するだけの径を有する多数の孔１２が形成されている。
【００３０】
フレキシブル基板１３を構成する金属箔リード５は、例えば厚さ２０μｍ以下の銅、アルミニウム等の導電性材料で形成されている。絶縁層３は、例えばポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、アクリル樹脂、ガラスエポキシ樹脂等の材料で構成されている。この絶縁層３に熱可塑接着性を持つものを用いれば、この絶縁層３によりＬＳＩ１とフレキシブル基板１３とを接着させることができる。
【００３１】
さらに、図４および図７はこれらフレキシブル基板１３上にデカップリングコンデンサ２を実装した状態を示しており、図３に対応するものが図４、図６に対応するものが図７である。図４、図７ともに、ＬＳＩ１の電源ライン接続用パッド１０に接続される金属箔リード５とグランドライン接続用パッド１１に接続される金属箔リード５からなる隣接する２つの金属箔リードの間に跨るように、デカップリングコンデンサ２が接合されている。ここで用いるデカップリングコンデンサ２は積層セラミックコンデンサ、タンタルコンデンサ、アルミ電解コンデンサ、有機コンデンサ等のチップコンデンサによって構成されており、金属箔リード５上にハンダ等の導体ペーストを用いて実装されている。デカップリングコンデンサ２には上記４種のチップコンデンサを用いることができるが、寄生インダクタンスが小さく、容量が大きくとれるという観点から積層セラミックコンデンサが特に好適である。
【００３２】
図１（ａ）、（ｂ）に示すように、ＬＳＩ１の最外周部の電源ライン接続用パッド１０、グランドライン接続用パッド１１とフレキシブル基板１３の金属箔リード５端部の電極パッド９とはバンプ４により接続されている。バンプ４の材料には例えば半田、金等を用いることができる。また、ＬＳＩ１とフレキシブル基板１３の金属箔リード５とは絶縁層３によって固定されると同時に絶縁されている。ＬＳＩ１の内側の多数の電極パッド１６上に半田等からなるバンプ６がそれぞれ形成されており、各バンプ６が絶縁層３に設けられた孔１２を貫通して回路基板７に接続されている。
【００３３】
図１（ａ）の構成は、金属箔リード５の片面（ＬＳＩ１に対向する面）側のみに絶縁層３が存在し、反対側の面には絶縁層３が存在していない例である。つまり、金属箔リード５と回路基板７の表面が対向した状態となっている。そこで、金属箔リード５と回路基板７との絶縁を保つため、また、ＬＳＩ１と回路基板７との接続の信頼性を高めるため、半導体装置と回路基板７との間隙にアンダーフィル樹脂８が装入されている。
【００３４】
一方、図１（ｂ）の構成は、金属箔リード５の両面に絶縁層３が存在する例である。つまり、金属箔リード５とＬＳＩ１の回路形成面との間のみならず、金属箔リード５と回路基板７との間にも絶縁層３が介在しており、金属箔リード５と回路基板７との絶縁が保たれている。しかしながら、ＬＳＩ１と回路基板７との接続の信頼性を高めるために、半導体装置と回路基板７との間隙にアンダーフィル樹脂８が装入されている。アンダーフィル樹脂８としては、例えばエポキシ樹脂を用いることができる。
【００３５】
以下、上記構成の半導体装置の回路基板への実装方法を説明する。
まず、図２または図５に示したような電極パッドの配置を有するＬＳＩ１を作製し、回路形成面の最外周部のパッド１０、１１にバンプ４を実装する。一方、図３または図６に示したようなフレキシブル基板１３を作製する。次に、ＬＳＩ上のバンプ４とフレキシブル基板１３の電極パッド９とを接続する。次に、ＬＳＩ１の回路形成面の最外周部のパッド１０、１１以外の箇所の電極パッド１６上に回路基板７との接続に用いるバンプ６を実装し、図４または図７に示したように、フレキシブル基板１３上にデカップリングコンデンサ２を実装して半導体装置を作製する。その後、この半導体装置を回路基板７上に載置して加熱し、ＬＳＩ１の電極パッド１６に接続されたバンプ６をリフローさせることにより半導体装置を回路基板７上に実装する。そして、半導体装置と回路基板７との間隙にアンダーフィル樹脂８を注入する。最後に、フレキシブル基板１３の余分な部分を切り取り線１５（図４または図７に破線１５で示す）に沿って切り取る。以上の工程を経て、上記半導体装置を回路基板７上に実装することができる。
【００３６】
本実施の形態の半導体装置においては、半導体装置自身の金属箔リード５上にデカップリングコンデンサ２を直接実装しているので、ＬＳＩ１とデカップリングコンデンサ２との間の配線長を例えば数百μｍ程度にまで短縮することができる。その結果、配線経路の寄生インダクタンスを例えば数１０ｐＨ程度に小さくすることができるので、デカップリングコンデンサとしての機能を充分に発揮させることができ、回路における直流電圧の瞬時的な低下を効果的に抑制または補償することができる。
【００３７】
また、金属箔リード５上にコンデンサを実装することで省スペース化が図れ、半導体装置を実装する回路基板７の小型化を実現することができる。さらに、１個のＬＳＩ１に対して多くのデカップリングコンデンサ２を接続することができるので、１個あたりのインダクタンスが低いコンデンサを多数実装できることでデカップリングコンデンサ自身が持つ寄生インダクタンスを低減できると同時に、全体として容量を大きくすることができ、ＬＣ共振周波数を高くすることができる。
【００３８】
さらに本実施の形態の場合、金属箔リード５と絶縁層３とがもともと一体化したフレキシブル基板１３を用いて半導体装置を作成しているので、半導体装置の製造工程においてＬＳＩ１と金属箔リード５との接続の際にこれら部品の取り扱いが容易となり、作業性を向上させることができる。また、フレキシブル基板１３を用いた場合、金属箔リード５が一般に１８μｍ以下の厚さであり、リードフレームに用いる導体（約５０〜１００μｍ）よりも薄いため、半導体装置と回路基板７との間隙を小さくすることができ、全体として薄型にすることができる。
逆に言えば、半導体装置と回路基板７との間隙が小さい場合にはバンプ６を小さくすることができるので、電極パッド１６の集積度を上げることができるという利点がある。
【００３９】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図８〜図１０を参照して説明する。
図８（ａ）、（ｂ）は本実施の形態の半導体装置を回路基板に実装した状態を示す断面図、図９はフレキシブル基板のＬＳＩとの接続面を示す平面図、図１０は他の例のフレキシブル基板のＬＳＩとの接続面を示す平面図、である。なお、図９に示すフレキシブル基板は第１の実施形態の図２に示したＬＳＩに対応するもの、図１０に示すフレキシブル基板は同、図５に示したＬＳＩに対応するものである。本実施の形態の半導体装置もフレキシブル基板を使用したものであり、基本構成は第１の実施の形態と同様であるが、異なる点は金属箔リードの両面にデカップリングコンデンサを実装したことである。よって、図８〜図１０において図１〜図７と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００４０】
図１（ａ）、（ｂ）に示した第１の実施の形態では金属箔リード５の少なくとも片面（ＬＳＩと対向する面）側には全体にわたって絶縁層３が設けられていたのに対し、本実施の形態の半導体装置の場合、図８（ａ）、（ｂ）に示すように、金属箔リード５の先端側（ＬＳＩの外側）の部分には両面ともに絶縁層３が設けられていない。そして、この絶縁層３が設けられていない金属箔リード５の両面にデカップリングコンデンサ２がそれぞれ実装されている。デカップリングコンデンサ２として積層セラミックコンデンサ等のチップコンデンサが用いられることや、デカップリングコンデンサ２をハンダ等の導体ペーストで実装できることは第１の実施の形態と同様である。その他の構成も第１の実施の形態と同様である。また、図８（ａ）は図１（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図８（ｂ）は図１（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例をそれぞれ示している。
【００４１】
本実施の形態によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第１の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、デカップリングコンデンサ２の数を第１の実施の形態の場合の２倍実装することができるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることができる。
【００４２】
［第３の実施の形態］
以下、本発明の第３の実施の形態を図１１、図１２を参照して説明する。
図１１（ａ）、（ｂ）は本実施の形態の半導体装置を回路基板に実装した状態を示す断面図、図１２（ａ）、（ｂ）は同、半導体装置の側面図、である。なお、図１２（ａ）に示す半導体装置は第１の実施形態の図２に示したＬＳＩに対応するもの、図１２（ｂ）に示すフレキシブル基板は同、図５に示したＬＳＩに対応するものである。本実施の形態の半導体装置もフレキシブル基板を使用したものであり、基本構成は第１の実施の形態と同様であるが、異なる点は金属箔リードがＬＳＩの側面側に折り曲げられている点のみである。よって、図１１，図１２において図１〜図７と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００４３】
本実施の形態の半導体装置においては、図１１（ａ）、（ｂ）に示すように、ＬＳＩ１とフレキシブル基板１３の金属箔リード５とは、例えばポリイミド等を基本材料とする熱可塑接着性を有する絶縁層３で絶縁されており、金属箔リード５と絶縁層３とからなるフレキシブル基板１３が、ＬＳＩ１の回路形成面から側面に沿って折り曲げられた形で熱接着されている。図１２（ａ）または（ｂ）に示すように、このようにＬＳＩ１の側面に接着されたフレキシブル基板１３中の金属箔リード５上に、チップコンデンサからなるデカップリングコンデンサ２がハンダ等の導体ペーストにより実装されている。その他の構成は第１の実施の形態と同様である。また、図１１（ａ）は図１（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図１１（ｂ）は図１（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００４４】
本実施の形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第１の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、金属箔リード５を含むフレキシブル基板１３がＬＳＩ１の側面に沿って折り曲げられた形でその上にデカップリングコンデンサ２が固定されているので、回路基板７上での半導体装置の占有面積が第１の実施の形態に比べて小さくなり、回路基板７の小型化に寄与することができる。
【００４５】
［第４の実施の形態］
以下、本発明の第４の実施の形態を図１３を参照して説明する。
図１３（ａ）、（ｂ）は、本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もフレキシブル基板を使用したものであり、基本構成は第１の実施の形態と同様であるが、異なる点は第３の実施の形態における金属箔リードがさらにＬＳＩの裏面側に折り曲げられている点のみである。よって、図１３において図１〜図７と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００４６】
本実施の形態の半導体装置においては、図１３（ａ）、（ｂ）に示すように、ＬＳＩ１とフレキシブル基板１３の金属箔リード５とは、例えばポリイミド等を基本材料とする熱可塑接着性を有する絶縁層３で絶縁されており、金属箔リード５と絶縁層３とからなるフレキシブル基板１３が、ＬＳＩ１の回路形成面から側面、さらに裏面（図におけるＬＳＩ１の上面）に沿って折り曲げられた形で熱接着されている。このようにＬＳＩ１の側面および裏面に接着されたフレキシブル基板１３の金属箔リード５上に、チップコンデンサからなるデカップリングコンデンサ２がハンダ等の導体ペーストによりそれぞれ実装されている。その他の構成は第１の実施の形態と同様である。また、図１３（ａ）は図１（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図１３（ｂ）は図１（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００４７】
本実施形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第１の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、第３の実施の形態と同様、半導体装置の占有面積を小さくした上でデカップリングコンデンサ２の数を第１または第３の実施の形態の場合の複数倍実装できるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることが可能となる。ただし、ＬＳＩ１の電源ライン接続用パッド１０、グランドライン接続用パッド１１からデカップリングコンデンサ２までの距離が遠くなればなる程配線に存在するインダクタンスが大きくなるので、デカップリングコンデンサ２を裏面に実装する場合でも、この配線長が１ｍｍ以下の範囲で実装することが好ましい。
【００４８】
［第５の実施の形態］
以下、本発明の第５の実施の形態を図１４〜図１８を参照して説明する。
上記実施の形態におけるフレキシブル基板に代えて、以下の実施の形態の半導体装置はＬＳＩ（半導体装置本体）の表面（回路形成面）にリードフレームを接合したものである。図１４（ａ）、（ｂ）は本実施の形態の半導体装置を回路基板に実装した状態を示す断面図、図１５はリードフレームのＬＳＩとの接続面を示す平面図、である。ただし、基本構成は第１の実施の形態と同様であるため、以下の図においても、図１〜図７と共通の構成要素には同一の符号を付すことにする。
【００４９】
本実施の形態の半導体装置は、図１４（ａ）、（ｂ）に示すように、ＬＳＩ１とリードフレーム１４とデカップリングコンデンサ２とから概略構成されている。ＬＳＩ１自体の構成は、図２または図５に示した第１の実施の形態と同様である。図１５および図１６はこれらＬＳＩ１に対応するリードフレーム１４をそれぞれ示しており、図２のＬＳＩに対応するものが図１５のリードフレーム、図５のＬＳＩに対応するものが図１６のリードフレームである。図１５、図１６のリードフレーム１４ともに、外枠１４ａの内側に、ＬＳＩ最外周の電源ライン接続用パッド１０とグランドライン接続用パッド１１に対応してＬＳＩ１の最外周部に向けて延びる帯状の多数の金属箔リード５が設けられ、金属箔リード５の端部に電極パッド９が設けられている。第１の実施の形態のフレキシブル基板１３の場合、全面にわたって絶縁層３が設けられていたのに対し、本実施の形態のリードフレーム１４では金属箔リード５上にのみ絶縁層３が設けられている。
【００５０】
リードフレーム１４の金属箔リード５は、例えば厚さ１００μｍ以下の銅、アルミニウム等の導電性材料で形成されている。絶縁層３は、例えばポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、アクリル樹脂、ガラスエポキシ樹脂等の絶縁層３で絶縁されている。この絶縁層３に熱可塑接着性を持つものを用いれば、この絶縁層３を用いてＬＳＩ１とリードフレーム１４とを接着させることができる。
【００５１】
さらに、図１７および図１８はこれらリードフレーム１４上にデカップリングコンデンサ２を実装した状態を示しており、図１５に対応するものが図１７、図１６に対応するものが図１８である。図１７、図１８のリードフレーム１４ともに、ＬＳＩ１の電源ライン接続用パッド１０に接続される金属箔リード５とグランドライン接続用パッド１１に接続される金属箔リード５からなる隣接する２つの金属箔リードの間に跨るように、デカップリングコンデンサ２が接合されている。ここで用いるデカップリングコンデンサ２は積層セラミックコンデンサ等のチップコンデンサであり、金属箔リード５上にハンダ等の導体ペーストを用いて実装されている。
【００５２】
図１４（ａ）、（ｂ）に示すように、ＬＳＩ１の最外周部の電源ライン接続用パッド１０、グランドライン接続用パッド１１とリードフレーム１４の金属箔リード５端部の電極パッド９とはバンプ４により接続されている。バンプ４の材料には例えば半田、金等を用いることができる。また、ＬＳＩ１とリードフレーム１４の金属箔リード５とは絶縁層３により固定されると同時に絶縁されている。ＬＳＩ１の内側の多数の電極パッド１６上に半田等からなるバンプ６がそれぞれ形成されており、各バンプ６が回路基板７に接続されている。
【００５３】
図１４（ａ）の構成は、金属箔リード５の片面（ＬＳＩ１に対向する面）側のみに絶縁層３が存在し、反対側の面には絶縁層３が全く存在していない例である。つまり、金属箔リード５と回路基板７の表面が対向した状態となっている。そこで、金属箔リード５と回路基板７との絶縁を保つため、また、ＬＳＩ１と回路基板７との接続の信頼性を高めるため、半導体装置と回路基板７との間隙にアンダーフィル樹脂８が装入されている。
【００５４】
一方、図１４（ｂ）の構成は、金属箔リード５の両面に絶縁層３が存在する例である。つまり、金属箔リード５とＬＳＩ１の回路形成面との間のみならず、金属箔リード５と回路基板７との間にも絶縁層３が介在しており、金属箔リード５と回路基板７との絶縁が保たれている。しかしながら、ＬＳＩ１と回路基板７との接続の信頼性を高めるために、半導体装置と回路基板７との間隙にアンダーフィル樹脂８が装入されている。アンダーフィル樹脂８の材料は、第１の実施の形態と同様のものを用いることができる。
【００５５】
以下、上記構成の半導体装置の回路基板への実装方法を説明する。
まず、図２または図５に示したような電極パッドの配置を有するＬＳＩ１を作製し、回路形成面の最外周部のパッド１０、１１にバンプ４を実装する。一方、図１５または図１６に示したようなリードフレーム１４を作製する。次に、ＬＳＩ上のバンプ４とリードフレーム１４の電極パッド９とを接続する。次に、ＬＳＩ１の回路形成面の最外周部のパッド１０、１１以外の箇所の電極パッド１６上に回路基板７との接続に用いるバンプ６を実装し、図４または図７に示したように、リードフレーム１４上にデカップリングコンデンサ２を実装して半導体装置を作製する。その後、この半導体装置を回路基板７上に載置して加熱し、ＬＳＩ１の電極パッド１６に接続されたバンプ６をリフローさせることにより半導体装置を回路基板７上に実装する。そして、半導体装置と回路基板７との間隙にアンダーフィル樹脂８を注入する。最後に、リードフレーム１４の不要な部分を切り取り線１５（図１７および図１８に破線１５で示す）に沿って切り取る。以上の工程を経て、上記半導体装置を回路基板７上に実装することができる。
【００５６】
本実施の形態の半導体装置においても、ＬＳＩ１とデカップリングコンデンサ２との間の配線長を充分に短くできることで直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第１の実施の形態と同様の効果を得ることができる。
【００５７】
［第６の実施の形態］
以下、本発明の第６の実施の形態を図１９を参照して説明する。
図１９（ａ）、（ｂ）は本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もリードフレームを使用したものであり、基本構成は第５の実施の形態と同様であるが、異なる点は金属箔リードの両面にデカップリングコンデンサを実装したことである。よって、図１９において図１４〜図１８と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００５８】
本実施の形態の半導体装置の場合、図１９（ａ）、（ｂ）に示すように、金属箔リード５の一端側（ＬＳＩの外側）の部分には両面ともに絶縁層３が設けられていない。そして、この絶縁層３が設けられていない金属箔リード５の両面にデカップリングコンデンサ２がそれぞれ実装されている。デカップリングコンデンサ２として積層セラミックコンデンサ等のチップコンデンサが用いられることや、デカップリングコンデンサ２をハンダ等の導体ペーストで実装することは第５の実施の形態と同様である。その他の構成も第５の実施の形態と同様である。また、図１９（ａ）は図１４（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図１９（ｂ）は図１４（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例をそれぞれ示している。
【００５９】
本実施の形態によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第５の実施の形態と同様の効果を得ることができる。
さらに本実施の形態の場合、デカップリングコンデンサ２の数を第５の実施の形態の場合の２倍実装することができるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることができる。
【００６０】
［第７の実施の形態］
以下、本発明の第７の実施の形態を図２０を参照して説明する。
図２０（ａ）、（ｂ）は、本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もリードフレームを使用したものであり、基本構成は第５の実施の形態と同様であるが、異なる点は金属箔リードがＬＳＩの側面側に折り曲げられている点のみである。よって、図２０において図１４〜図１８と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００６１】
本実施の形態の半導体装置においては、図２０（ａ）、（ｂ）に示すように、ＬＳＩ１とリードフレーム１４の金属箔リード５とは、例えばポリイミド等を基本材料とする熱可塑接着性を有する絶縁層３で絶縁されており、金属箔リード５がＬＳＩ１の回路形成面から側面に沿って折り曲げられ、ＬＳＩ１の回路形成面の部分で絶縁層３により熱接着されている。金属箔リード５がＬＳＩ１の回路形成面から側面に沿って折り曲げられた点では第３の実施の形態と類似しているが、異なる点は、フレキシブル基板１３を用いた第３の実施の形態ではＬＳＩ１の側面と金属箔リード５とが絶縁層３を介して接着されていたのに対し、本実施の形態においてはリードフレーム１４の金属箔リード５がＬＳＩ１の側面でＬＳＩ１に密着せず、自立している点である。その他の構成は第５の実施の形態と同様である。また、図２０（ａ）は図１４（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図２０（ｂ）は図１４（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００６２】
本実施の形態の半導体装置を回路基板７上に実装する場合、第５の実施の形態で説明したのと同様の方法により行うことができるが、リードフレーム１４の第５の実施の形態とは反対側の面にデカップリングコンデンサ２を予め接合しておき、半導体装置を回路基板７上に実装し、次いで、リードフレーム１４の不要な部分を切除した後、金属箔リード５を折り曲げればよい。
【００６３】
本実施の形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第５の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、リードフレーム１４の金属箔リード５がＬＳＩ１の側面に沿って折り曲げられ、その上にデカップリングコンデンサ２が固定されているので、回路基板７上での半導体装置の占有面積が第５の実施の形態に比べて小さくなり、回路基板７の小型化に寄与することができる。また、リードフレーム１４を用いた場合、フレキシブル基板を用いた場合に比べて平坦性、剛性に優れているので、ＬＳＩ１との接続の際に容易であったり、本実施の形態のように折り曲げた後にリード自体で形状を維持できるという利点が得られる。
【００６４】
［第８の実施の形態］
以下、本発明の第８の実施の形態を図２１を参照して説明する。
図２１（ａ）、（ｂ）は、本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もリードフレームを使用したものであり、基本構成は第５〜第７の実施の形態と同様であるが、異なる点は金属箔リードがＬＳＩの側面側に折り曲げられ、その両面にデカップリングコンデンサが実装されている点のみである。よって、図２１において図１４〜図１８と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００６５】
本実施の形態の半導体装置においても第７の実施の形態と同様、図２１（ａ）、（ｂ）に示すように、金属箔リード５がＬＳＩ１の回路形成面から側面に沿って折り曲げられ、ＬＳＩ１の回路形成面の部分で熱接着されている。しかしながら、第７の実施の形態では金属箔リード５がＬＳＩ１の側面に沿って折り曲げられた部分の外面側にのみデカップリングコンデンサ２が実装されているのに対し、本実施の形態では金属箔リード５の外面側のみならず、内面（ＬＳＩ１に対向する面）側にもデカップリングコンデンサ２が実装されている。フレキシブル基板１３を用いた場合と異なり、リードフレーム１４を用いた場合は金属箔リード５がＬＳＩ１の側面でＬＳＩ１に密着していないため、このような構成を採ることが可能となる。その他の構成は第７の実施の形態と同様である。また、図２１（ａ）は図２０（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図２１（ｂ）は図２０（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００６６】
本実施の形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、半導体装置の占有面積が小さくなることで回路基板の小型化に寄与できる、という第７の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、デカップリングコンデンサ２の数を第７の実施の形態の場合の２倍実装することができるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることができる。
【００６７】
［第９の実施の形態］
以下、本発明の第９の実施の形態を図２２を参照して説明する。
図２２（ａ）、（ｂ）は、本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もリードフレームを使用したものであり、基本構成は第５〜第８の実施の形態と同様であるが、異なる点は金属箔リードがさらにＬＳＩの裏面側に折り曲げられ、その部分にデカップリングコンデンサが実装されている点である。よって、図２２において図１４〜図１８と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００６８】
本実施の形態の半導体装置においては、図２２（ａ）、（ｂ）に示すように、リードフレーム１４の金属箔リード５がＬＳＩ１の回路形成面から側面、さらに裏面（図におけるＬＳＩ１の上面）に沿って折り曲げられ、ＬＳＩ１の回路形成面の部分で絶縁層３を介して熱接着されている。そして、ＬＳＩ１の側面および裏面に向けて折り曲げられた金属箔リード５上に、側面上に１個ずつ、裏面側に１個ずつのデカップリングコンデンサ２がハンダ等の導体ペーストによりそれぞれ実装されている。その他の構成は第７の実施の形態と同様である。また、図２２（ａ）は図２０（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図２２（ｂ）は図２０（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００６９】
本実施形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第７の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、第７の実施の形態と同様、半導体装置の占有面積を小さくした上でデカップリングコンデンサ２の数を第７の実施の形態に比べて増やすことができるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることが可能となる。
【００７０】
［第１０の実施の形態］
以下、本発明の第１０の実施の形態を図２３を参照して説明する。
図２３（ａ）、（ｂ）は、本実施の形態の半導体装置を回路基板に実装した状態を示す断面図である。本実施の形態の半導体装置もリードフレームを使用したものであり、基本構成は第５〜第９の実施の形態と同様であるが、異なる点は金属箔リードがＬＳＩの側面側、裏面側に折り曲げられ、その両面にデカップリングコンデンサが実装されている点である。よって、図２３において図１４〜図１８と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００７１】
第９の実施の形態で金属箔リード５がＬＳＩ１の側面を経て裏面側にまで折り曲げられた例を説明したが、この例ではデカップリングコンデンサ２は金属箔リードの外面側にのみ実装されていた。これに対して、本実施の形態の半導体装置においては、図２３（ａ）、（ｂ）に示すように、金属箔リード５の外面側のみならず、内面（ＬＳＩ１に対向する面）側にもデカップリングコンデンサ２が実装されている。その他の構成は第９の実施の形態と同様である。また、図２３（ａ）は図２２（ａ）と同様、ＬＳＩ１の周縁部で金属箔リード５の片面のみに絶縁層３があり、他の面側はアンダーフィル樹脂８が封入された例、図２３（ｂ）は図２２（ｂ）と同様、ＬＳＩ１の周縁部で金属箔リード５の両面ともに絶縁層３が設けられた場合の例、をそれぞれ示している。
【００７２】
本実施形態の半導体装置によれば、直流電圧の瞬時的な低下を効果的に抑制、補償できる、回路基板の小型化に寄与できる、ＬＣ共振周波数を高くできる、実装作業の作業性が向上する、といった第９の実施の形態と同様の効果を得ることができる。さらに本実施の形態の場合、第９の実施の形態と同様、半導体装置の占有面積を小さくした上でデカップリングコンデンサ２の数を第９の実施の形態のさらに２倍に増やすことができるので、ＬＳＩ１に供給される直流電圧の変動をより小さく抑えることが可能となる。
【００７３】
以上、本発明をその好適な実施例に基づいて説明したが、本発明は上述の実施例に限定されるものではなく、本発明の特許請求の範囲の記載に基づく技術的な範囲内で、種々の修正および変更が可能なことは勿論である。例えば、金属箔リードをＬＳＩの側面側から裏面側まで折り曲げる構成において、場合によってはＬＳＩの側面側にあたる金属箔リード上にはデカップリングコンデンサを実装せず、ＬＳＩの裏面側にあたる金属箔リード上にデカップリングコンデンサを実装するなどしてもよい。ただしその場合、上述したように、ＬＳＩの電極パッドからデカップリングコンデンサまでの距離が遠くなると、配線のインダクタンスが大きくなるので、配線長がそれ程長くならないように配慮する必要がある。
【００７４】
また、ＬＳＩの電源ライン接続用パッド、グランドライン接続用パッドのそれぞれに接続する導体の形態として、フレキシブル基板の金属箔リードとリードフレームの金属箔リードを使用した例を示したが、導体の具体的な構成はこれらに限ることなく、種々のものを用いることができる。さらに、各種構成要素の材料、寸法、形状、電極パッドの配置などの具体的な記載は適宜変更が可能である。
ＬＳＩ自体の形態についても種々のものが適用可能である。
【００７５】
【発明の効果】
本発明の半導体装置によれば、従来のように回路基板上にコンデンサを実装することなく、半導体装置本体とデカップリングコンデンサとの間の配線長が極めて短くなり、配線経路の寄生インダクタンスを充分に低減することができる。その結果、デカップリングコンデンサが充分に機能し、直流電圧の瞬時的な低下を効果的に抑制、補償することができる。さらに、半導体装置の導体上にコンデンサを実装することで省スペース化が図れ、半導体装置を実装する回路基板の小型化を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２】 同、半導体装置の本体となるＬＳＩの回路形成面を示す平面図である。
【図３】 同、半導体装置に用いるフレキシブル基板のＬＳＩとの接続面を示す平面図である。
【図４】 図３のフレキシブル基板上にデカップリングコンデンサを実装した状態を示す平面図である。
【図５】 他の例のＬＳＩの回路形成面を示す平面図である。
【図６】 他の例のフレキシブル基板のＬＳＩとの接続面を示す平面図である。
【図７】 図６のフレキシブル基板上にデカップリングコンデンサを実装した状態を示す平面図である。
【図８】 本発明の第２の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図９】 同、半導体装置に用いるフレキシブル基板のＬＳＩとの接続面を示す平面図である。
【図１０】 他の例のフレキシブル基板のＬＳＩとの接続面を示す平面図である。
【図１１】 本発明の第３の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図１２】 同、半導体装置の側面図である。
【図１３】 本発明の第４の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図１４】 本発明の第５の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図１５】 同、半導体装置に用いるリードフレームのＬＳＩとの接続面を示す平面図である。
【図１６】 他の例のリードフレームのＬＳＩとの接続面を示す平面図である。
【図１７】 図１５のリードフレーム上にデカップリングコンデンサを実装した状態を示す平面図である。
【図１８】 図１６のリードフレーム上にデカップリングコンデンサを実装した状態を示す平面図である。
【図１９】 本発明の第６の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２０】 本発明の第７の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２１】 本発明の第８の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２２】 本発明の第９の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２３】 本発明の第１０の実施形態の半導体装置を回路基板に実装した状態を示す断面図である。
【図２４】 ＬＳＩの回路基板への実装構造の一例を示す断面図である。
【図２５】 図２４の実装構造に対応する等価回路図である。
【図２６】 ＬＳＩおよびデカップリングコンデンサの回路基板への実装構造の一例を示す断面図である。
【図２７】 図２６の実装構造に対応する等価回路図である。
【符号の説明】
１ ＬＳＩ（半導体装置本体）
２ デカップリングコンデンサ
３ 絶縁層
４ バンプ
５ 金属箔リード
６ バンプ
７ 回路基板
８ アンダーフィル樹脂
９ 電極パッド
１０ 電源ライン接続用パッド
１１ グランド（接地）ライン接続用パッド
１２ （バンプ用）孔
１３ フレキシブル基板
１４ リードフレーム
１５ 切り取り線
１６ （内側の）電極パッド

Claims (17)

  1. 回路形成面に複数の電源ライン接続用パッドと複数の接地ライン接続用パッドとが設けられた半導体装置本体と、前記電源ライン接続用パッドおよび前記接地ライン接続用パッドのそれぞれに電気的に接続された導体と、該導体の少なくとも片面に電気的に接続されたコンデンサとを有し、
    前記導体が、前記半導体装置本体の回路形成面側から側面側に折曲し、
    前記導体の前記半導体装置本体の側面側に折曲した部分の少なくとも片面に前記コンデンサが設けられたことを特徴とする半導体装置。
  2. 回路形成面に複数の電源ライン接続用パッドと複数の接地ライン接続用パッドとが設けられた半導体装置本体と、前記電源ライン接続用パッドおよび前記接地ライン接続用パッドのそれぞれに電気的に接続された導体と、該導体の少なくとも片面に電気的に接続されたコンデンサとを有し、
    前記導体をなす金属箔リードと該金属箔リードの少なくとも前記半導体装置本体に対向する面に設けられた絶縁層とを有するフレキシブル基板が、前記半導体装置本体の回路形成面に接合されたことを特徴とする半導体装置。
  3. 前記絶縁層が熱可塑接着性を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記金属箔リードが前記半導体装置本体の回路形成面の周縁部のみに存在するとともに、前記半導体装置本体の回路形成面における前記金属箔リードが存在しない領域の前記絶縁層には前記半導体装置本体の複数のパッドの位置に対応して複数の孔が設けられ、複数のバンプが前記複数の孔の各々を貫通して前記複数のパッドの各々に接合されたことを特徴とする請求項２または３に記載の半導体装置。
  5. 前記コンデンサが、前記半導体装置本体に供給される直流電圧の瞬時的な低下を抑制または補償するためのデカップリングコンデンサとして機能することを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
  6. 前記半導体装置本体の回路形成面の周縁部に、前記電源ライン接続用パッドと前記接地ライン接続用パッドとが縁の延在方向に交互に配置され、前記電源ライン接続用パッドと前記接地ライン接続用パッドにそれぞれ接続された隣接する２つの導体間に前記コンデンサが設けられたことを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
  7. 前記導体が、前記半導体装置本体の側面側からさらに裏面側に折曲し、裏面側に折曲した部分の少なくとも片面に前記コンデンサが設けられたことを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
  8. 前記電源ライン接続用パッドまたは前記接地ライン接続用パッドと前記導体とが、半田または金バンプにより接合されたことを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置。
  9. 回路形成面に複数の電源ライン接続用パッドと複数の接地ライン接続用パッドとが設けられた半導体装置本体と、前記電源ライン接続用パッドおよび前記接地ライン接続用パッドのそれぞれに電気的に接続された導体と、該導体の少なくとも片面に電気的に接続されたコンデンサとを有し、
    少なくとも前記半導体装置本体に対向する面に絶縁層が設けられた前記導体をなす金属箔リードを有するリードフレームが、前記半導体装置本体の回路形成面に接合されたことを特徴とする半導体装置。
  10. 前記絶縁層が熱可塑接着性を有することを特徴とする請求項９に記載の半導体装置。
  11. 前記コンデンサがチップコンデンサであることを特徴とする請求項１ないし１０のいずれか一項に記載の半導体装置。
  12. 請求項４に記載の半導体装置を実装する方法であって、
    回路形成面の周縁部に前記電源ライン接続用パッドと前記接地ライン接続用パッドを縁の延在方向に交互に配置し、回路形成面の周縁部以外の領域にあるパッド上にバンプを形成した半導体装置本体を作製する工程と、隣接する２つの金属箔リード間に前記コンデンサを接合した前記フレキシブル基板を作製する工程と、前記半導体装置本体の回路形成面周縁部の前記電源ライン接続用パッドおよび前記接地ライン接続用パッドと前記フレキシブル基板の金属箔リードとを電気的に接続することにより前記半導体装置を作製する工程と、前記半導体装置を回路基板上に載置して加熱し、前記半導体装置本体のバンプをリフローさせることにより前記半導体装置を前記回路基板上に実装する工程とを有することを特徴とする半導体装置の実装方法。
  13. 前記半導体装置を前記回路基板上に実装した後、前記半導体装置と前記回路基板との間隙に樹脂を注入することを特徴とする請求項１２に記載の半導体装置の実装方法。
  14. 前記半導体装置を前記回路基板上に実装した後、前記フレキシブル基板の不要な部分を切除することを特徴とする請求項１２または１３に記載の半導体装置の実装方法。
  15. 請求項９に記載の半導体装置を実装する方法であって、
    回路形成面の周縁部に前記電源ライン接続用パッドと前記接地ライン接続用パッドを縁の延在方向に交互に配置し、回路形成面の周縁部以外の領域にあるパッド上にバンプを形成した半導体装置本体を作製する工程と、隣接する２つの金属箔リード間に前記コンデンサを接合した前記リードフレームを作製する工程と、前記半導体装置本体の回路形成面周縁部の前記電源ライン接続用パッドおよび前記接地ライン接続用パッドと前記リードフレームの金属箔リードとを電気的に接続することにより前記半導体装置を作製する工程と、前記半導体装置を回路基板上に載置して加熱し、前記半導体装置本体のバンプをリフローさせることにより前記半導体装置を前記回路基板上に実装する工程とを有することを特徴とする半導体装置の実装方法。
  16. 前記半導体装置を前記回路基板上に実装した後、前記半導体装置と前記回路基板との間隙に樹脂を注入することを特徴とする請求項１５に記載の半導体装置の実装方法。
  17. 前記半導体装置を前記回路基板上に実装した後、前記リードフレームの不要な部分を切除することを特徴とする請求項１５または１６に記載の半導体装置の実装方法。
JP2000360853A 2000-11-28 2000-11-28 半導体装置およびその実装方法 Expired - Fee Related JP4613416B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000360853A JP4613416B2 (ja) 2000-11-28 2000-11-28 半導体装置およびその実装方法
US09/996,054 US6703705B2 (en) 2000-11-28 2001-11-28 Semiconductor device and method for packaging same
US10/746,603 US6949815B2 (en) 2000-11-28 2003-12-23 Semiconductor device with decoupling capacitors mounted on conductors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000360853A JP4613416B2 (ja) 2000-11-28 2000-11-28 半導体装置およびその実装方法

Publications (2)

Publication Number Publication Date
JP2002164462A JP2002164462A (ja) 2002-06-07
JP4613416B2 true JP4613416B2 (ja) 2011-01-19

Family

ID=18832379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000360853A Expired - Fee Related JP4613416B2 (ja) 2000-11-28 2000-11-28 半導体装置およびその実装方法

Country Status (2)

Country Link
US (2) US6703705B2 (ja)
JP (1) JP4613416B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US20040099999A1 (en) * 2002-10-11 2004-05-27 Borland William J. Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards
US20040119151A1 (en) * 2002-12-20 2004-06-24 Intel Corporation Pre-applied underfill
DE10315438A1 (de) * 2003-04-03 2004-10-14 Conti Temic Microelectronic Gmbh Anordnung von elektrischen und/oder mechanischen Komponenten auf einer großen, flexiblen Folienleiterfläche
US6995465B2 (en) * 2003-06-04 2006-02-07 Intel Corporation Silicon building block architecture with flex tape
EP1673807B1 (en) * 2003-10-10 2019-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Electronic Device
US20050133901A1 (en) * 2003-12-17 2005-06-23 Texas Instruments Incorporated System and method for delivering power to a semiconductor device
US7688569B2 (en) * 2004-03-16 2010-03-30 E. I. Du Pont De Nemours And Company Thick-film dielectric and conductive compositions
US7391110B2 (en) * 2004-06-17 2008-06-24 Apple Inc. Apparatus for providing capacitive decoupling between on-die power and ground conductors
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US20060284301A1 (en) * 2005-06-17 2006-12-21 Corisis David J CSP semiconductor chip and BGA assembly with enhanced physical protection, protective members and assemblies used with same, and methods of enhancing physical protection of chips and assemblies
US7687925B2 (en) 2005-09-07 2010-03-30 Infineon Technologies Ag Alignment marks for polarized light lithography and method for use thereof
KR100850286B1 (ko) * 2006-01-18 2008-08-04 삼성전자주식회사 전자소자가 장착된 반도체 칩 패키지 및 이를 구비하는집적회로 모듈
US7514780B2 (en) * 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US7818704B1 (en) * 2007-05-16 2010-10-19 Altera Corporation Capacitive decoupling method and module
JP5353153B2 (ja) * 2007-11-09 2013-11-27 パナソニック株式会社 実装構造体
KR101396124B1 (ko) * 2007-12-21 2014-05-19 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
US8304854B2 (en) * 2008-11-13 2012-11-06 Samsung Electro-Mechanics Co., Ltd. Semiconductor integrated circuit chip, multilayer chip capacitor and semiconductor integrated circuit chip package
KR101046394B1 (ko) * 2010-02-03 2011-07-05 주식회사 하이닉스반도체 스택 패키지
US20120025930A1 (en) * 2010-07-30 2012-02-02 International Business Machines Corporation Programmable antifuse matrix for module decoupling
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US10373884B2 (en) 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
US11837527B2 (en) 2020-07-23 2023-12-05 Advanced Micro Devices, Inc. Semiconductor chip stack with locking through vias
WO2023243418A1 (ja) * 2022-06-15 2023-12-21 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144207A (ja) * 1999-11-12 2001-05-25 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5099306A (en) * 1988-11-21 1992-03-24 Honeywell Inc. Stacked tab leadframe assembly
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
JPH04277665A (ja) * 1991-03-06 1992-10-02 Nec Corp 半導体集積回路装置のソケット
JPH04354318A (ja) * 1991-05-31 1992-12-08 Showa Denko Kk チップ状固体電解コンデンサの製造方法
JP2770636B2 (ja) * 1992-03-03 1998-07-02 日本電気株式会社 チップ型固体電解コンデンサ
JP2524482B2 (ja) 1994-06-29 1996-08-14 九州日本電気株式会社 Ｑｆｐ構造半導体装置
US5950292A (en) * 1997-03-04 1999-09-14 Sandia Corporation Methods of fabricating applique circuits
US5933712A (en) * 1997-03-19 1999-08-03 The Regents Of The University Of California Attachment method for stacked integrated circuit (IC) chips
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
US6384468B1 (en) * 2000-02-07 2002-05-07 International Business Machines Corporation Capacitor and method for forming same
JP4233233B2 (ja) * 2001-03-15 2009-03-04 三洋電機株式会社 チップ型固体電解コンデンサー

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144207A (ja) * 1999-11-12 2001-05-25 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置

Also Published As

Publication number Publication date
US20040135264A1 (en) 2004-07-15
US20020074643A1 (en) 2002-06-20
JP2002164462A (ja) 2002-06-07
US6703705B2 (en) 2004-03-09
US6949815B2 (en) 2005-09-27

Similar Documents

Publication Publication Date Title
JP4613416B2 (ja) 半導体装置およびその実装方法
JP4734282B2 (ja) 半導体チップおよび半導体装置
US6191479B1 (en) Decoupling capacitor configuration for integrated circuit chip
US7095112B2 (en) Semiconductor device, semiconductor package member, and semiconductor device manufacturing method
US6222246B1 (en) Flip-chip having an on-chip decoupling capacitor
US8941015B2 (en) Embedded capacitor substrate module
US7046501B2 (en) Capacitor-embedded substrate
US7005747B2 (en) Semiconductor device having additional functional element and method of manufacturing thereof
US9653421B2 (en) Semiconductor device
JPH04211191A (ja) 実装構造体
US6040621A (en) Semiconductor device and wiring body
JP6669513B2 (ja) 回路基板および回路基板の製造方法
US6683781B2 (en) Packaging structure with low switching noises
JP2000124352A (ja) 半導体集積回路装置およびその製造方法
JP2904123B2 (ja) 多層フィルムキャリアの製造方法
JP4280179B2 (ja) 積層型半導体装置
JP2001148457A (ja) 高周波用半導体装置
JP3205305B2 (ja) 半導体装置
JP5459335B2 (ja) パッケージ基板及び半導体パッケージ
JP5109414B2 (ja) ヒートシンク及び電子回路装置
WO2024114183A1 (zh) 异构封装基板和模组
JP2002151616A (ja) ハイブリッド半導体装置
JPS634662A (ja) 電子回路装置
JPH10326850A (ja) 半導体装置及び配線体
JP2002246552A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080208

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080508

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080508

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100921

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101004

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131029

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees