JP4688443B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に係り、特に半導体素子と絶縁基板とを固定するために接着剤を用いる半導体装置及びその製造方法に関する。
近年、電子情報機器の小型化及び高性能化に伴い、電子情報機器に搭載する半導体装置をより小型化、薄型化するための技術開発が要求されている。この要求に対処すべく、半導体装置のパッケージ構造の小型化、薄型化に向け急速に複雑化する一方で、その信頼性を維持していくことが重要になっている。
樹脂封止型の半導体装置は、通常、半導体素子と絶縁基板とを固定するために接着剤を用いている。樹脂封止型半導体装置は、簡易な構造で小型化／軽量化を比較的容易に実現でき、組立コストも安いことから多くの半導体パッケージに採用されている。例えば、特許文献１に、樹脂封止型の半導体装置の一例が示されている。
特許文献１が示す樹脂封止型半導体装置では、半導体素子周囲に所定の角度傾斜した端面を形成することにより半導体素子端面のフィレットを最小限にすることで、より一層の小型化を可能にし、設計時の制約を少なくすることが提案されている。
特開２００３−１６３３１３号公報
従来の樹脂封止型半導体装置の半導体素子と絶縁基板とを固定するために用いられる接着剤は、通常液状であり、半導体素子が押し当てられることによって絶縁基板上に濡れ広がる。このため、半導体素子周囲に濡れ広がった接着剤を制御することは困難であり、濡れ広がった領域には半導体素子の電極パッドとの接続端子を形成することができなくなる。また、半導体素子を薄型化すると、素子の周端面から回路形成面にも這い上がりが発生し、場合によっては絶縁基板の端子との接続のための電極パッドに影響を及ぼし、小型化、薄型化を阻害する可能性がある。
逆に、接着剤の濡れが十分でなく内部に気泡などが残った場合には、耐熱性を低下させる原因になる。
また、接着剤は半導体素子の外周端面にも濡れ広がり、フィレットと呼ばれる樹脂溜まりを形成する。このフィレットは半導体素子と絶縁基板の密着性を向上させるために有効な構造であるが、十分なはみ出しが無い場合には、半導体素子と絶縁基板間の毛細管現象によって引けが生じてしまい、耐熱性を低下させる原因になる。
従って、従来の樹脂封止型の半導体装置の課題として、接着剤によって半導体素子を絶縁基板に固定する際に、接着剤の濡れ性が良好となるように制御する必要がある。
上記の問題を解決する方法としてフィルム状の接着剤も開発されているが、半導体素子と絶縁基板間の密着性を重視する場合、流動性を上げる必要が生じ、液状接着剤と同じ問題が生じる。逆に、濡れ広がりを抑制した場合、流動性を下げる必要が生じ、半導体素子と絶縁基板間の十分な密着性を確保することが困難になる。また、半導体素子の外周端面への濡れ性も期待できないことから、耐熱性を低下させる原因になってしまう。
特許文献１の半導体装置の場合には、半導体素子の外周端面に特殊な加工を行う必要があるため、ヒビなどのチッピングが発生する可能性が高くなる。半導体素子が異型になるため取り扱いが困難であり、半導体装置の薄型化への対応が困難である。
本発明は、上記の点に鑑みてなされたものであり、半導体素子と絶縁基板とを接着剤を用いて固定する半導体装置において、接着剤の濡れ広がりを制御して、半導体素子と絶縁基板との密着性を向上させることを目的とする。
上記の課題を解決するために、本発明の半導体装置の製造方法は、半導体素子の外周端面全周に半硬化状態の接着剤を配設する工程と、熱硬化性接着剤を絶縁基板に塗布する工程と、前記半導体素子を前記熱硬化性接着剤を介して前記絶縁基板に押圧する工程と、前記熱硬化性接着剤を加熱して硬化させることにより前記半導体素子を前記絶縁基板に固定する工程と、前記半硬化状態の接着剤を熱硬化し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を前記熱硬化性接着剤と共に封止する工程とを含むことを特徴とする。
上記の課題を解決するために、本発明の半導体装置の製造方法は、半導体素子の外周端面全周に半硬化状態の接着剤を配設する工程と、熱硬化性接着剤を絶縁基板に塗布する工程と、前記半導体素子の外部電極形成面を前記絶縁基板に対向させて、前記半導体素子を前記熱硬化性接着剤を介して前記絶縁基板に押圧する工程と、前記熱硬化性接着剤を加熱して硬化させると共に、前記外部電極を前記絶縁基板上の電極に接合して、前記半導体素子を前記絶縁基板に固定する工程と、前記半硬化状態の接着剤を熱硬化し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を前記熱硬化性接着剤と共に封止する工程とを含むことを特徴とする。
上記の課題を解決するために、本発明の半導体装置の製造方法は、半導体素子の外周端面全周に第１の半硬化接着剤を配設する工程と、前記半導体素子の回路形成面と反対側の裏面に第２の半硬化接着剤を配設する工程と、前記半導体素子を前記第２の半硬化接着剤を介して絶縁基板に押圧する工程と、前記第１の半硬化接着剤と前記第２の半硬化接着剤を同時に加熱して硬化させることにより前記半導体素子を前記絶縁基板に固定し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を封止する工程とを含むことを特徴とする。
上述のごとく本発明によれば、半導体素子の外周端面に予め接着剤を半硬化状態で形成しておくことによって、絶縁基板上における接着剤の濡れ広がりを抑えるとともに、半導体素子の外周端面の半硬化接着剤が熱によって流動性を取り戻すことによって、絶縁基板と半導体素子の隙間に空間のない、半導体素子表面にも這い上がらない良好なフィレットを形成することができる。したがって、本発明の半導体装置によれば、半導体素子と絶縁基板との密着性を向上できる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１は、本発明の第１の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。図２は、本発明の第１の実施形態に係る半導体装置の製造工程を説明するための図である。図３は、本発明の第１の実施形態に係る半導体装置の側断面図である。
図１の（ａ）は本発明の第１の実施形態の半導体装置における半導体素子１１の上面図であり、図１の（ｂ）は半導体素子１１の側断面図である。
図１に示すように、半導体素子１１は回路形成面１１ａの周縁部に複数の電極パッド１２が配設されている。電極パッド１２は半導体素子１１内の回路を外部端子と接続するために設けられ、半導体素子１１と外部の回路との間で電気的な信号のやりとりが電極パッド１２を介して行われる。
半導体素子１１の外周端面全周に半硬化接着剤１４が予め形成される。半導体素子１１の裏面１１ｂには接着剤等を形成しない。本実施形態の半硬化接着剤１４の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。
この半硬化接着剤１４は、所謂Ｂ−状態（Ｂ−ステージ）と呼ばれる半硬化状態の接着剤を用いる。一般に熱硬化性接着剤として用いられる熱硬化性樹脂の加工硬化過程において、初期縮合物・初期反応物であって低分子量の可溶可融状のプレポリマーの段階（Ａ−状態）の樹脂をある程度加熱し反応を進めて、分子量・溶融粘度を上昇させた段階がＢ−状態、即ち半硬化状態である。半硬化状態の樹脂をさらに加熱し反応を進めることにより、最終的に硬化させた段階をＣ−状態（Ｃ−ステージ）という。
図３を用いて、本発明の第１の実施形態に係る半導体装置１０の構成について説明する。
図３に示すように、半導体装置１０は、半導体素子１１と、熱硬化性接着剤１６を用いて半導体素子１１が固定される絶縁基板１８と、半導体素子１１の回路形成面１１ａに配設した複数の電極パッド１２と、電極パッド１２と絶縁基板１８上の外部電極パッド１７とを電気的に接続するワイヤ１３と、絶縁基板１８上に固定された半導体素子１１及びワイヤ１３を封止する封止樹脂１５と、絶縁基板１８の裏面に配設された複数の半田ボール１９とから構成される。半導体素子１１の外周端面全周に設けた半硬化状態の接着剤１４が熱硬化性接着剤１６とともに加熱により硬化され、絶縁基板１８上に固定された半導体素子１１の外周において熱硬化性接着剤１６と一体的に形成される。
本実施形態の封止樹脂１５及び熱硬化性接着剤１６の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。
参照符号１４ａは半硬化接着剤１４の熱硬化後の状態を示し、参照符号１６ａは熱硬化性接着剤１６の、半導体素子１１を絶縁基板１８上に搭載した後の状態を示す。
図２を用いて、本発明の第１の実施形態に係る半導体装置１０の製造工程について説明する。
図２（ａ）に示すように、半導体素子１１には、回路形成面１１ａにＬＳＩ等の内部回路（図示なし）が形成され、回路形成面１１ａの周縁部に複数の電極パッド１２（図１）が予め配設されている。また、半導体素子１１の外周端面全周には半硬化状態の接着剤１４が予め形成されている。まず、絶縁基板１８に熱硬化性接着剤１６を塗布する。そして、回路形成面１１ａを上向き、裏面１１ｂを下向き（絶縁基板１８に対向する向き）にした状態で半導体素子１１を、絶縁基板１８の上方に配置する。
図２（ａ）の工程において、熱硬化性接着剤１６の塗布量は、絶縁基板１８上に半導体素子１１を搭載した後の熱硬化性接着剤１６の濡れ広がりが半導体素子１１の裏面１１ｂからはみ出ない程度に調製される。また、半硬化状態の接着剤１４は、熱硬化後の接着剤１４ａの濡れ広がりが良好となるように、所定の幅で半導体素子１１の外周端面全周に形成される。
次に、図２（ｂ）に示すように、半導体素子１１が絶縁基板１８に押圧される圧力により、熱硬化性接着剤１６は濡れ広がる。このとき、熱硬化性接着剤１６ａは半導体素子１１の領域よりも狭い領域で濡れ広がる。そして、この状態の熱硬化性接着剤１６ａを硬化させるために加熱する。熱硬化性接着剤１６ａの硬化により、半導体素子１１が絶縁基板１８に固定される。
図２（ｃ）に示すように、半導体素子１１の外周端面全周に形成した半硬化状態の接着剤１４が熱硬化性接着剤１６ａと共に熱硬化されて接着剤１４ａとなり、絶縁基板１８上に固定された半導体素子１１の外周において熱硬化性接着剤１６ａと一体的に形成される。半硬化状態の接着剤１４は加熱により流動性を取り戻して半導体素子１１裏面と熱硬化性接着剤１６ａの隙間を埋めている。
さらに、図３に示すように、ワイヤボンディング工程を行うことにより、電極パッド１２と絶縁基板１８上の外部電極パッド１７をワイヤ１３により電気的に接続する。次に、所定の樹脂封止工程を行うことにより、封止樹脂１５にて、絶縁基板１８に固定した半導体素子１１及びワイヤ１３を封止する。さらに、他の配線基板（マザーボード等）への接続のため、絶縁基板１８の底面に複数の半田ボール１９を配置することによって半導体装置１０が完成される。
図３の半導体装置１０によれば、半導体素子１１の外周端面に予め接着剤を半硬化状態で形成しておくことによって、絶縁基板上における接着剤の濡れ広がりを抑えるとともに、半導体素子１１の外周端面の接着剤が熱によって流動性を取り戻すことによって、絶縁基板と半導体素子の隙間に空間のない、半導体素子表面に這い上がらない良好なフィレットを形成することができる。
また、半硬化状態の接着剤１４の幅を調整することによって、フィレットの濡れ広がりを制御することができるので、半導体装置１０の小型化を実現できる。半硬化状態の接着剤１４は、半硬化時は比較的高い硬度を持たせることによって、半導体素子１１のキャリアとして使用され、チップクラックなどを防止することができ、半導体装置の薄型化を実現できる。
図３の半導体装置１０では、一個の半導体素子１１のみを絶縁基板１８上に搭載している例を説明したが、本発明はこの実施態様に限定されるものではなく、配線基板上に複数個の半導体素子を搭載してもよい。その場合、複数個の半導体素子と配線基板との接続は、フリップチップボンディング、ＴＡＢ（tape automated bonding）テープ、ワイヤボンディング等により行う。また、その場合、全ての半導体素子の外周端面に半硬化状態の接着剤を形成する必要はなく、小型化、薄型化を実現したい半導体素子のみに形成すればよい。
次に、図４は、本発明の第２の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。図５は、本発明の第２の実施形態に係る半導体装置の製造工程を説明するための図である。図６は、本発明の第２の実施形態に係る半導体装置の側断面図である。
図４の（ａ）は本発明の第２の実施形態の半導体装置における半導体素子２１の上面図であり、図４の（ｂ）は半導体素子２１の側断面図である。
図４に示すように、半導体素子２１は回路形成面２１ａの周縁部に複数の電極パッド２２が配設されている。電極パッド２２は半導体素子２１内の回路を外部端子と接続するために設けられ、半導体素子２１と外部の回路との間で電気的な信号のやりとりが電極パッド２２を介して行われる。さらに、図４の（ｂ）に示すように、半導体素子２１には、回路形成面２１ａの複数の電極パッド２２上にそれぞれ複数のバンプ２３が予め形成されている。
このバンプ２３は、図３の半導体装置１０においてワイヤ１３の形成に用いられるワイヤボンディングと同様の工程を行うことにより、電極パッド２２上に形成することができる。後述するように、半導体素子２１は回路形成面２１ａを絶縁基板に対向させた状態で熱硬化性接着剤により絶縁基板に固定され、バンプ２３により電極パッド２２が絶縁基板上の外部端子と電気的に接続される。
図４に示すように、半導体素子２１の外周端面全周に半硬化接着剤２４が予め形成される。半導体素子２１の裏面２１ｂには接着剤等を形成しない。本実施形態の半硬化接着剤２４の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。この半硬化接着剤２４は、図１を用いて説明した半硬化接着剤１４と同様の接着剤を用いることができる。
図６を用いて、本発明の第２の実施形態に係る半導体装置２０の構成について説明する。
図６に示すように、半導体装置２０は、半導体素子２１と、熱硬化性接着剤２６を用いて半導体素子２１が固定される絶縁基板２８と、半導体素子２１の回路形成面２１ａに配設した複数の電極パッド２２と、電極パッド２２と絶縁基板２８上の外部電極パッド２７とを電気的に接続するバンプ２３と、絶縁基板１８上に固定された半導体素子２１を封止する封止樹脂２５と、絶縁基板２８の裏面に配設された複数の半田ボール２９とから構成される。半導体素子２１の外周端面全周に設けた半硬化状態の接着剤２４が熱硬化性接着剤２６と共に加熱により硬化され、絶縁基板２８上に固定された半導体素子２１の外周において熱硬化性接着剤２６と一体的に形成される。
本実施形態の封止樹脂２５及び熱硬化性接着剤２６の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。
図６において、参照符号２３ａはバンプ２３の、フリップチップボンディングにより電極パッド２２と外部電極パッド２７とを電気的に接続した後の状態を示し、参照符号２４ａは接着剤２４の熱硬化後の状態を示し、参照符号２６ａは熱硬化性接着剤２６の、半導体素子２１を絶縁基板２８上に搭載した後の状態を示す。
図５を用いて、本発明の第２の実施形態に係る半導体装置２０の製造工程について説明する。
図５（ａ）に示すように、半導体素子２１には、回路形成面２１ａにＬＳＩ等の内部回路（図示なし）が形成され、回路形成面２１ａの周縁部に電極パッド２２（図４）が配設され、さらに、電極パッド２２上にバンプ２３が予め形成されている。また、半導体素子２１の外周端面全周に半硬化状態の接着剤２４が予め形成されている。まず、絶縁基板２８に熱硬化性接着剤２６を塗布する。そして、回路形成面２１ａを絶縁基板２８に対向する向きにした状態で半導体素子２１を、絶縁基板２８の上方に配置する。
図５（ａ）の工程において、熱硬化性接着剤２６の塗布量は、絶縁基板２８上に半導体素子２１を搭載した後の熱硬化性接着剤２６の濡れ広がりが半導体素子２１の回路形成面２１ａからはみ出ない程度に調製される。また、半硬化状態の接着剤２４は、熱硬化後の接着剤２４ａの濡れ広がりが良好となるように、所定の幅で半導体素子２１の外周端面全周に形成される。
次に、図５（ｂ）に示すように、回路形成面２１ａを絶縁基板２８に対向させた状態で半導体素子２１が絶縁基板２８に押圧される圧力により、熱硬化性接着剤２６は濡れ広がる。このとき、熱硬化性接着剤２６ａは半導体素子２１の領域よりも狭い領域で濡れ広がっている。そして、この状態の熱硬化性接着剤２６ａを硬化させるために加熱する。熱硬化性接着剤２６ａの硬化により、半導体素子２１が絶縁基板２８に固定される。
さらに、図５（ｂ）の工程では、フリップチップボンディングにより、電極パッド２２と絶縁基板２８上の外部電極パッド２７とがバンプ２３ａにより電気的に接続される。
図５（ｃ）に示すように、半導体素子２１の外周端面全周に形成した半硬化状態の接着剤２４が熱硬化性接着剤２６ａと共に熱硬化されて接着剤２４ａとなり、絶縁基板２８上に固定された半導体素子２１の外周において熱硬化性接着剤２６ａと一体的に形成される。半硬化状態の接着剤２４は加熱により流動性を取り戻して半導体素子２１裏面と熱硬化性接着剤２６ａの隙間を埋めている。
さらに、図６に示すように、所定の樹脂封止工程を行うことにより、封止樹脂２５にて、絶縁基板２８に固定した半導体素子２１を封止する。さらに、他の配線基板（マザーボード等）への接続のため、絶縁基板２８の底面に複数の半田ボール２９を配置することによって半導体装置２０が完成される。
図６の半導体装置２０によれば、半導体素子２１の外周端面に予め接着剤を半硬化状態で形成しておくことによって、絶縁基板上における接着剤の濡れ広がりを抑えるとともに、半導体素子２１の外周端面の接着剤が熱によって流動性を取り戻すことによって、絶縁基板と半導体素子の隙間に空間のない、半導体素子表面に這い上がらない良好なフィレットを形成することができる。
また、半硬化状態の接着剤２４の幅を調整することによって、フィレットの濡れ広がりを制御することができるので、半導体装置２０の小型化を実現できる。半硬化状態の接着剤２４は、半硬化時は比較的高い硬度を持たせることによって、半導体素子２１のキャリアとして使用され、チップクラックなどを防止することができ、半導体装置２０の薄型化を実現できる。
図６の半導体装置２０では、一個の半導体素子２１のみを絶縁基板２８上に搭載している例を説明したが、本発明はこの実施態様に限定されるものではなく、配線基板上に複数個の半導体素子を搭載してもよい。その場合、複数個の半導体素子と配線基板との接続は、フリップチップボンディング、ＴＡＢ（tape automated bonding）テープ、ワイヤボンディング等により行う。また、その場合、全ての半導体素子の外周端面に半硬化状態の接着剤を形成する必要はなく、小型化、薄型化を実現したい半導体素子のみに形成すればよい。
次に、図７は、本発明の第３の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。図８は、本発明の第３の実施形態に係る半導体装置の製造工程を説明するための図である。
図７の（ａ）は本発明の第３の実施形態の半導体装置における半導体素子３１の上面図であり、図７の（ｂ）は半導体素子３１の側断面図である。
図７に示すように、半導体素子３１は回路形成面３１ａの周縁部に複数の電極パッド３２が配設されている。電極パッド３２は半導体素子３１内の回路を外部端子と接続するために設けられ、半導体素子３１と外部の回路との間で電気的な信号のやりとりが電極パッド３２を介して行われる。
半導体素子３１の外周端面全周に半硬化接着剤３４が予め形成される。さらに、半導体素子３１の裏面３１ｂに半硬化接着剤３６が予め形成される。本実施形態の半硬化接着剤３４及び３６の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。これらの半硬化接着剤３４及び３６は、図１を用いて説明した半硬化接着剤１４と同様の接着剤を用いることができる。
本実施形態の半導体装置３０の構成は、図３を用いて説明した半導体装置１０の構成と基本的に同一であるので図示を省略する。但し、熱硬化性接着剤１６を絶縁基板１８に塗布する代りに、半硬化接着剤３６を半導体素子３１の裏面に予め形成しておく。
半導体装置３０は、回路形成面３１ａに複数の電極パッド３２を配設した半導体素子３１と、半導体素子３１の外周端面全周に設けた半硬化接着剤３４と、半導体素子３１の裏面３１ｂに設けた半硬化接着剤３６と、半硬化接着剤３６を用いて半導体素子３１が固定される絶縁基板３８と、電極パッド３２と絶縁基板３８上の外部電極パッドとを電気的に接続するワイヤと、絶縁基板３８上に固定された半導体素子３１を封止する封止樹脂と、絶縁基板３８の裏面に配設された複数の半田ボールとから構成される。半硬化接着剤３４が半硬化接着剤３６とともに加熱により硬化され、絶縁基板３８上に固定された半導体素子３１の外周において半硬化接着剤３６と一体的に形成される。
本実施形態の封止樹脂の好適な材料として、熱硬化性エポキシ樹脂等を用いることができる。
図８を用いて、本発明の第３の実施形態に係る半導体装置３０の製造工程について説明する。
図８（ａ）に示すように、半導体素子３１には、回路形成面３１ａにＬＳＩ等の内部回路（図示なし）が形成され、回路形成面３１ａの周縁部に複数の電極パッド３２（図７）が予め配設されている。また、半導体素子３１の外周端面全周には半硬化接着剤３４が、裏面３１ｂには半硬化接着剤３６が予め形成されている。まず、回路形成面３１ａを上向き、裏面３１ｂを下向き（絶縁基板３８に対向する向き）にした状態で半導体素子３１を、絶縁基板３８の上方に配置する。
図８（ａ）の工程において、半硬化接着剤３６の塗布量は、絶縁基板３８上に半導体素子３１を搭載した後の半硬化接着剤３６の濡れ広がりが半導体素子３１の裏面３１ｂからはみ出ない程度に調製される。また、半硬化接着剤３４は、熱硬化後の接着剤３４ａの濡れ広がりが良好となるように、所定の幅で半導体素子３１の外周端面全周に形成される。
次に、図８（ｂ）に示すように、半導体素子３１が絶縁基板３８に押圧され、半硬化接着剤３６は僅かに濡れ広がる。そして、この状態の半硬化接着剤３６ａと半硬化接着剤３４を硬化させるために加熱する。半硬化接着剤３６ａの硬化により、半導体素子３１が絶縁基板３８に固定される。
図８（ｃ）に示すように、半導体素子３１の外周端面全周に形成した半硬化接着剤３４が半硬化接着剤３６ａと共に熱硬化されて接着剤３４ａとなり、絶縁基板３８上に固定された半導体素子３１の外周において接着剤３６ａと一体的に形成される。半硬化接着剤３４は加熱により流動性を取り戻して半導体素子３１裏面と半硬化接着剤３６ａの隙間を埋めている。
さらに、図３の実施形態と同様に、ワイヤボンディング工程を行うことにより、電極パッド３２と絶縁基板３８上の外部電極パッドをワイヤにより電気的に接続する。次に、所定の樹脂封止工程を行うことにより、封止樹脂にて、絶縁基板３８に固定した半導体素子３１及びワイヤを封止する。さらに、他の配線基板（マザーボード等）への接続のため、絶縁基板３８の底面に複数の半田ボールを配置することによって半導体装置３０が完成される。
この半導体装置３０によれば、半導体素子３１の外周端面に予め接着剤を半硬化状態で形成しておくことによって、絶縁基板上における接着剤の濡れ広がりを抑えるとともに、半導体素子３１の外周端面の接着剤が熱によって流動性を取り戻すことによって、絶縁基板と半導体素子の隙間に空間のない、半導体素子表面に這い上がらない良好なフィレットを形成することができる。
また、半硬化状態の接着剤３４の幅を調整することによって、フィレットの濡れ広がりを制御することができるので、半導体装置３０の小型化を実現できる。半硬化状態の接着剤３４は、半硬化時は比較的高い硬度を持たせることによって、半導体素子３１のキャリアとして使用され、チップクラックなどを防止することができ、半導体装置の薄型化を実現できる。
この半導体装置３０では、一個の半導体素子３１のみを絶縁基板３８上に搭載している例を説明したが、本発明はこの実施態様に限定されるものではなく、配線基板上に複数個の半導体素子を搭載してもよい。その場合、複数個の半導体素子と配線基板との接続は、フリップチップボンディング、ＴＡＢ（tape automated bonding）テープ、ワイヤボンディング等により行う。また、その場合、全ての半導体素子の外周端面に半硬化状態の接着剤を形成する必要はなく、小型化、薄型化を実現したい半導体素子のみに形成すればよい。
本発明の第１の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。 本発明の第１の実施形態に係る半導体装置の製造工程を説明するための図である。 本発明の第１の実施形態に係る半導体装置の側断面図である。 本発明の第２の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。 本発明の第２の実施形態に係る半導体装置の製造工程を説明するための図である。 本発明の第２の実施形態に係る半導体装置の側断面図である。 本発明の第３の実施形態に係る半導体装置に用いられる半硬化接着剤を示す図である。 本発明の第３の実施形態に係る半導体装置の製造工程を説明するための図である。
符号の説明
１０、２０、３０ 半導体装置
１１、２１、３１ 半導体素子
１２、２２、３２ 電極パッド
１３ ワイヤ
１４、２４、３４、３６ 半硬化接着剤
１５、２５ 封止樹脂
１６、２６ 熱硬化性接着剤
１７、２７ 外部電極パッド
１８、２８、３８ 絶縁基板
１９、２９ 半田ボール
２３ バンプ

Claims (3)

  1. 半導体素子の外周端面全周に半硬化状態の接着剤を配設する工程と、
    熱硬化性接着剤を絶縁基板に塗布する工程と、
    前記半導体素子を前記熱硬化性接着剤を介して前記絶縁基板に押圧する工程と、
    前記熱硬化性接着剤を加熱して硬化させることにより前記半導体素子を前記絶縁基板に固定する工程と、
    前記半硬化状態の接着剤を熱硬化し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を前記熱硬化性接着剤と共に封止する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体素子の外周端面全周に半硬化状態の接着剤を配設する工程と、
    熱硬化性接着剤を絶縁基板に塗布する工程と、
    前記半導体素子の外部電極形成面を前記絶縁基板に対向させて、前記半導体素子を前記熱硬化性接着剤を介して前記絶縁基板に押圧する工程と、
    前記熱硬化性接着剤を加熱して硬化させると共に、前記外部電極を前記絶縁基板上の電極に接合して、前記半導体素子を前記絶縁基板に固定する工程と、
    前記半硬化状態の接着剤を熱硬化し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を前記熱硬化性接着剤と共に封止する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 半導体素子の外周端面全周に第１の半硬化接着剤を配設する工程と、
    前記半導体素子の回路形成面と反対側の裏面に第２の半硬化接着剤を配設する工程と、
    前記半導体素子を前記第２の半硬化接着剤を介して絶縁基板に押圧する工程と、
    前記第１の半硬化接着剤と前記第２の半硬化接着剤を同時に加熱して硬化させることにより前記半導体素子を前記絶縁基板に固定し、前記半導体素子の外周及び前記半導体素子と前記絶縁基板との接合部を封止する工程と
    を含むことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153426A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体チップのボンディング方法
US8563362B2 (en) 2009-03-10 2013-10-22 Sekisui Chemical Co., Ltd. Method of producing semiconductor chip laminate comprising an adhesive that comprises a curing compound, curing agent and spacer particles
JP2012060020A (ja) * 2010-09-10 2012-03-22 Sekisui Chem Co Ltd 半導体チップ実装体の製造方法及び半導体装置
JP2012174927A (ja) * 2011-02-22 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2013048171A (ja) * 2011-08-29 2013-03-07 Fujitsu Semiconductor Ltd 半導体装置の製造方法および半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204263A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体素子の組立方法
JPH0766326A (ja) * 1993-08-30 1995-03-10 Nippondenso Co Ltd 半導体装置
JPH1058873A (ja) * 1996-08-26 1998-03-03 Hitachi Maxell Ltd Ｉｃモジュール
JPH11330162A (ja) * 1998-05-19 1999-11-30 Sony Corp 半導体チップの実装方法
JP2001007488A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp 半導体装置の実装構造及びその実装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204263A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体素子の組立方法
JPH0766326A (ja) * 1993-08-30 1995-03-10 Nippondenso Co Ltd 半導体装置
JPH1058873A (ja) * 1996-08-26 1998-03-03 Hitachi Maxell Ltd Ｉｃモジュール
JPH11330162A (ja) * 1998-05-19 1999-11-30 Sony Corp 半導体チップの実装方法
JP2001007488A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp 半導体装置の実装構造及びその実装方法

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