KR100823177B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR100823177B1
KR100823177B1 KR1020070046065A KR20070046065A KR100823177B1 KR 100823177 B1 KR100823177 B1 KR 100823177B1 KR 1020070046065 A KR1020070046065 A KR 1020070046065A KR 20070046065 A KR20070046065 A KR 20070046065A KR 100823177 B1 KR100823177 B1 KR 100823177B1
Authority
KR
South Korea
Prior art keywords
region
layer
spacer
gate
forming
Prior art date
Application number
KR1020070046065A
Other languages
English (en)
Inventor
문철연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070046065A priority Critical patent/KR100823177B1/ko
Application granted granted Critical
Publication of KR100823177B1 publication Critical patent/KR100823177B1/ko
Priority to US12/117,627 priority patent/US20080277708A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 반도체 소자의 형성 방법에 따르면, 제1 영역내 제1 활성영역 상에 제1 게이트 패턴을 형성하고, 제2 영역내 제2 활성영역 상에 제2 게이트 패턴을 형성한다. 기판 전면 상에 제1 및 제2 스페이서막들을 차례로 형성하고, 제1 영역내 제2 및 제1 스페이서막들을 이방성 식각하여 제1 게이트 패턴 양측벽에 차례로 적층된 하부 및 상부 스페이서들을 포함하는 게이트 스페이서를 형성한다. 이때, 제2 영역의 제2 및 제1 스페이서막들은 잔존한다. 제1 영역의 상부 스페이서 및 제2 영역의 제2 스페이서막을 제거하고, 선택적 성장 공정으로 하부 스페이서 옆의 제1 활성영역 상에 버퍼 절연막을 형성한다. 기판 전면 상에 식각 저지막 및 층간 절연막을 차례로 형성한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
도 1a 내지 도 8a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 평면도들.
도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 9a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서, 제1 소오스/드레인 영역과 접속하는 도전체의 다른 형성 방법을 설명하기 위한 평면도.
도 9b는 도 9a의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 10a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도.
도 10b는 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 집적도가 고도화되고 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자들은 반도체 기판에 많은 반도체 공정들을 수행하여 형성된다. 반도체 공정들은 반도체 기판 상에 다양한 종류의 물질막을 형성하는 공정, 반도체 패턴을 정의하는 노광 공정, 물질막 및/또는 반도체 기판을 식각하는 공정, 도펀트들을 주입하는 공정, 및/또는 세정 공정등을 포함할 수 있다. 이러한 다양한 종류의 반도체 공정들은 서로 유기적 관계를 유지한 채로 반도체 기판에 수행됨으로써, 다양한 종류의 반도체 소자들이 제조될 수 있다.
현재, 반도체 소자들은 점점 고집적화되고 있으며, 또한, 반도체 소자의 기능이 점점 다양해지고 있다. 이로써, 여러 문제점들이 발생되고 있다. 예컨대, 반도체 공정들이 더욱 다양해지고 복잡해져, 반도체 소자의 생산성이 저하될 수 있다. 또한, 패턴들의 선폭 및/또는 패턴들간의 간격이 점점 감소되고 있기 때문에, 반도체 공정들의 공정 마진(process margin)이 점점 감소되고 있다. 이에 더하여, 우수한 특성을 갖는 반도체 소자에 대한 요구가 증가되고 있다. 예컨대, 반도체 소자는 낮은 발열, 열악한 환경에 대한 내성 및/또는 고속동작등에 대한 요구가 증가되고 있다. 반도체 산업이 눈부시게 발전하고 있는 현 시점에, 상술한 여러 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화되고 우수한 특성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 생산성을 향상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판에 소자분리막을 형성하여 제1 영역내의 제1 활성영역 및 제2 영역내의 제2 활성영역을 정의하는 단계; 상기 제1 활성영역 및 제2 활성영역 상에 각각 배치된 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 단계; 상기 기판 전면 상에 제1 스페이서막 및 제2 스페이서막을 차례로 형성하는 단계; 상기 제1 영역내 제2 및 제1 스페이서막들을 이방성 식각하여 상기 제1 게이트 패턴 양측벽에 차례로 적층된 하부 및 상부 스페이서들을 포함하는 게이트 스페이서를 형성하되, 상기 제2 영역의 제2 및 제1 스페이서막들을 잔존시키는 단계; 상기 제1 영역의 상부 스페이서 및 상기 제2 영역의 제2 스페이서막을 제거하는 단계; 선택적 성장 공정으로 상기 하부 스페이서 옆의 상기 제1 활성영역 상에 버퍼 절연막을 형성하는 단계; 및 상기 기판 전면 상에 식각 저지막 및 층간 절연막을 차례로 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 선택적 성장 공정은 습식 산화 공정으로 수행할 수 있다. 상기 습식 산화 공정은 과산화수소를 포함하는 산화 용액을 사용할 수 있다. 상기 산화 용액은 황산을 더 포함할 수 있다.
일 실시예에 따르면, 상기 선택적 성장 공정은 열산화 공정으로 수행할 수도 있다.
일 실시예에 따르면, 상기 제1 스페이서막은 상기 버퍼 절연막의 성장을 방 지하는 있는 절연 물질로 형성하는 것이 바람직하다.
일 실시예에 따르면, 상기 버퍼 절연막은 5Å 내지 50Å의 두께로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제1 스페이서막을 형성하기 전에, 상기 기판에 게이트 산화 공정을 수행하는 단계를 더 포함할 수 있다. 상기 게이트 산화 공정시, 적어도 상기 제1 및 제2 게이트 패턴들 양측의 제1 및 제2 활성영역들 상에 산화막이 형성될 수 있다. 상기 하부 스페이서 옆의 상기 제1 활성영역 상에 형성된 산화막은 상기 제1 영역내 상부 스페이서 및 상기 제2 영역내 제2 스페이서막과 함께 제거된다.
일 실시예에 따르면, 상기 식각저지막은 질화막으로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제1 영역내 층간 절연막, 식각저지막 및 버퍼 절연막을 연속적으로 패터닝하여 상기 제1 게이트 패턴 일측의 상기 제1 활성영역을 노출시키는 개구부를 형성하는 단계; 및 상기 개구부를 채우는 도전체를 형성하는 단계를 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판에 배치되어 제1 영역내 제1 활성영역 및 제2 영역내 제2 활성영역을 한정하는 소자분리막; 상기 제1 활성영역 및 제2 활성영역 상에 각각 배치된 제1 게이트 패턴 및 제2 게이트 패턴; 상기 제1 게이트 패턴 양측벽에 배치된 "L"자 형태의 게이트 스페이서; 상기 게이트 스페이서 옆의 상기 제1 활성영역을 상에 배치된 버퍼 절연막; 상기 제2 영역의 제2 게이트 패턴 및 제2 활성영역을 콘포말하게 덮고 상 기 게이트 스페이서와 동일한 물질로 형성된 스페이서막; 상기 기판 전면을 차례로 덮는 식각저지막; 및 상기 식각저지막 상에 배치된 층간절연막을 포함한다.
구체적으로, 상기 식각저지막은 상기 버퍼 절연막, 게이트 스페이서 및 스페이서막과 접촉할 수 있다. 상기 버퍼 절연막은 상기 게이트 스페이서 옆의 제1 활성영역 상에 선택적 성장 공정으로 형성된 산화막으로 이루어질 수 있다. 상기 식각저지막은 질화막으로 형성될 수 있다. 상기 소자는 상기 게이트 스페이서와 상기 제1 활성영역 사이 및 상기 스페이서막과 상기 제2 활성영역 사이에 개재된 산화막을 더 포함할 수 있다. 상기 소자는 상기 제1 영역내 층간 절연막, 식각저지막 및 버퍼 절연막을 연속적으로 관통하여 상기 제1 게이트 패턴 일측의 상기 제1 활성영역과 접속된 도전체를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 8a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 반도체 기판(100, 이하 기판이라 함)을 준비한다. 상기 제1 영역(50)은 주변회로 영역을 포함할 수 있으며, 상기 제2 영역(60)은 기억 셀들이 형성되는 셀 영역을 포함할 수 있다. 본 실시예에서는, 상기 제2 영역(60)은 디램 셀들이 형성되는 셀 영역을 포함할 수 있다. 상기 기판(100)에 소자분리막(102)을 형성하여 상기 제1 영역(50)내의 제1 활성영역(104a) 및 상기 제2 영역(60)내의 제2 활성영역(104b)을 한정한다.
제1 게이트 패턴(112a) 및 제2 게이트 패턴(112b)을 상기 제1 영역(50) 및 제2 영역(60)내에 각각 형성한다. 상기 제1 게이트 패턴(112a)은 상기 제1 활성영역(104a) 상을 가로지르고, 상기 제2 게이트 패턴(112b)은 상기 제2 활성영역(104b) 상을 가로지른다. 상기 제2 영역(60)내에는 복수의 상기 제2 활성영역(104b)이 정의될 수 있다. 상기 제2 활성영역들(104b)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 이때, 짝수열들을 따라 배열된 제2 활성영역들(104b)은 홀수열들을 따라 배열된 제2 활성영역들(104b)의 열방향 피치(pitch)의 1/2 만큼 이동된 위치들에 각각 배치될 수 있다. 복수의 제2 게이트 패턴들(112b)이 상기 제2 영역(60)내 기판(100) 상에 나란히 형성될 수 있다. 인접한 한쌍의 제2 게이트 패턴(112b)은 하나의 열을 따라 배열된 상기 제2 활성영역들(104b)을 나란히 가로 지른다.
상기 제1 게이트 패턴(112a)은 차례로 적층된 제1 게이트 절연막(106a), 제1 게이트 전극(106a) 및 제1 게이트 캐핑 패턴(108a, first gate capping pattern)을 포함할 수 있다. 상기 제2 게이트 패턴(112b)은 차례로 적층된 제2 게이트 절연막(106b), 제2 게이트 전극(108b) 및 제2 게이트 캐핑 패턴(110b)을 포함할 수 있다. 상기 제1 게이트 절연막(106a)은 열산화막으로 형성될 수 있다. 상기 제1 게이트 전극(108a)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 게이트 캐핑 패턴(110a)은 절연 물질로 형성된다. 특히, 상기 제1 게이트 캐핑 패턴(110a)은 후속에 형성된 층간 절연막에 대하여 식각선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 게이트 캐핑 패턴(110a)은 질화실리콘 또는 질화산화실리콘등과 같은 질화물로 형성될 수 있다. 상기 제2 게이트 절연막(106b)은 상기 제1 게이트 절연막(106a)과 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 제1 및 제2 게이트 절여막들(106a,106b)은 서로 다른 두께로 형성될 수도 있다. 상기 제1 및 제2 게이트 절연막들(106a,106b)은 서로 동일한 물질로 형성될 수 있다. 상기 제2 게이트 전극(108b) 및 제2 게이트 캐핑 패턴(110b)은 각각 상기 제1 게이트 전극(108a) 및 제1 게이트 캐핑 패턴(110a)과 동일한 물질로 형성될 수 있다.
상기 제1 및 제2 게이트 패턴들(112a,112b)을 형성한 후에, 상기 기판(100) 에 게이트 산화 공정을 수행하는 것이 바람직하다. 상기 게이트 산화 공정에 의하여 산화막(114)이 형성된다. 상기 산화막(114)은 상기 제1 및 제2 게이트 전극들(108a,108b)의 양측벽들에 형성된다. 또한, 상기 산화막(114)은 상기 제1 및 제2 게이트 패턴들(112a,112b) 양측의 상기 제1 및 제2 활성영역들(104a,104b) 상에 형성된다.
상기 제1 게이트 패턴(112a)을 마스크로 사용하여 상기 제1 활성영역(104a)에 제1 도펀트 이온들을 주입하여 제1 소오스/드레인 영역(116a)을 형성한다. 상기 제1 소오스/드레인 영역(116a)은 상기 제1 게이트 패턴(112a) 양측의 상기 제1 활성영역(104a)에 형성된다. 상기 제2 게이트 패턴(112b)을 마스크로 사용하여 상기 제2 활성영역(104b)에 제2 도펀트 이온들을 주입하여 제2 소오스/드레인 영역(116b)을 형성한다. 상기 제2 소오스/드레인 영역(116b)은 상기 제2 게이트 패턴(112b) 양측의 상기 제2 활성영역(104b)에 형성된다. 상기 제1 및 제2 도펀트 이온들의 주입 공정시, 상기 제1 및 제2 활성영역들(104a,104b) 상에 형성된 산화막(114)은 이온 주입 버퍼막으로 사용된다. 상기 제1 게이트 패턴(112a) 및 제1 소오스/드레인 영역(116a)은 제1 트랜지스터에 포함되고, 상기 제2 게이트 패턴(112b) 및 제2 소오스/드레인 영역(116b)은 제2 트랜지스터에 포함된다. 상기 제1 트랜지스터는 주변회로의 트랜지스터에 해당할 수 있으며, 상기 제2 트랜지스터는 디램 셀을 구성하는 셀 트랜지스터에 해당할 수 있다.
상기 제1 도펀트 이온들 및 상기 제2 도펀트 이온들이 동일하고, 상기 제1 및 제2 도펀트 이온들의 도즈량들이 서로 동일한 경우에, 상기 제1 및 제2 소오스/ 드레인 영역들(116a,116b)은 동시에 형성하는 것이 바람직하다.
이와는 다르게, 상기 제1 도펀트 이온들 및 제2 도펀트 이온들이 서로 다르거나 상기 제1 및 제2 도펀트 이온들의 도즈량들이 다른 경우에, 상기 제1 및 제2 소오스/드레인 영역들(116a,116b)은 순차적으로 형성된다. 즉, 상기 제2 영역(60)을 덮는 감광막 패턴(미도시함)을 이용하여 상기 제1 소오스/드레인 영역(116a)을 형성한 후에, 상기 제1 영역(50)을 덮는 감광막 패턴(미도시함)이용하여 상기 제2 소오스/드레인 영역(116b)을 형성할 수 있다. 이와는 반대로, 상기 제2 소오스/드레인 영역(116b)을 형성한 후에, 상기 제1 소오스/드레인 영역(116a)을 형성할 수도 있다.
도 2a 및 도 2b를 참조하면, 이어서, 상기 기판(100) 전면 상에 제1 스페이서(118) 및 제2 스페이서막(120)을 차례로 형성한다. 상기 제1 및 제2 스페이서막들(118,120)은 콘포말(conformal)하게 형성되는 것이 바람직하다. 상기 제1 스페이서막(118)은 상기 제1 및 제2 게이트 전극들(108a,108b)을 식각 공정으로부터 보호할 수 있는 절연 물질로 형성되는 것이 바람직하다. 상기 제2 스페이서막(120)은 상기 제1 스페이서막(118)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제2 스페이서막(120)은 CVD 산화막(CVD oxide; Chemical Vapor Deposition oxide)으로 형성될 수 있다. 상기 제1 스페이서막(118)에 대해서는 후속에서 좀더 구체적으로 설명한다.
상기 제1 및 제2 소오스/드레인 영역들(116a,116b) 상에 형성되는 상기 제1 스페이서막(118)은 상기 산화막(114) 상에 형성된다. 이로 인하여, 상기 제1 스페 이서막(118)으로 인하여 스트레스(예컨대, 장력 스트레스등)가 발생될지라도, 상기 산화막(114)이 상기 제1 스페이서막(118)과, 상기 제1 및 제2 소오스/드레인 영역들(116a,116b)의 상부면들(즉, 상기 제1 및 제2 활성영역들(104a,104b)의 상부면들)간의 스트레스를 최소화시킨다.
이어서, 상기 제2 영역(60)의 제2 스페이서막(120)을 덮는 마스크 패턴(122)을 형성한다. 이때, 상기 제1 영역(50)의 제2 스페이서막(120)은 노출된다.
도 3a 및 도 3b를 참조하면, 상기 마스크 패턴(122)을 마스크로 사용하여 상기 제1 영역(50)의 제2 및 제1 스페이서막들(120,118)을 연속적으로 이방성 식각한다. 이에 따라, 상기 제1 게이트 패턴(112a) 양측벽에 게이트 스페이서(121)가 형성된다. 상기 마스크 패턴(122)에 의하여 상기 제2 영역(60)내 제2 및 제1 스페이서막들(118,120)은 잔존한다. 상기 게이트 스페이서(121)는 차례로 적층된 하부 스페이서(118a) 및 상부 스페이서(120a)를 포함한다. 상기 하부 및 상부 스페이서들(118a,120a)은 각각 상기 제1 영역(50)내 제1 및 제2 스페이서막들(118,120)의 일부분들로 형성된다. 상기 하부 스페이서(118a)는 "L" 자 형태를 가진다. 상기 게이트 스페이서(121) 옆의 제1 활성영역(104a) 상에 형성된 산화막(114)은 잔존한다.
이어서, 상기 마스크 패턴(122), 상기 제1 게이트 패턴(112a) 및 게이트 스페이서(121)를 마스크로 사용하여 상기 제1 소오스/드레인 영역(116a)에 제3 도펀트 이온들을 주입한다. 상기 제3 도펀트 이온들은 상기 제1 도펀트 이온들과 동일한 타입의 도펀트들이다. 또한, 상기 제3 도펀트 이온들의 도즈량은 상기 제1 도펀 트 이온들의 도즈량에 비하여 많은 것이 바람직하다. 이에 따라, 상기 제1 게이트 패턴(112a) 양측의 상기 제1 활성영역(104a)에 엘디디 구조의 제1 소오스/드레인 영역(116a')이 형성된다. 상기 엘디디 구조의 소오스/드레인 영역(116a')은 상기 게이트 스페이서(121) 아래에 위치한 저농도 영역(115) 및 상기 저농도 영역(115) 옆의 제1 활성영역(104a)에 형성된 고농도 영역(124)을 포함한다. 상기 고농도 영역(124)은 상기 저농도 영역(115)에 비하여 높은 도펀트 농도를 갖는다. 상기 저농도 영역(115)은 상기 제1 도펀트 이온들을 주입하여 형성된 영역이다. 상기 제3 도펀트 이온들의 주입 공정시, 상기 제1 활성영역(104a) 상의 산화막(114)은 이온 주입 버퍼막으로 사용된다. 상기 저농도 영역(115)의 폭(즉, 상기 제1 게이트 패턴(112a) 아래에 정의되는 채널 영역과 상기 고농도 영역(124) 사이의 거리)은 상기 상부 스페이서(120a)의 폭(즉, 제2 스페이서막(120)의 두께)에 의하여 결정된다. 따라서, 상기 제2 스페이서막(120)의 두께를 조절하여 상기 저농도 영역(115)의 폭을 조절할 수 있다. 상기 저농도 영역(115)의 폭을 조절하여 상기 제1 트랜지스터의 특성을 조절할 수 있다. 예컨대, 상기 저농도 영역(115)의 폭이 작을수록 상기 제1 트랜지스터의 턴온전류량이 증가되며, 상기 저농도 영역(115)의 폭이 증가할수록 상기 제1 트랜지스터의 턴온전류량이 감소될 수 있다. 상기 제2 소오스/드레인 영역(116b)도 상기 고농도 영역(124)에 비하여 낮은 도펀트 농도를 가질 수 있다.
도 4a 및 도 4b를 참조하면, 이어서, 상기 마스크 패턴(122)을 제거하여 상기 제2 영역(60)내 제2 스페이서막(120)을 노출시킨다. 이어서, 상기 제2 영역(60) 내 제2 스페이서막(120)을 제거한다. 이때, 상기 상부 스페이서(120a)도 함께 제거된다. 또한, 상기 하부 스페이서(118a) 옆의 상기 산화막(114)도 제거되어 상기 제1 소오스/드레인 영역(116a')의 상부면 일부(특히, 고농도 영역(124)의 상부면)이 노출된다. 상술한 바와 같이, 상기 제2 스페이서막(120)은 CVD 산화막으로 형성될 수 있다. 이에 따라, 상기 상부 스페이서(120a) 및 제2 영역(60)의 제2 스페이서막(120)은 상기 고농도 영역(124) 상의 산화막(114)은 동시에 제거된다.
상기 제2 영역(60)내 제2 스페이서막(120)이 제거됨으로써, 인접한 상기 제2 게이트 패턴들(112b) 사이의 갭 영역의 종횡비가 감소한다. 이에 따라, 상기 갭 영역내의 보이드(void) 발생을 차단할 수 있다. 만약, 상기 제2 스페이서막(120)이 상기 제2 영역(60)내에 존재하는 경우에, 인접한 상기 제2 게이트 패턴들(112b) 사이의 갭 영역의 종횡비가 증가될 수 있다. 이에 따라, 후속의 증착되는 물질막에 의하여 상기 갭 영역내에 보이드가 발생될 수 있다. 이에, 상술한 바와 같이, 본 발명에서는, 상기 제2 영역(60)내 제2 스페이서막(120)을 제거함으로써, 상기 갭 영역의 종횡비를 감소시킨다.
상기 상부 스페이서(120a), 상기 제2 영역(60)내 제2 스페이서막(120), 및 산화막(114)은 습식 식각으로 제거하는 것이 바람직하다. 이에 따라, 상기 제1 활성영역(104a)의 노출된 면의 플라즈마 손상을 방지할 수 있다.
상기 하부 스페이서(118a) 및 상기 제2 영역(60)의 제1 스페이서막(118)은 상기 제2 스페이서막(120)에 대하여 식각선택비를 갖는다. 이에 따라, 상기 제2 영역(60)내 스페이서막(120)을 제거하는 식각 공정으로부터, 상기 하부 스페이 서(118a) 및 제2 영역(60)의 제1 스페이서막(118)은 상기 제1 및 제2 게이트 패턴들(112a,112b)(특히, 상기 제1 및 제2 게이트 전극들(108a,108b))을 보호한다.
도 5a 및 도 5b를 참조하면, 이어서, 상기 기판(100)에 선택적 성장 공정을 수행하여 상기 노출된 제1 활성영역(104a) 상에 버퍼 절연막(126)을 형성한다. 상기 제1 스페이서막(118)은 상기 버퍼 절연막(126)의 성장을 방지할 수 있는 절연 물질로 형성하는 것이 바람직하다. 이에 따라, 상기 선택적 성장 공정시, 상기 버퍼 절연막(126)은 상기 노출된 제1 활성영역(104a) 상에 한정적으로 형성된다. 즉, 상기 버퍼 절연막(126)은 상기 하부 스페이서(118a) 및 상기 제2 영역(60)내 제1 스페이서막(118) 상에는 형성되지 않는다. 그 결과, 인접한 상기 제2 게이트 패턴들(112b) 사이의 갭 영역의 종횡비가 증가하는 것을 방지할 수 있다. 예컨대, 상기 제1 스페이서막(118)은 질화막(ex, 실리콘질화막 또는 실리콘산화질화막등)으로 형성될 수 있다. 상기 버퍼 절연막(126)은 산화막으로 형성되는 것이 바람직하다. 상기 버퍼 절연막(126)은 5 Å 내지 50 Å의 두께로 형성하는 것이 바람직하다.
상기 선택적 성장 공정은 습식 산화 공정일 수 있다. 상기 습식 산화 공정은 산화 용액을 사용한다. 즉, 상기 기판(100)에 상기 산화 용액이 제공되고, 상기 제공된 산화 용액에 의하여 상기 노출된 제1 활성영역(104a) 상에 상기 버퍼 절연막(126)이 형성된다. 상기 산화 용액은 강한 산화력을 갖는 과산화수소(H2O2)를 포함하는 것이 바람직하다. 상기 과산화수소에 의하여 상기 노출된 제1 활성영역(104a) 상에 상기 버퍼 절연막(126)이 형성된다. 이에 더하여, 상기 산화 용액은 황산(H2SO4)을 더 포함할 수 있다. 상기 산화 용액내 황산으로 인하여, 상기 제1 활성영역(104a)의 노출된 표면에 발생될 수 있는 유기오염원을 제거할 수 있다. 상기 습식 산화 공정의 공정시간은 수십초 내지 수백초일 수 있다.
이와는 다르게, 상기 선택적 성장 공정은 열산화 공정일 수 있다. 상기 열산화 공정에 사용되는 공정 가스는 산소 가스 및 수증기 중에서 적어도 하나를 포함할 수 있다. 상기 열산화 공정은 수백℃의 공정온도로 수행될 수 있다. 예컨대, 상기 열산화 공정의 공정온도는 약 800℃ 내지 900℃일 수 있다.
이어서, 상기 기판(100) 전면 상에 식각저지막(128) 및 제1 층간 절연막(130)을 차례로 형성한다. 상기 식각저지막(128)은 상기 제1 층간 절연막(130)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 식각저지막(128)은 콘포말(conformal)하게 형성하는 것이 바람직하다. 상기 제1 층간 절연막(130)을 형성한 후에, 상기 제1 층간 절연막(130)의 상부면을 평탄화하는 공정을 수행할 수도 있다.
상기 제1 층간 절연막(130)은 CVD 산화막으로 형성할 수 있다. 예컨대, 상기 제1 층간 절연막(130)은 BPSG(Boron Phosphorus Silicate Glass)막, PSG막, BSG막, USG막 TEOS막 및 MTO막등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(130)이 BPSG막, BSG막 및/또는 PSG막등을 포함하는 경우에, 상기 식각저지막(128)은 상기 제1 층간 절연막(130) 내 불순물들(ex, 보론 및/또는 포스포러스)이 상기 제1 및 제2 소오스/드레인 영역들(116a',116b)으로 확산되는 것을 차단 하는 기능을 더 포함하는 것이 바람직하다. 예컨대, 상기 식각저지막(128)은 질화막(ex, 실리콘 질화막 및/또는 실리콘 산화질화막등)으로 형성할 수 있다.
상기 제1 소오스/드레인 영역(116a'), 특히, 상기 고농도 영역(124) 상에 형성되는 상기 식각저지막(128)은 상기 선택적 성장 공정에 의하여 형성된 버퍼 절연막(126) 상에 형성된다. 이에 따라, 상기 식각저지막(128)이 질화막으로 형성될지라도, 상기 버퍼 절연막(126)이 상기 식각저지막(128) 및 상기 제1 소오스/드레인 영역(116a')의 상부면(즉, 상기 제1 활성영역(104a)의 상부면)간의 스트레스를 완충하는 기능을 수행한다. 또한, 상기 버퍼 절연막(126)은 상기 선택적 성장 공정에 의하여 형성되기 때문에, 상기 하부 스페이서(118a) 및 제2 영역(60)내 제1 스페이서막(118) 상에는 상기 버퍼 절연막(126)이 실질적으로 형성되지 않는다. 이에 따라, 인접한 상기 제1 게이트 패턴들(112b) 사이의 상기 갭 영역의 종횡비가 낮게 유지된 상태에서 상기 식각저지막(128) 및 제1 층간 절연막(130)이 형성된다. 그 결과, 상기 식각저지막(128) 및 제1 층간 절연막(130)은 보이드(void) 없이 상기 갭 영역을 충분히 채울수 있다. 상기 식각저지막(128)은 상기 버퍼 절연막(126), 상기 하부 스페이서(118a) 및 상기 제2 영역(60)내 제1 스페이서(118)와 접촉한다.
만약, 제2 영역(60)내 제1 스페이서막(118) 상에 버퍼절연막이 형성되면, 제2 영역(60)내의 버퍼절연막을 선택적으로 제거하는 공정을 추가하는 방법이 있다. 하지만, 이 경우에, 상기 제1 영역(50)을 덮는 감광막 패턴을 형성하는 공정이 요구된다. 이에 따라, 적어도 노광 공정, 제2 영역(60)내의 버퍼 절연막을 제거하는 공정, 감광막 패턴을 제거하는 공정 및 세정 공정등이 추가된다. 그 결과, 반도체 소자의 생산성이 크게 저하될 수 있다. 하지만, 상술한 바와 같이, 본 발명에 따르면, 상기 버퍼 절연막(126)이 상기 선택적 성장 공정에 의해 형성되기 때문에, 반도체 공정을 최소화하여 생산성을 향상시킬 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 영역(50)내 제1 층간 절연막(130), 식각저지막(128) 및 버퍼 절연막(126)을 연속적으로 패터닝하여 상기 제1 게이트 패턴(112a) 일측의 상기 제1 소오스/드레인 영역(116a')을 노출시키는 하부 개구부(132)를 형성한다. 상기 제2 영역(60)내 제1 층간 절연막(130), 식각저지막(128), 제1 스페이서막(118) 및 산화막(114)을 연속적으로 패터닝하여 상기 제2 게이트 패턴(112b)의 제1 및 제2 측들의 상기 제2 소오스/드레인 영역들(116b)을 각각 노출시키는 제1 랜딩 개구부(134a, first landing opening) 및 제2 랜딩 개구부(134b, second landing opening)를 형성한다. 상기 하부, 제1 랜딩 및 제2 랜딩 개구부들(132,134a,134b)은 동시에 형성될 수 있다.
이어서, 상기 하부, 제1 랜딩 및 제2 랜딩 개구부들(132,134a,134b)를 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 상기 제1 층간 절연막(130)이 노출될때까지 평탄화시키어 상기 하부 개구부(132), 제1 랜딩 개구부(134a) 및 제2 랜딩 개구부(134b)를 각각 채우는 도전 플러그(136), 제1 랜딩 패드(138a, first landing pad) 및 제2 랜딩 패드(138b, second landing pad)를 형성한다. 상기 제1 게이트 패턴(112b)의 길이방향으로 상기 제2 랜딩 패드(138b)가 연장되어 상기 소자분리막(102)의 상에 제2 랜딩 패드(138b)의 연장부가 배치될 수 있다. 상기 제2 게이트 패턴(112b)의 길이방향으로, 상기 제2 랜딩 패드(138b)의 폭은 상기 제1 랜 딩 패드(138a)의 폭에 비하여 큰 것이 바람직하다. 상기 도전 플러그(136), 제1 랜딩 패드(138a) 및 제2 랜딩 패드(138b)는 도핑된 폴리실리콘, 금속(ex, 티타늄, 탄탈늄 또는 텅스텐등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 하부 개구부(132)는 상기 하부 스페이서(118a) 옆에 형성될 수 있다. 즉, 상기 하부 개구부(132)는 상기 고농도 영역(124)을 노출시킬 수 있다. 상기 제1 및 제2 랜딩 개구부들(134a,134b)은 상기 제2 게이트 패턴(112b)의 측벽 상에 배치된 식각저지막(128')을 노출시킬 수 있다. 이에 더하여, 상기 제1 및 제2 랜딩 개구부들(134a,134b)은 상기 제2 게이트 패턴(112b)의 측벽 상에 배치된 제1 스페이서막(118')을 노출시킬 수 있다. 상기 제1 및 제2 랜딩 개구부들(134a,134b)의 형성을 위한 패터닝 공정에 포함된 식각 공정에 의하여, 상기 제1 및 제2 랜딩 개구부들(134a,134b)에 노출된 식각저지막(128') 및 제1 스페이서막(118')은 스페이서 형태(spacer-shaped)로 형성될 수 있다. 다시 말해서, 상기 제1 및 제2 랜딩 개구부들(134a,134b)은 상기 제2 게이트 패턴(112b)의 측벽 상의 제1 스페이서막(118) 및 식각저지막(128)에 자기정렬적으로 형성될 수 있다. 이에 따라, 상기 제1 및 제2 랜딩 개구부들(134a,134b)에 노출되는 제1 소오스/드레인 영역(116b)의 면적이 최대화됨과 더불어 상기 제1 및 제2 랜딩 패드들(138a,138b)와 상기 제2 게이트 전극(108b)간의 전기적 쇼트를 방지할 수 있다.
도 7a 및 도 7b를 참조하면, 이어서, 상기 기판(100) 전면을 덮는 제2 층간 절연막(140)을 형성한다. 상기 제2 층간 절연막(140)은 CVD 산화막으로 형성할 수 있다.
상기 제2 층간 절연막(140)을 패터닝하여 상부 개구부(142a) 및 비트라인 콘택홀(142b)을 형성한다. 상기 상부 개구부(142a)는 상기 도전 플러그(136)의 상부면을 노출시키고, 상기 비트라인 콘택홀(142b)은 상기 제2 랜딩 패드(138b)의 상부면을 노출시킨다. 상기 비트라인 콘택홀(142b)은 상기 제2 랜딩 패드(138b)의 상기 소자분리막(102) 상에 배치된 연장부의 상부면을 노출시킬 수 있다.
상기 상부 개구부(142a) 및 비트라인 콘택홀(142b)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 제2 층간 절연막(140)이 노출될때까지 평탄화시키어 상기 상부 개구부(142a) 및 비트라인 콘택홀(142b)을 각각 채우는 배선 플러그(144a) 및 비트라인 플러그(144b)를 형성한다. 상기 배선 및 비트라인 플러그들(144a,144b)은 도핑된 폴리실리콘, 금속(ex, 티타늄, 탄탈늄 또는 텅스텐등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(140) 상에 제3 도전막 및 캐핑 절연막을 차례로 형성하고, 상기 캐핑 절연막 및 제3 도전막을 연속적으로 패터닝하여 배선(146a) 및 비트라인(146b)을 형성한다. 상기 배선(146a)은 상기 제1 영역(50)내에 형성되며, 상기 배선 플러그(144a)의 상부면과 접속한다. 상기 비트라인(146b)은 상기 제2 영역(60)내에 형성되며, 상기 비트라인 플러그(144b)의 상부면과 접속한다. 상기 배선(146a) 상에 배선 캐핑 패턴(148)이 형성된다. 이와 마찬가지로, 상기 비트라인(146b) 상에도 상기 배선 캐핑 패턴(148)이 형성된다. 상기 배선 캐핑 패턴(148) 은 상기 캐핑 절연막의 일부로 형성된다.
상기 기판(100) 전면 상에 배선 스페이서 절연막을 콘포말하게 형성하고, 상기 배선 스페이서 절연막을 이방성 식각하여 배선 스페이서(150)를 형성한다. 상기 배선 스페이서(150)는 상기 배선(146a)의 양측벽에 형성된다. 이와 마찬가지로, 상기 배선 스페이서(150)는 상기 비트라인(146b)의 양측벽에도 형성된다.
한편, 상술한 도 6a, 도 6b, 도 7a 및 도 7b에 따르면, 상기 배선(146a)과 상기 제1 소오스/드레인 영역(116a')을 전기적으로 접속시키기 위하여, 상기 도전 플러그(136) 및 배선 플러그(144a)를 이용한다. 이와는 다르게, 상기 배선(146a) 및 제1 소오스/드레인 영역(116a')은 다른 형태의 도전체에 의하여 전기적으로 접속될 수도 있다. 이를 도면을 참조하여 설명한다.
도 9a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서, 제1 소오스/드레인 영역과 접속하는 도전체의 다른 형성 방법을 설명하기 위한 평면도이고, 도 9b는 도 9a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 9a 및 도 9b를 참조하면, 이 방법에 따르면, 도 6a 및 도 6b를 참조하여 설명한 하부 개구부(132) 및 도전 플러그(136)가 요구되지 않는다. 즉, 제1 층간 절연막(130)을 형성한 후에 상술한 제1 및 제2 랜딩 패드들(138a,138b)을 형성하고, 제2 층간 절연막(140)을 기판(100) 전면 상에 형성한다.
이어서, 상기 제1 영역(50)의 제2 층간 절연막(140), 제1 층간 절연막(130), 식각저지막(128) 및 버퍼 절연막(118)을 연속적으로 패터닝하여 상기 제1 소오스/드레인 영역(116a')을 노출시키는 개구부(142a')를 형성한다. 상기 제2 영역(60)의 제2 층간 절연막(140)을 패터닝하여 상기 제2 랜딩 패드(138b)를 노출시키는 비트라인 콘택홀(142b)을 형성한다. 상기 개구부(142a') 및 비트라인 콘택홀(142b)은 동시에 형성될 수 있다. 이 경우에, 상기 개구부(142a')을 형성하기 위하여 상기 제1 층간 절연막(130), 식각저지막(128) 및 버퍼 절연막(118)을 식각하는 동안에 상기 제2 랜딩 패드(138b)가 식각 베리어(etch barrier) 역할을 수행할 수 있다.
이어서, 상기 개구부(142a') 및 비트라인 콘택홀(142b)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 제2 층간 절연막(140)이 노출될때까지 평탄화시키어 상기 개구부(142a')를 채우는 배선 플러그(144a') 및 상기 비트라인 콘택홀(142b)을 채우는 비트라인 플러그(144b)를 형성한다. 상기 배선 플러그(144a')은 도 7a 및 도 7b의 배선 플러그(144a)와 동일한 물질로 형성될 수 있다. 상기 제2 층간 절연막(140) 상의 배선(146a) 및 비트라인(146b)을 형성하는 방법은 도 7a 및 도 7b에 개시된 내용과 동일하게 수행할 수 있다.
계속해서, 도 8a 및 도 8b를 참조하면, 상기 배선(146a) 및 비트라인(146b)을 포함하는 기판(100) 전면 상에 제3 층간 절연막(152)을 형성한다. 상기 제3 층간 절연막(152)은 CVD 산화막을 포함할 수 있다. 상기 배선 캐핑 패턴(148) 및 배선 스페이서(150)는 상기 제3 층간 절연막(152)에 대하여 식각선택비를 갖는 절연물질로 형성하는 것이 바람직하다. 예컨대, 상기 배선 캐핑 패턴(148) 및 배선 스페이서(150)는 실리콘질화막 또는 실리콘산화질화막등과 같은 질화막으로 형성될 수 있다.
상기 제2 영역(60)내 상기 제3 및 제2 층간 절연막들(152,140)을 연속적으로 패터닝하여 상기 제1 랜딩 패드(138a)을 노출시키는 매몰 콘택홀(154)을 형성한다. 상기 매몰 콘택홀(154)은 상기 비트라인(144b)을 둘러싸는 배선 캐핑 패턴(148) 및/또는 배선 스페이서(150)에 자기정렬적으로 형성될 수 있다. 상기 매몰 콘택홀(154)을 채우는 매몰 플러그(156)를 형성한다. 상기 매몰 플러그(156)의 상부면은 상기 제3 층간 절연막(152)의 상부면과 공면을 이룬다. 상기 매몰 플러그(156)는 도핑된 폴리실리콘, 금속(ex, 티타늄, 탄탈늄, 텅스텐등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 영역(60)의 제3 층간 절연막(152) 상에 스토리지 전극(158, storage electrode)을 형성한다. 상기 스토리지 전극(158)은 상기 매몰 플러그(156)의 상부면에 접속된다. 상기 스토리지 전극(158)은 실린더 형태일 수 있다. 이와는 다르게, 상기 스토리지 전극(158)은 다른 형태로 구현될 수도 있다. 상기 스토리지 전극(158)은 도핑된 폴리실리콘, 귀금속, 전이금속, 도전성 금속산화물(ex, 산화이리듐등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등에서 적어도 하나를 포함할 수 있다.
이어서, 상기 스토리지 전극(158)의 표면 상에 도 10b의 캐패시터 유전막(160)을 형성하고, 상기 캐패시터 유전막(160) 상에 상기 스토리지 전극(158)을 덮는 도 10b의 플레이트 전극(162, plate electrode)을 형성한다. 상기 스토리지 전극(158), 캐패시터 유전막(160) 및 스토리지 전극(158)은 캐패시터를 구성한다.
다음으로, 본 발명의 실시예에 따른 반도체 소자를 도면들을 참조하여 설명 한다.
도 10a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 10b는 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 10a 및 도 10b를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 기판(100)에 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 상기 제1 영역(50)내의 제1 활성영역(104a) 및 상기 제2 영역(60)내의 제2 활성영역(104b)을 정의한다. 도 1a를 참조하여 설명한 바와 같이, 상기 제2 영역(60)내에는 복수의 제2 활성영역(104b)이 배치될 수 있다.
제1 게이트 패턴(112a)이 상기 제1 활성영역(104a) 상을 가로지르고, 제2 게이트 패턴(112b)이 상기 제2 활성영역(104b) 상을 가로지른다. 한쌍의 상기 제2 게이트 패턴(112b)이 상기 제2 활성영역(104b) 상을 나란히 가로지를 수 있다. 상기 제2 게이트 패턴(112b)은 일방향을 따라 연장된 라인 형태일 수 있다.
상기 제1 게이트 패턴(112a)의 양측벽 상에 "L" 자 형태의 게이트 스페이서(118a)가 배치된다. 스페이서막(118)이 상기 제2 영역(60)내 기판(100)을 콘포말하게 덮는다. 즉, 상기 스페이서막(118)은 상기 제2 영역(60)내 소자분리막(102), 제2 활성영역(104b) 및 제2 게이트 패턴(112b)을 콘포말하게 덮는다. 상기 스페이서막(118) 및 게이트 스페이서(118a)는 서로 동일한 물질로 형성된다. 상기 스페이서막(118) 및 게이트 스페이서(118a)을 이루는 물질들은 상술하였음으로 생략한다.
상기 제1 게이트 패턴(112a) 양측의 상기 제1 활성영역(104a)에 제1 소오스/드레인 영역(116a')이 배치되고, 상기 제2 게이트 패턴(112b) 양측의 상기 제2 활 성영역(104b)에 제2 소오스/드레인 영역(116b)이 배치된다. 상기 제1 소오스/드레인 영역(116a')은 저농도 영역(115) 및 고농도 영역(124)을 포함한다. 상기 고농도 영역(124)은 상기 저농도 영역(115)에 비하여 높은 도펀트 농도를 갖는다. 상기 저농도 영역(115)은 상기 게이트 스페이서(118a) 아래에 배치된다.
산화막(114)이 상기 게이트 스페이서(118a)와 상기 제1 활성영역(104a) 사이에 배치될 수 있다. 또한, 상기 제1 및 제2 게이트 패턴들(112a,112b)내의 제1 및 제2 게이트 전극들(108a,108b)의 양측벽에도 배치될 수 있다. 상기 제1 게이트 전극(108a)의 측벽에 형성된 산화막(114)은 상기 게이트 스페이서(118a) 및 제1 게이트 전극(108a) 사이에 개재된다. 상기 제2 게이트 전극(108b)의 측벽에 형성된 산화막(114)은 상기 스페이서(118) 및 제2 게이트 전극(108b) 사이에 개재된다. 또한, 상기 산화막(114)은 상기 스페이서막(118)과 상기 제2 활성영역(104b) 사이에도 개재될 수 있다.
상기 게이트 스페이서(118a) 옆의 제1 활성영역(104a) 상에 버퍼 절연막(126)이 배치된다. 상기 버퍼 절연막(126)은 상기 게이트 스페이서(118a) 옆의 제1 활성영역(104a) 상에 한정적으로 배치된다. 상기 버퍼 절연막(126)은 선택적 성장 공정에 의해 형성된 산화막으로 이루어지는 것이 바람직하다. 예컨대, 상기 버퍼 절연막(126)은 습식 산화 공정 또는 열산화 공정에 의해 형성된 산화막으로 이루어질 수 있다. 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 상기 게이트 스페이서(118a) 및 스페이서막(118)은 상기 버퍼 절연막(126)의 성장을 방지할 수 있는 절연 물질로 형성된다.
상기 기판(100) 전면 상에 식각저지막(128)이 배치되고, 상기 식각저지막(128) 상에 제1 층간 절연막(130)이 배치된다. 상기 식각저지막(128)은 상기 기판(100)을 콘포말하게 덮을 수 있다. 이때, 상기 식각저지막(128)은 상기 게이트 스페이서(118a), 버퍼 절연막(126) 및 스페이서막(118)과 실질적으로 접촉한다.
도전 플러그(136)가 상기 제1 영역(50)내 제1 층간 절연막(130), 식각저지막(128) 및 버퍼 절연막(126)을 연속적으로 관통하는 하부 개구부(132)를 채운다. 상기 도전 플러그(136)는 상기 제1 소오스/드레인 영역(116a'), 특히, 상기 고농도 영역(124)과 접속한다. 상기 도전 플러그(136)는 상기 게이트 스페이서(118a) 옆에 위치할 수 있다. 제1 랜딩 패드(138a) 및 제2 랜딩 패드(138b)가 상기 제2 영역(60)내 제1 층간 절연막(130), 식각저지막(128) 및 산화막(114)을 연속적으로 관통하는 제1 랜딩 개구부(134a) 및 제2 랜딩 개구부(134b)를 각각 채운다. 상기 제1 랜딩 패드(138a)는 상기 제2 게이트 패턴(112b)의 제1 측의 제2 소오스/드레인 영역(116b)과 접속하고, 상기 제2 랜딩 패드(138b)는 상기 제2 게이트 패턴(112b)의 제2 측의 제2 소오스/드레인 영역(116b)과 접속한다.
상기 제1 및 제2 랜딩 개구부들(134a,134b)은 상기 제2 게이트 패턴(112b)의 측벽 상에 위치한 식각 저지막(128')을 노출시킬 수 있다. 또한, 상기 제1 및 제2 랜딩 개구부들(134a,134b)은 상기 제2 게이트 패턴(112b)의 측벽 상에 위치한 스페이서막(118')을 노출시킬 수 있다. 상기 제1 및 제2 랜딩 개구부들(134a,134b)에 노출된 상기 식각저지막(128') 및 스페이서막(118')은 스페이서 형태(spacer-shaped)일 수 있다. 상기 제2 게이트 패턴(112a)의 측벽 상에 배치된 스페이서 막(118')과 상기 제2 활성영역(104b) 상에 상기 산화막(114)이 개재된다. 상기 도전 플러그(136), 제1 랜딩 패드(138a), 제2 랜딩 패드(138b) 및 제1 층간 절연막(130)의 상부면들은 공면을 이룰 수 있다.
제2 층간 절연막(140)이 상기 제1 층간 절연막(130) 상에 배치된다. 배선 플러그(144a)가 상기 제2 층간 절연막(140)을 관통하는 상부 개구부(142a)를 채운다. 비트라인 플러그(144b)가 상기 제2 층간 절연막(140)을 관통하는 비트라인 콘택홀(142b)을 채운다. 상기 배선 플러그(144a)는 상기 도전 플러그(136)의 상부면과 접속하고, 상기 비트라인 플러그(144b)는 상기 제2 랜딩 패드(138b)와 접속한다.
배선(146a)이 상기 제1 영역(50)내 제2 층간 절연막(140) 상에 배치되어 상기 배선 플러그(144a)의 상부면과 접속하고, 비트라인(146b)이 상기 제2 영역(60)내 제2 층간 절연막(140) 상에 배치되어 상기 비트라인 플러그(144b)의 상부면과 접속한다. 상기 배선(144a) 및 비트라인(144b) 상에 각각 배선 캐핑 패턴(148)이 배치되고, 상기 배선(144a) 및 비트라인(144b)의 양측벽에 배선 스페이서(150)가 각각 배치된다.
한편, 상술한 바와 같이, 상기 배선(146a)은 상기 배선 플러그(144a) 및 도전 플러그(136)를 경유하여 상기 제1 소오스/드레인 영역(116a')에 전기적으로 접속된다. 이와는 다르게, 도 9a 및 도 9b에 개시된 바와 같이, 상기 상기 배선(146a)은 상기 제2 및 제1 층간 절연막(140,130)을 연속적으로 관통하는 배선(144a')을 경유하여 상기 제1 소오스/드레인 영역(116a')과 전기적으로 접속될 수 있다.
계속해서, 도 10a 및 도 10b를 참조하면, 제3 층간 절연막(152)이 상기 제2 층간 절연막(140) 상에 배치된다. 매몰 플러그(156)가 상기 제3 및 제2 층간 절연막(152,140)을 연속적으로 관통하는 매몰 콘택홀(154)을 채운다. 상기 매몰 플러그(156)는 상기 제1 랜딩 패드(138a)와 접속한다.
스토리지 노드(158)가 상기 제3 층간 절연막(152)에 배치되어 상기 매몰 플러그(156)의 상부면과 접속한다. 상기 스토리지 노드(158)는 실린더 형태일 수 있다. 캐패시터 유전막(160)이 상기 스토리지 노드(158)의 표면을 콘포말하게 덮는다. 상기 캐패시터 유전막(160)은 산화막, ONO막(Oxide-Nitride-Oxide layer) 및 고유전막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 질화실리콘에 비하여 높은 유전상수를 갖는다. 예컨대, 상기 고유전막은 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속질화물을 포함할 수 있다.
플레이트 전극(162)이 상기 캐패시터 유전막(160) 상에 배치된다. 상기 플레이트 전극(162)은 상기 스토리지 전극(158)의 표면을 덮는다. 상기 스토리지 전극(158), 플레이트 전극(162) 및 캐패시터 유전막(160)은 캐패시터를 구성한다.
상술한 실시예들에서, 상기 제2 영역(60)은 디램 셀들이 형성되는 영역으로 개시하였다. 하지만, 본 발명은 상술한 실시예들에 한정되지 않는다. 상기 제2 영역(60)은 미세한 간격의 게이트 패턴들을 포함하는 다른 기억 셀들이 형성될 수도 있다. 예컨대, 상기 제2 영역(60)에는 상변화 기억 셀들, 플래쉬 기억 셀들, 및/또는 에스램 셀들이 형성될 수도 있다. 상기 제2 영역(60)에 플래쉬 기억 셀들이 형성되는 경우에, 상기 제2 영역(60)은 형성되는 제2 게이트 패턴은 차례로 적층된 터널 절연막, 전하저장 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 포함할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 및 제2 스페이서막들을 이용하여 제1 영역에 형성되는 제1 소오스/드레인 영역의 저농도 영역의 폭을 조절하고, 상기 제2 영역의 제2 스페이서막을 제거하여 상기 제2 영역내 제2 게이트 패턴들 사이의 갭 영역의 종횡비를 감소시킨다. 이로써, 상기 갭 영역내 보이드의 발생을 차단할 수 있다.
또한, 상기 제2 스페이서막을 제거한 후에, 상기 제1 영역내 노출된 제1 활성영역 상에 선택적 성장 공정으로 버퍼 절연막을 형성한다. 상기 버퍼 절연막은 식각저지막과 상기 제1 활성영역간의 스트레스를 완충하는 역할을 수행한다. 또한, 상기 버퍼 절연막이 상기 선택적 성장 공정으로 형성됨으로써, 상기 제2 영역내 제1 스페이서막 상에 상기 버퍼 절연막이 성장되지 않는다. 그 결과, 상기 갭 영역의 종횡비를 낮은 상태로 유지하여 상기 갭 영역내 보이드의 발생을 차단할 수 있다. 또한, 추가 공정들을 수행하지 않음으로써, 반도체 소자의 생산성을 향상시킬 수 있다.

Claims (26)

  1. 기판에 소자분리막을 형성하여 제1 영역내의 제1 활성영역 및 제2 영역내의 제2 활성영역을 정의하는 단계;
    상기 제1 활성영역 및 제2 활성영역 상에 각각 배치된 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 단계;
    상기 기판 전면 상에 제1 스페이서막 및 제2 스페이서막을 차례로 형성하는 단계;
    상기 제1 영역내 제2 및 제1 스페이서막들을 이방성 식각하여 상기 제1 게이트 패턴 양측벽에 차례로 적층된 하부 및 상부 스페이서들을 포함하는 게이트 스페이서를 형성하되, 상기 제2 영역의 제2 및 제1 스페이서막들을 잔존시키는 단계;
    상기 제1 영역의 상부 스페이서 및 상기 제2 영역의 제2 스페이서막을 제거하는 단계;
    선택적 성장 공정으로 상기 하부 스페이서 옆의 상기 제1 활성영역 상에 버퍼 절연막을 형성하는 단계; 및
    상기 기판 전면 상에 식각 저지막 및 층간 절연막을 차례로 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 선택적 성장 공정은 습식 산화 공정으로 수행하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 습식 산화 공정은 과산화수소를 포함하는 산화 용액을 사용하는 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 산화 용액은 황산을 더 포함하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 선택적 성장 공정은 열산화 공정으로 수행하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 스페이서막은 상기 버퍼 절연막의 성장을 방지하는 있는 절연 물질로 형성하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 버퍼 절연막은 5Å 내지 50Å의 두께로 형성되는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 스페이서막을 형성하기 전에, 상기 기판에 게이트 산화 공정을 수행하는 단계를 더 포함하되, 상기 게이트 산화 공정시, 적어도 상기 제1 및 제2 게이트 패턴들 양측의 제1 및 제2 활성영역들 상에 산화막이 형성되고,
    상기 하부 스페이서 옆의 상기 제1 활성영역 상에 형성된 산화막은 상기 제1 영역내 상부 스페이서 및 상기 제2 영역내 제2 스페이서막과 함께 제거되는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 식각저지막은 질화막으로 형성되는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 스페이서막을 형성하기 전에, 제1 도펀트 이온들을 주입하여 상기 제1 게이트 패턴 양측의 제1 활성영역에 제1 소오스/드레인 영역을 형성하는 단계;
    상기 제1 스페이서막을 형성하기 전에, 제2 도펀트 이온들을 주입하여 상기 제2 게이트 패턴 양측의 제2 활성영역에 제2 소오스/드레인 영역을 형성하는 단계; 및
    상기 게이트 스페이서를 형성한 후에, 상기 게이트 스페이서 및 제1 게이트 패턴을 마스크로 사용하여 상기 제1 소오스/드레인 영역에 제3 도펀트 이온들을 주 입하는 단계를 더 포함하되, 상기 제3 도펀트 이온들의 도즈량은 상기 제1 도펀트 이온들의 도즈량에 비하여 높은 반도체 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 영역내 층간 절연막, 식각저지막 및 버퍼 절연막을 연속적으로 패터닝하여 상기 제1 게이트 패턴 일측의 상기 제1 활성영역을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부를 채우는 도전체를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제2 영역내 상기 층간 절연막, 식각저지막 및 제1 스페이서막을 연속적으로 패터닝하여 상기 제2 게이트 패턴의 제1 및 제2 측들의 제2 활성영역을 각각 노출시키는 제1 랜딩 개구부 및 제2 랜딩 개구부를 형성하는 단계; 및
    상기 제1 및 제2 랜딩 개구부들을 각각 채우는 제1 및 제2 랜딩 패드들을 형성하는 단계를 더 포함하되, 상기 개구부와 상기 제1 및 제2 랜딩 개구부들은 동시에 형성되는 반도체 소자의 형성 방법.
  13. 제 11 항에 있어서,
    상기 층간 절연막은 차례로 적층된 제1 층 및 제2 층을 포함하되,
    상기 제2 영역내의 제1 층, 식각저지막 및 제1 스페이서막을 연속적으로 패터닝하여 상기 제2 게이트 패턴의 제1 및 제2 측들의 제2 활성영역을 각각 노출시키는 제1 랜딩 개구부 및 제2 랜딩 개구부를 형성하는 단계; 및
    상기 제1 및 제2 랜딩 개구부들을 각각 채우는 제1 및 제2 랜딩 패드들을 형성하는 단계를 더 포함하되, 상기 제2 영역의 제2 층은 상기 제1 및 제2 랜딩 패드들을 덮는 반도체 소자의 형성 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 랜딩 패드에 전기적으로 접속된 비트라인을 형성하는 단계; 및
    상기 제2 랜딩 패드에 전기적으로 접속된 캐패시터를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  15. 제 12 항 또는 제 13항에 있어서,
    상기 제2 게이트 패턴은 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 패턴을 포함하고,
    상기 제1 및 제2 셀개구부들은 적어도 상기 제2 게이트 패턴 양측벽들 상에 형성된 식각저지막에 자기정렬적으로 형성된 반도체 소자의 형성 방법.
  16. 기판에 배치되어 제1 영역내 제1 활성영역 및 제2 영역내 제2 활성영역을 한정하는 소자분리막;
    상기 제1 활성영역 및 제2 활성영역 상에 각각 배치된 제1 게이트 패턴 및 제2 게이트 패턴;
    상기 제1 게이트 패턴 양측벽에 배치된 "L"자 형태의 게이트 스페이서;
    상기 게이트 스페이서 옆의 상기 제1 활성영역을 상에 배치된 버퍼 절연막;
    상기 제2 영역의 제2 게이트 패턴 및 제2 활성영역을 콘포말하게 덮고 상기 게이트 스페이서와 동일한 물질로 형성된 스페이서막;
    상기 기판 전면을 차례로 덮는 식각저지막; 및
    상기 식각저지막 상에 배치된 층간절연막을 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 식각저지막은 상기 버퍼 절연막, 게이트 스페이서 및 스페이서막과 접촉하는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 버퍼 절연막은 상기 게이트 스페이서 옆의 제1 활성영역 상에 선택적 성장 공정으로 형성된 산화막으로 이루어진 반도체 소자.
  19. 제 16 항에 있어서,
    상기 식각저지막은 질화막으로 형성된 반도체 소자.
  20. 제 16 항에 있어서,
    상기 제1 게이트 패턴 양측의 상기 제1 활성영역에 형성된 제1 소오스/드레인 영역; 및
    상기 제2 게이트 패턴 양측의 상기 제2 활성영역에 형성된 제2 소오스/드레인 영역을 포함하되, 상기 제1 소오스/드레인 영역은 저농도 영역 및 상기 저농도 영역에 비하여 높은 도펀트 농도를 갖는 고농도 영역을 포함하고, 상기 제2 소오스/드레인 영역은 실질적으로 균일한 도펀트 농도를 갖는 반도체 소자.
  21. 제 16 항에 있어서,
    상기 게이트 스페이서와 상기 제1 활성영역 사이 및 상기 스페이서막과 상기 제2 활성영역 사이에 개재된 산화막을 더 포함하는 반도체 소자.
  22. 제 16 항에 있어서,
    상기 제1 영역내 층간 절연막, 식각저지막 및 버퍼 절연막을 연속적으로 관통하여 상기 제1 게이트 패턴 일측의 상기 제1 활성영역과 접속된 도전체를 더 포함하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 제2 영역내 층간 절연막, 식각저지막 및 스페이서막을 연속적으로 관통하여 상기 제2 게이트 패턴 양측의 제2 활성영역에 각각 접속된 제1 랜딩 패드 및 제2 랜딩 패드를 더 포함하되, 상기 도전체, 제1 및 제2 랜딩 패드들 및 층간 절연막의 상부면들은 공면을 이루는 반도체 소자.
  24. 제 22 항에 있어서,
    상기 층간 절연막은 차례로 적층된 제1 층 및 제2 층을 포함하되,
    상기 제2 영역내 상기 제1 층, 식각저지막 및 스페이서막을 연속적으로 관통하여 상기 제2 게이트 패턴 양측의 제2 활성영역에 각각 접속된 제1 랜딩 패드 및 제2 랜딩 패드를 더 포함하고, 상기 제2 층은 상기 제1 및 제2 랜딩 패드들을 덮는 반도체 소자.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 제1 랜딩 패드과 전기적으로 접속된 비트라인; 및
    상기 제2 랜딩 패드와 전기적으로 접속된 캐패시터를 더 포함하는 반도체 소자.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 제2 게이트 패턴은 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연 패턴을 포함하고,
    상기 제1 및 제2 랜딩 패드들은 적어도 상기 제1 게이트 패턴 양측벽에 형성된 식각저지막과 각각 접촉된 반도체 소자.
KR1020070046065A 2007-05-11 2007-05-11 반도체 소자 및 그 형성 방법 KR100823177B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070046065A KR100823177B1 (ko) 2007-05-11 2007-05-11 반도체 소자 및 그 형성 방법
US12/117,627 US20080277708A1 (en) 2007-05-11 2008-05-08 Semiconductor devices and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070046065A KR100823177B1 (ko) 2007-05-11 2007-05-11 반도체 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100823177B1 true KR100823177B1 (ko) 2008-04-21

Family

ID=39571854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070046065A KR100823177B1 (ko) 2007-05-11 2007-05-11 반도체 소자 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20080277708A1 (ko)
KR (1) KR100823177B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150121767A (ko) * 2014-04-21 2015-10-30 삼성전자주식회사 반도체 장치 및 그의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950470B1 (ko) * 2007-06-22 2010-03-31 주식회사 하이닉스반도체 반도체 메모리소자의 스토리지전극 형성방법
KR20100105088A (ko) * 2009-03-20 2010-09-29 삼성전자주식회사 반도체 메모리 소자
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8134139B2 (en) * 2010-01-25 2012-03-13 Macronix International Co., Ltd. Programmable metallization cell with ion buffer layer
TWI556411B (zh) * 2011-07-22 2016-11-01 聯華電子股份有限公司 非揮發記憶體結構及其製造方法
KR20220060086A (ko) 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057380A (ko) * 1997-12-29 1999-07-15 김영환 모스 전계효과 트랜지스터의 제조방법
KR20010061115A (ko) * 1999-12-28 2001-07-07 박종섭 반도체소자의 콘택 형성방법
KR20030077285A (ko) * 2002-03-26 2003-10-01 삼성전자주식회사 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
KR20070002326A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002223B2 (en) * 2001-07-27 2006-02-21 Samsung Electronics Co., Ltd. Semiconductor device having elevated source/drain
US6683342B2 (en) * 2002-06-19 2004-01-27 United Microelectronics Corp. Memory structure and method for manufacturing the same
US6812103B2 (en) * 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
TWI323917B (en) * 2003-01-21 2010-04-21 Magnachip Semiconductor Ltd Method for forming salicide in semiconductor device
US7829150B2 (en) * 2004-06-17 2010-11-09 Cornell Research Foundation, Inc. Growth of inorganic thin films using self-assembled monolayers as nucleation sites

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057380A (ko) * 1997-12-29 1999-07-15 김영환 모스 전계효과 트랜지스터의 제조방법
KR20010061115A (ko) * 1999-12-28 2001-07-07 박종섭 반도체소자의 콘택 형성방법
KR20030077285A (ko) * 2002-03-26 2003-10-01 삼성전자주식회사 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
KR20070002326A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150121767A (ko) * 2014-04-21 2015-10-30 삼성전자주식회사 반도체 장치 및 그의 제조 방법
KR102190653B1 (ko) 2014-04-21 2020-12-15 삼성전자주식회사 반도체 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
US20080277708A1 (en) 2008-11-13

Similar Documents

Publication Publication Date Title
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
KR101116360B1 (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US20040159886A1 (en) Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
EP2948982B1 (en) Non-volatile memory cells with enhanced channel region effective width, and method of making same
KR100823177B1 (ko) 반도체 소자 및 그 형성 방법
US20130075813A1 (en) Semiconductor device
JP2006237605A5 (ko)
KR20110085502A (ko) 노어형 플래시 메모리 소자의 제조 방법
KR101602251B1 (ko) 배선 구조물 및 이의 형성 방법
KR100276390B1 (ko) 반도체 메모리 장치 및 그의 제조 방법
US20100093143A1 (en) Method of manufacturing semiconductor device
KR100351933B1 (ko) 반도체소자의 콘택 구조체 형성방법
US20160027785A1 (en) Semiconductor device and method for manufacturing same
KR101037495B1 (ko) 고집적 반도체 장치의 제조 방법 및 반도체 장치
KR100829611B1 (ko) 스택형 반도체 장치 및 그 제조 방법
KR101353346B1 (ko) 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
KR100830591B1 (ko) 개구부들을 포함하는 반도체 소자의 형성 방법
JP2004228571A (ja) Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法
KR101060766B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100549010B1 (ko) 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들
KR20090121475A (ko) 수직형 반도체 소자 및 그의 제조방법
KR100780618B1 (ko) 반도체 소자의 제조 방법
US20040018707A1 (en) Semiconductor device fabrication method
KR20050015984A (ko) 반도체 기억 장치 및 그 제조 방법
JP3678340B2 (ja) 不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee