JP4841123B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明の第1の実施形態について図面を参照しながら説明する。
以下、第1の実施形態の第1変形例に係る半導体記憶装置の製造方法について図11(a)〜図11(c)を参照しながら説明する。
以下、第1の実施形態の第2変形例に係る半導体記憶装置の製造方法について図12(a)〜図12(c)を参照しながら説明する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
以下、第2の実施形態の第1変形例に係る半導体記憶装置の製造方法について図20(a)〜図20(c)を参照しながら説明する。
以下、第2の実施形態の第2変形例に係る半導体記憶装置の製造方法について図21(a)〜図21(c)を参照しながら説明する。
102 素子分離絶縁膜
103 第1の活性領域(メモリ領域)
104 第2の活性領域(ロジック領域)
105 メモリゲート電極(ワード線/シリコン含有層)
106 側壁絶縁膜
107 不純物拡散層(ソース領域又はドレイン領域/ビット線)
108 メモリゲート間絶縁膜
109 シリサイド層
110 メモリゲート絶縁膜
110a 下部ゲート絶縁膜
110b 電荷蓄積膜
110c 上部ゲート絶縁膜
111 ロジックゲート絶縁膜
112 ロジックゲート電極(シリコン含有膜)
113 側壁絶縁膜
114 不純物拡散層(ソース領域又はドレイン領域)
115 第1の絶縁膜
116 第2の絶縁膜
117 シリサイド層
118 第1のレジストパターン
119 第2のレジストパターン
201 半導体基板
202 素子分離絶縁膜
203 第1の活性領域(メモリ領域)
204 第2の活性領域(ロジック領域)
205 メモリゲート電極(ワード線/シリコン含有膜)
206 側壁絶縁膜
207 不純物拡散層(ソース領域又はドレイン領域/ビット線)
208 メモリゲート間絶縁膜
209 シリサイド層
210 メモリゲート絶縁膜
210a 下部ゲート絶縁膜
210b 電荷蓄積膜
210c 上部ゲート絶縁膜
211 ロジックゲート絶縁膜
212 ロジックゲート電極(シリコン含有膜)
213 側壁絶縁膜
214 不純物拡散層(ソース領域又はドレイン領域)
215 絶縁膜
217 シリサイド層
Claims (25)
- 基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域を有する半導体記憶装置であって、
前記各メモリトランジスタのゲート電極は、その上面の中央部が縁部から上方に突き出す突き出し部を有し、
前記各メモリトランジスタのゲート電極における前記突き出し部の上面には、それぞれシリサイド層が形成されており、
前記基板上の前記メモリ領域を除く領域に形成され、ロジックトランジスタが配置されたロジック領域を有し、
前記ロジックトランジスタのゲート電極の上面及び前記ロジックトランジスタのソース領域又はドレイン領域となる不純物拡散層の各露出部分には、それぞれシリサイド層が形成されており、
前記メモリトランジスタのゲート電極におけるシリサイド層と、前記ロジックトランジスタのゲート電極におけるシリサイド層とは、基板面に垂直な方向の断面形状が互いに異なることを特徴とする半導体記憶装置。 - 前記各メモリトランジスタは、ソース領域又はドレイン領域となる不純物拡散層によって前記ビット線の一部を構成し、前記ゲート電極が前記ワード線の一部を構成することを特徴とする請求項1に記載の半導体記憶装置。
- 前記基板上における前記複数のメモリトランジスタのゲート電極同士の間の領域にはゲート間絶縁膜が形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記ロジックトランジスタのゲート電極の側面上には側壁絶縁膜が形成されていることを特徴とする請求項1〜3のうちのいずれか1項に記載の半導体記憶装置。
- 前記各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項1〜4のうちのいずれか1項に記載の半導体記憶装置。
- 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項5に記載の半導体記憶装置。 - 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項5に記載の半導体記憶装置。 - 前記各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記中層のシリコン窒化膜は、前記複数のメモリトランジスタの前記メモリゲート絶縁膜同士をつなぐように共通に形成されていることを特徴とする請求項1〜4のうちのいずれか1項に記載の半導体記憶装置。 - 前記複数のメモリトランジスタのうち、前記ワード線が延びる方向に隣り合う一対のメモリトランジスタにおける一方のソース領域と他方のドレイン領域とは共通の不純物拡散層からなることを特徴とする請求項2〜8のうちのいずれか1項に記載の半導体記憶装置。
- 基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法であって、
前記メモリ領域に、前記複数のメモリセルのうち前記ビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第1の不純物拡散層を前記ビット線が延びる方向に共通に形成する工程と、
前記基板上の前記メモリ領域にメモリゲート絶縁膜を形成すると共に、前記基板上の前記ロジック領域にロジックゲート絶縁膜を形成する工程と、
前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、
前記メモリ領域において、前記シリコン含有膜をパターニングして、前記複数のメモリトランジスタのうち前記ワード線が延びる方向に並ぶメモリトランジスタのゲート電極を前記ワード線が延びる方向に共通に形成すると共に、前記ロジック領域において、前記シリコン含有膜をパターンニングして、前記ロジックトランジスタのゲート電極を形成する工程と、
前記ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、
前記ロジック領域に、前記ロジックトランジスタのソース領域又はドレイン領域となる第2の不純物拡散層を形成する工程と、
前記メモリ領域及び前記ロジック領域の上に第1の絶縁膜を形成した後、形成した前記第1の絶縁膜の上に該第1の絶縁膜とは組成が異なる第2の絶縁膜を形成する工程と、
前記メモリ領域において、前記第2の絶縁膜及び前記第1の絶縁膜に対して順次エッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、
前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面を露出し且つ前記ゲート電極の上面の角部を除去すると共に、前記ビット線が延びる方向に隣接する前記メモリトランジスタのゲート電極同士の間に少なくとも前記第1の絶縁膜からなるゲート間絶縁膜を形成する工程と、
前記ロジック領域において、前記第2の絶縁膜及び前記第1の絶縁膜に対して順次エッチングを行なって、前記ロジックトランジスタのゲート電極の平坦な形状の上面及び前記第2の不純物拡散層の上面を露出する工程と、
前記複数のメモリトランジスタのゲート電極の角部が除去された上面、前記ロジックトランジスタのゲート電極の平坦な形状の上面及び前記第2の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記メモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項10に記載の半導体記憶装置の製造方法。
- 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、前記第2の絶縁膜及び前記第1の絶縁膜に対して行なうエッチングは、等方性のエッチングであることを特徴とする請求項10に記載の半導体記憶装置の製造方法。
- 前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、前記第2の絶縁膜及び前記第1の絶縁膜に対して行なうエッチングは、異方性のエッチングであることを特徴とする請求項10又は14に記載の半導体記憶装置の製造方法。
- 前記第2の絶縁膜及び前記第1の絶縁膜に対するエッチングは、前記第1の絶縁膜及び第2の絶縁膜のエッチングレートが前記シリコン含有膜のエッチングレートよりも高くなる条件で行なうことを特徴とする請求項10、14及び15のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記第2の絶縁膜は、逆スパッタ法により形成することを特徴とする請求項10に記載の半導体記憶装置の製造方法。
- 基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法であって、
前記メモリ領域に、前記複数のメモリセルのうち前記ビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第1の不純物拡散層を前記ビット線が延びる方向に共通に形成する工程と、
前記基板上の前記メモリ領域にメモリゲート絶縁膜を形成すると共に、前記基板上の前記ロジック領域にロジックゲート絶縁膜を形成する工程と、
前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、
前記メモリ領域において、前記シリコン含有膜をパターニングして、前記複数のメモリトランジスタのうち前記ワード線が延びる方向に並ぶメモリトランジスタのゲート電極を前記ワード線が延びる方向に共通に形成する工程と、
前記メモリ領域上及び前記ロジック領域の上に絶縁膜を形成する工程と、
前記メモリ領域において、前記絶縁膜に対してエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、
前記ゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面を露出し且つ前記ゲート電極の上面の角部を除去すると共に、前記ビット線が延びる方向に隣接する前記メモリトランジスタのゲート電極同士の間に前記絶縁膜からなるゲート間絶縁膜を形成する工程と、
前記ロジック領域において、前記シリコン含有膜をパターンニングして、前記ロジックトランジスタの平坦な形状の上面を有するゲート電極を形成する工程と、
前記ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、
前記ロジック領域に、前記ロジックトランジスタのソース領域又はドレイン領域となる第2の不純物拡散層を形成する工程と、
前記複数のメモリトランジスタのゲート電極の角部が除去された上面、前記ロジックトランジスタのゲート電極の平坦な形状の上面及び前記第2の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記メモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項18に記載の半導体記憶装置の製造方法。
- 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項19に記載の半導体記憶装置の製造方法。 - 前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項19に記載の半導体記憶装置の製造方法。 - 前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、前記絶縁膜に対して行なうエッチングは、等方性のエッチングであることを特徴とする請求項18に記載の半導体記憶装置の製造方法。
- 前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、前記絶縁膜に対して行なうエッチングは、異方性のエッチングであることを特徴とする請求項18又は22に記載の半導体記憶装置の製造方法。
- 前記絶縁膜に対するエッチングは、前記絶縁膜のエッチングレートが前記シリコン含有膜のエッチングレートよりも高くなる条件で行なうことを特徴とする請求項18、22及び23のうちのいずれか1項に記載の半導体記憶装置の製造方法。
- 前記絶縁膜は、逆スパッタ法により形成することを特徴とする請求項18に記載の半導体記憶装置の製造方法。
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