CN101088155A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101088155A
CN101088155A CNA2004800446661A CN200480044666A CN101088155A CN 101088155 A CN101088155 A CN 101088155A CN A2004800446661 A CNA2004800446661 A CN A2004800446661A CN 200480044666 A CN200480044666 A CN 200480044666A CN 101088155 A CN101088155 A CN 101088155A
Authority
CN
China
Prior art keywords
film
interlayer dielectric
semiconductor device
ono film
phosphorus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800446661A
Other languages
English (en)
Inventor
宍户清和
东雅彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sbanson Japan Co Ltd
Spansion LLC
Original Assignee
Sbanson Japan Co Ltd
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sbanson Japan Co Ltd, Spansion LLC filed Critical Sbanson Japan Co Ltd
Publication of CN101088155A publication Critical patent/CN101088155A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种半导体装置，其具有：半导体基板(1)、形成于该基板上且形成有接触孔(11)的ONO膜(4)、直接形成于ONO膜(4)上的层间绝缘膜(10)；其中，该层间绝缘膜(10)含有磷。此层间绝缘膜(10)，在其与ONO膜(4)的界面部中，含有4.5wt％以上的磷。层间绝缘膜(10)具有其与ONO膜(4)相接的第1部分(8)、与经设置于第1部分上的第2部分(9)，且第1部分的磷浓度在第2部分的磷浓度以上。

Description

半导体装置及其制造方法
技术领域
本发明关于半导体装置及其制造方法，尤其关于具有ONO(Oxide/Nitride/Oxide，即氧化物/氮化物/氧化物)膜的非挥发性半导体记忆体及其制造方法。
背景技术
近年来，可数据重写的半导体装置的非挥发性记忆体受到广泛利用。在这种非挥发性记忆体的技术领域中，正进行开发技术以提高每单位面积的位元(bit)量并减低每单位位元的成本。
作为非挥发性记忆体，一般使用NOR(反或)型或NAND(反及)型的阵列形式的浮栅极(floating gate)式快闪记忆体(flash memory)。其中，NOR型的阵列形式的浮栅极式快闪记忆体虽然具有可随机存取的优点，但相反地，由于需要在每个单元(cell)设置位元线/接触部(contact)，故有难以高密度化的问题。另一方面，NAND型的阵列形式的浮栅极式快闪记忆体使单元串联连接而可使位元线/接触部的数目减少，故可高密度配置元件，但相反地有无法随机存取的问题。此外，一般而言，浮栅极型的快闪记忆体其通道绝缘膜的薄膜化并不容易，而会成为将记忆体进行大容量化时的障碍。
为了处理这种问题，已知有将电荷局部性地蓄积而使多值数据记忆于1单元的方法。此在通常的浮栅极型快闪记忆体中，相对于电荷以空间性相同地蓄积于浮栅极中并通过控制此蓄积电荷量而读取单元/电晶体的临限值(threshold)变化的形式，而为以电荷捕获性的材料来形成栅极绝缘膜的至少一部分，并控制于该部分所捕获的电荷量，藉此读取单元/电晶体的临限值变化的形式的记忆体。具体而言，将栅极电极正下方的栅极绝缘膜构造作成ON构造或ONO构造，在电晶体的源极(Source)、汲极(Drain)附近的Si3N4膜使电荷局部性地蓄积，藉此使每1单元可记忆2位元的数据。以此形式的记忆体而言，已知有埋入位元线型SONOS式等形式。在埋入位元线型SONOS式记忆体中，由于位元线具有作为各单元的源极与汲极的功能，故在以下的说明中，意指单元的源极与汲极时亦以位元线来表达。
这种埋入位元线型SONOS式记忆体，与浮栅极型的单元相比，其构造较为简单，可随机存取，且由于其阵列构造为无接触(contactless)，每1单而可记忆2位元的资讯，故可记忆高密度的资讯(单元面积可缩小化至1/2)，在产业上为极有用的器件(device)。此处，所谓埋入位元线构造，指通过将成为SONOS式记忆***元线的源极/汲极扩散层形成于字线(Wordline)下，而制成一种阵列构造，其使记忆体虽然是NOR型却不需要于每个电晶体设置位元线/接触部。
此时，为了降低位元线的电阻，在形成于ONO膜上的层间绝缘膜上形成金属配线层，并透过形成于层间绝缘膜及ONO膜的接触孔(contact hole)来连接金属配线层与位元线。
在浮栅极型的快闪记忆体中，如专利文献1所记载，提案有2层构造的层间绝缘膜。此层间绝缘膜形成于未含有用以覆盖栅极电极的杂质的氧化硅膜上，并由磷浓度高且硼浓度低的下层部、与相对于此下层部其磷浓度较低且硼浓度较高的上层部所构成。在专利文献1中，说明由于上层部的BPSG(Borophosphosilicate Glass，硼磷硅玻璃)膜因磷浓度低而难以吸湿，且下层部因磷浓度高而易于吸湿，故防止水分从外部侵入，并且一旦有水分侵入即会被固定于下层部的BPSG膜，所以水分无法到达元件表面。因此，被认为可防止当栅极氧化膜因水侵入而受到损伤时，在以导电体所形成的浮栅极中所蓄积的电荷会全部流出的现象。
专利文献1：日本专利第2791090号
发明内容
发明欲解决的课题
然而，在具有ONO膜的快闪记忆体中，由于其与浮栅极型相异，将电荷蓄积于为绝缘体的氮化膜中，故即使如专利文献1所记载地可有效防止水分侵入，亦被认为此效用无法直接使数据保存特性大幅上升。因此，在具有ONO膜的快闪记忆体中，现在需求能用以使数据保存特性上升的崭新手段。
本发明的课题在具有ONO膜的快闪记忆体中，改善此构造固有的电荷遗失(charge loss)，并使数据保存特性上升。
解决课题的方法
本发明为一种半导体装置，其具有：半导体基板、形成于该基板上且形成有接触孔的ONO膜、以及直接形成于该ONO膜上的层间绝缘膜。其中，该层间绝缘膜含有磷。
所述半导体装置可为下述构成方式：其具有形成于所述ONO膜上的栅极电极，且所述层间绝缘膜直接形成于所述栅极电极上。另外，所述半导体亦可为下述构成方式：其具有形成于所述ONO膜上的栅极电极，且所述层间绝缘膜以与形成于所述栅极电极上部的硅化物区域相接的方式所形成。
较佳为所述层间绝缘膜在其与所述ONO膜的界面部中，含有4.5wt％以上的磷。若要更加以界定，则所述层间绝缘膜在其与所述ONO膜的界面部中，于成膜后，含有4.5wt％以上10.0wt％以下的磷。
例如，所述层间绝缘膜具有与ONO膜相接的第1部分、以及设置于该第1部分上的第2部分，且第1部分的磷浓度在第2部分的磷浓度以上。然后，所述第2部分可以含有硼而构成。
所述层间绝缘膜例如为CVD(Chemical vapor deposition，化学气相沉积)氧化膜或SOD(Spin on dielectric，旋涂式介电质)膜，且以CVD氧化膜而言，可为TEOS(Tetraethoxysilane，四乙氧基硅烷)氧化膜或HDP(High density plasma，高密度电浆)氧化膜中的任一者。
本发明又为一种半导体装置的制造方法，其包括下列步骤：在形成有扩散区域的半导体基板上形成ONO膜的步骤；在该ONO膜上形成含有磷的层间绝缘膜的步骤；在所述层间绝缘膜及ONO膜上形成接触孔，并透过该接触孔，将与所述扩散区域接触的金属配线层形成于所述层间绝缘膜上的步骤。形成所述层间绝缘膜的步骤，较佳为以在其与ONO膜的界面部分中含有4.5wt％以上的磷的方式，来形成所述层间绝缘膜。
发明的效果
经设置于ONO膜上的层间绝缘膜所含有的磷，被认为具有将从设置于ONO膜的接触孔往接触部侵入的可动离子予以捕捉的作用，而可抑制电荷遗失并使数据保存特性提升。尤其是，由于含有磷的层间绝缘膜直接形成于ONO膜上，故会得到有效地捕捉可动离子的优异效果。
附图说明
第1图(A)及第1图(B)为分别显示本发明者进行实验的结果的图，第1图(A)为显示BPSG膜的成长条件与硼浓度的关系的图，第1图(B)为显示BPSG膜的成长条件与磷浓度的关系的图。
第2图为显示本发明进行实验的结果的图，为显示BPSG膜的初期层磷浓度(界面部)与不良率的关系的图。
第3图(A)为本发明的一实施例的半导体装置的剖面图，第3图(B)为显示同一半导体装置的ONO膜的构造的剖面图。
第4图为显示将本发明的一实施例的效果与比较例加以对比的图。
第5图(A)及第5图(B)为显示本发明的一实施例的半导体装置的制造方法的图。
具体实施方式
本发明者为在具有ONO膜的快闪记忆体中，通过实验而确认数据保存特性劣化的一个原因。
在本发明所进行的实验中，使BPSG膜在ONO膜上成长，并测量硼浓度与磷浓度。通过此实验，可知成膜后的硼浓度不会取决于膜厚度而为约略一定值，与设定值没有大幅差异；相对于此，磷浓度不会与膜厚度方向一致，而是具有梯度，尤其是在界面部(为BPSG膜的初期层，且为在ONO膜上于初期成长阶段所堆积的部分)的磷浓度会变得极端低。
第1图(A)与第1图(B)为显示上述实验结果。横轴为显示以下所说明的3种成膜方法，纵轴为显示磷浓度。在此实验中，具有0.6μm(即6000)的膜厚度的BPSG膜由以下3种方法所形成。在第1方法中，将0.3μm的BPSG膜予以积层2层。在第2方法中，将1.5μm的BPSG膜予以积层4层。在第3方法中，将1μm的BPSG膜予以积层6层。任一种BPSG膜，皆以成膜后的硼浓度成为4.5wt％、且磷浓度成为4.5wt％的方式而成膜。第1图(A)为显示硼浓度，第1图(B)为显示磷浓度。可知硼浓度不拘于BPSG膜厚度而为约略一定值；相对于此，当膜厚度越薄，磷浓度就越降低。所以，当成膜为0.6μm的BPSG膜时，第1图(B)的实验结果为显示在与ONO膜的界面附近的初期层浓度为低。
本发明者更进一步地，通过实验而调查上述实验结果与具有ONO膜的快闪记忆体的数据保存特性的关系。第2图为显示BPSG膜的初期层的磷浓度与因电荷遗失所造成的不良率的关系的图。当初期层的磷浓度为4.5wt％时，不良率几乎为0％；相对于此，可知当磷浓度为4.1％时，不良率会变高。所以，可知数据保存特性大幅地取决于在ONO膜的界面部中的层间绝缘膜的磷浓度。可容易地推知在从4.5wt％至4.1wt％为止的浓度中，不良率会逐渐地升高；另外，可知在超过4.5wt％的磷浓度中，不良率几乎为0％。惟，若BPSG膜的磷与硼的合计浓度超过10wt％，则由于有结晶化、杂质析出等的疑虑，故以BPSG膜的杂质浓度总共为10wt％以下为较佳。
如后文所述，推测磷具有将从ONO膜往接触孔侵入的可动离子予以捕捉的作用。此时，界面部可为不含有硼而仅含有磷的绝缘膜。由于硼与可动离子的捕捉并不相关，故在接近界面的层间绝缘膜部分(后述的界面部，相当于初期层或第1部分)中以不含硼而构成为较佳。此时，此部分的磷浓度为4.5wt％以上10wt％以下。
较佳为将界面部(层间绝缘膜的第1部分)与残余部分(层间绝缘膜的第2部分)以如下述所构成。第1部分含有4.5wt％以上10wt％以下的磷的PSG膜，第2部分为磷浓度与硼浓度的合计为10wt％以下的BPSG膜。第1部分的PSG膜与ONO膜相接。此时，磷浓度不需要与第1部分相同，可为在4.5wt％以上10wt％以下的范围内的浓度梯度。例如，磷浓度会随着从与ONO膜的界面离开而变低。此外，亦可构成为第1部分的磷浓度与第2部分的磷浓度为相等，或是第1部分的磷浓度在第2部分的磷浓度以上。若考虑到磷在界面附近的可动离子的捕捉作用，则以在界面侧的第1部分的磷浓度高于第2部分的磷浓度为较佳。另外，2层构成并非用以解决发明的课题的必须要件，只要杂质的合计浓度为4.5wt％以上10wt％以下，可为任何数目的层构成。
磷浓度为4.5wt％以上的界面部，亦即第1部分的膜厚度以至少为0.02μm以上为较佳。亦即，只要是为此厚度以上，推测可排除稼动离子的影响，而得到良好的数据保存特性。若要更加以界定，则以第1部分的膜厚度在0.02μm至0.20μm的范围内为较佳。界面部的厚度，以在使磷的捕捉作用可有效地发挥且不会发生空孔(void)的范围内为较佳。或是厚度的上限以层间绝缘膜10所埋入的电极间的最小间隔的1/2以下为较佳。
实施例
第3图(A)为本发明的一实施例的半导体装置的剖面图。图示的半导体装置为显示快闪记忆体的核心部。在硅等半导体基板1的表面部分形成阱(well)区域2，在阱区域2中形成有位元线区域3。在半导体基板1的核心部整面，形成有ONO膜4。如第3图(B)所示，ONO膜4具有从半导体基板1侧依序地将通道绝缘膜4a、蓄积用氮化膜4b及氧化膜4c予以积层所成的ONO构造。此氮化膜4b将经捕获的电荷予以蓄积。在ONO膜4形成有接触孔11。在ONO膜4上形成有栅极电极5，且在其侧部形成有侧壁(sidewall)7。此外，在栅极电极5的上面，通过自动对准硅化物技术(Salicide，即Self-AlignedSilicide)而形成二硅化钴区域6。亦可使用钛、镍或铂以替代此硅化物膜的钴。
在接触孔11附近的ONO膜4上、二硅化钴区域6及侧壁7上，直接形成有层间绝缘膜10。亦即，层间绝缘膜10与ONO膜4或二硅化钴区域6相接。层间绝缘膜10具有实施方式所说明的构造。第3图(A)所示的层间绝缘膜10，CVD氧化膜或SOD(Spin on dielectric，旋涂式介电质)膜，且以CVD氧化膜而言，例如可为TEOS氧化膜或HDP氧化膜。另外，层间绝缘膜10以第1部分8与第2部分9所构成的2层构成。第1部分8为PSG膜，第2部分9为BPSG膜。PSG膜8的磷浓度(刚堆积完PSG膜时的磷浓度)为4.5wt％以上10wt％以下，具有0.05μm的厚度。又，BPSG膜9的磷浓度(刚堆积完PSG膜时的磷浓度)例如为2.9wt％，刚成膜时具有1.15μm的厚度，但在之后通过CMP(chemical mechanical polishing；化学机械研磨)等的处里，于最终的器件型态为具有0.8μm左右的厚度。此时，BPSG膜9的硼浓度虽然为7.1wt％以下的任意值，但若过低会产生空孔，故使其成为适当的硼浓度。
在这种构成的层间绝缘膜10，为形成有与形成于ONO膜4的接触孔11呈连续的接触孔13。透过接触孔11与13(此等的中填充有导电体12)，使形成于层间绝缘膜10上的金属配线层14与位元线区域3以电性连接。
第4图为显示上述本实施例的不良率、与以BPSG膜形成层间绝缘膜10的比较例(界面部的磷浓度为2.9wt％)的不良率。比较例的膜厚度，与本实施例相同地在刚成膜完时为1.2μm，在CMP处理后为0.8μm。依据本实施例，可知比起比较例更改善不良率。其理由的一，认为为层间绝缘膜10的第1部分8所含的磷，会将从ONO膜4往接触孔11的导电体12侵入(侵入至接触孔中)的可动离子予以捕捉。此时，由于第1部分8为形成为直接接触于ONO膜4，故认为通过磷所实施的捕捉可更为有效地进行。
第5图(a)、(b)为显示上述实施例的半导体装置的制造步骤的图。第5图(a)为将直至在半导体基板1上生成ONO膜4为止的流程予以图示。以公知的方法，将阱区域2形成于半导体基板1之后，使通道绝缘膜121、蓄积用氮化膜122及氧化膜123依序积层而形成ONO构造的膜4，在此积层膜的定处设置开口部，此开口部为用以通过光微影技术(photolithography)而形成位元线区域3。然后，从这些开口部予以离子注入，而形成位元线区域3。此步骤为例如将通过HF处理而去除核心部及周边电路部(省略图示)的绝缘膜的半导体基板100的主面予以热氧化而形成膜厚7nm的通道氧化膜，在此通道氧化膜上堆积膜厚10nm的CVD氮化膜，再将CVD氧化膜堆积于CVD氮化膜上，而制成ONO构造。另外，从位元线扩散层形成用的开口部，以加速电压50KeV将剂量1.0×1015cm-2的砷，进行离子注入而形成位元线区域4。并且，上述ONO膜4虽不仅形成于核心部，亦形成于周边电路部，但由于此周边电路部不需要此ONO构造，故通过光阻图案化技术去除周边电路部的ONO膜4。
然后，如第5图(B)所示，使栅极电极用导电性膜成长于ONO膜4上，对栅极电极用导电性膜
施行光阻图案化与蚀刻处理，而形成栅极电极5(字线)。此栅极电极用导电性膜，为例如通过热CVD法而使其成长为厚度0.18μm的聚硅膜。接着，在栅极电极5的侧面形成侧壁7。然后，以使用有钴的自动对准硅化物技术制程，形成二硅化钴区域6。
接着，通过TEOS或HDP等的CVD法来堆积硅氧化膜，形成层间绝缘膜10。此时，控制磷与硼的剂量，形成所述构成的层间绝缘膜10。然后，于层间绝缘膜10形成接触孔13，于ONO膜4形成接触孔11，并将导电体12填充于接触孔11及13中，并形成金属配线层14。
以上，说明本发明的实施型态及实施例。本发明并未限定于此，在本发明的范围内，亦可有其他实施型态或实施例。另外，本发明的半导体装置不仅为如快闪记忆体等半导体记忆装置，亦包括具备快闪记忆体与其他半导体电路的各种类型的半导体装置。

Claims (12)

1.一种半导体装置，具有：
半导体基板；
ONO膜，形成于所述基板上且形成有接触孔；以及
层间绝缘膜，直接形成于所述ONO膜上，并且所述层间绝缘膜含有磷。
2.如权利要求1所述的半导体装置，其中，所述半导体装置还具有形成于所述ONO膜上的栅极电极，且所述层间绝缘膜直接形成于所述栅极电极上。
3.如权利要求1所述的半导体装置，其中，所述半导体装置还具有形成于所述ONO膜上的栅极电极，且所述层间绝缘膜被形成为与形成于所述栅极电极上部的硅化物区域相接。
4.如权利要求1至3中任一项所述的半导体装置，其中，所述层间绝缘膜在其与所述ONO膜的界面部中，含有4.5wt％以上的磷。
5.如权利要求1至3中任一项所述的半导体装置，其中，所述层间绝缘膜在其与所述ONO膜的界面部中，于成膜后含有4.5wt％以上10.0wt％以下的磷。
6.如权利要求1至3中任一项所述的半导体装置，其中，所述层间绝缘膜具有与ONO膜相接的第1部分以及设置于所述第1部分上的第2部分，且第1部分的磷浓度在第2部分的磷浓度以上。
7.如权利要求6所述的半导体装置，其中，所述第2部分含有硼。
8.如权利要求1至6中任一项所述的半导体装置，其中，所述层间绝缘膜为氧化膜。
9.如权利要求1至8中任一项所述的半导体装置，其中，所述层间绝缘膜为CVD氧化膜或SOD膜。
10.如权利要求1至8中任一项所述的半导体装置，其中，所述层间绝缘膜为TEOS氧化膜或HDP氧化膜中的任一者。
11.一种半导体装置的制造方法，具有下列步骤：
在形成有扩散区域的半导体基板上形成ONO膜的步骤；
在所述ONO膜上形成含有磷的层间绝缘膜的步骤；以及
在所述层间绝缘膜及ONO膜形成接触孔，并通过所述接触孔，将与所述扩散区域接触的金属配线层形成于所述层间绝缘膜上的步骤。
12.如权利要求11所述的半导体装置的制造方法，其中，所述形成层间绝缘膜的步骤，是以在与所述ONO膜的界面部分中含有4.5wt％以上的磷的方式，来形成所述层间绝缘膜。
CNA2004800446661A 2004-10-25 2004-10-25 半导体装置及其制造方法 Pending CN101088155A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/015774 WO2006046274A1 (ja) 2004-10-25 2004-10-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN101088155A true CN101088155A (zh) 2007-12-12

Family

ID=36227526

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800446661A Pending CN101088155A (zh) 2004-10-25 2004-10-25 半导体装置及其制造方法

Country Status (6)

Country Link
US (1) US20060214218A1 (zh)
JP (1) JP5047625B2 (zh)
CN (1) CN101088155A (zh)
DE (1) DE112004003004T5 (zh)
GB (1) GB2434486A (zh)
WO (1) WO2006046274A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545227A (zh) * 2012-07-10 2014-01-29 无锡华润上华科技有限公司 监控半导体器件中磷硅玻璃层的磷浓度的方法
CN110235229A (zh) * 2017-01-17 2019-09-13 株式会社电装 半导体装置及其制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158289A (ja) * 2005-11-11 2007-06-21 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
DE202007001431U1 (de) 2007-01-31 2007-05-16 Infineon Technologies Austria Ag Halbleiteranordnung und Leistungshalbleiterbauelement
JP2009049230A (ja) * 2007-08-21 2009-03-05 Panasonic Corp 半導体記憶装置及びその製造方法
US7691751B2 (en) * 2007-10-26 2010-04-06 Spansion Llc Selective silicide formation using resist etchback
US7951704B2 (en) * 2008-05-06 2011-05-31 Spansion Llc Memory device peripheral interconnects and method of manufacturing
US8669597B2 (en) 2008-05-06 2014-03-11 Spansion Llc Memory device interconnects and method of manufacturing
JP2010010260A (ja) * 2008-06-25 2010-01-14 Panasonic Corp 半導体記憶装置及びその製造方法
JP2010272649A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
CN102487057B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 金属前介质层及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0280276B1 (en) * 1987-02-27 1993-05-19 Kabushiki Kaisha Toshiba Ultraviolet erasable nonvolatile semiconductor memory device and manufacturing method therefor
DE69028665T2 (de) * 1989-07-18 1997-04-17 Sony Corp., Tokio/Tokyo Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung
US5338954A (en) * 1991-10-31 1994-08-16 Rohm Co., Ltd. Semiconductor memory device having an insulating film and a trap film joined in a channel region
JPH05291414A (ja) * 1992-04-13 1993-11-05 Ricoh Co Ltd 半導体装置とその製造方法
JPH06232416A (ja) * 1993-02-03 1994-08-19 Rohm Co Ltd 半導体記憶装置およびその製法
JP3794027B2 (ja) * 1993-08-06 2006-07-05 ソニー株式会社 Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法
DE69417211T2 (de) * 1994-04-12 1999-07-08 Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen
US5672907A (en) * 1995-03-22 1997-09-30 Nippon Steel Corporation Semiconductor device having character in BPSG film
JPH08321502A (ja) * 1995-03-22 1996-12-03 Nippon Steel Corp 半導体装置
JPH09213955A (ja) * 1996-02-01 1997-08-15 Hitachi Ltd 半導体装置の製造方法
JPH1083972A (ja) * 1996-09-06 1998-03-31 Yamaha Corp 低抵抗シリサイド層形成法
TW449872B (en) * 1998-11-12 2001-08-11 Hyundai Electronics Ind Method for forming contacts of semiconductor devices
US20020061639A1 (en) * 2000-10-02 2002-05-23 Kazuichiroh Itonaga Semiconductor device and method for manufacturing the same
JP3676276B2 (ja) * 2000-10-02 2005-07-27 松下電器産業株式会社 半導体装置及びその製造方法
KR100418091B1 (ko) * 2001-06-29 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2004228351A (ja) * 2003-01-23 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6977408B1 (en) * 2003-06-30 2005-12-20 Lattice Semiconductor Corp. High-performance non-volatile memory device and fabrication process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545227A (zh) * 2012-07-10 2014-01-29 无锡华润上华科技有限公司 监控半导体器件中磷硅玻璃层的磷浓度的方法
CN103545227B (zh) * 2012-07-10 2016-08-17 无锡华润上华科技有限公司 监控半导体器件中磷硅玻璃层的磷浓度的方法
CN110235229A (zh) * 2017-01-17 2019-09-13 株式会社电装 半导体装置及其制造方法
CN110235229B (zh) * 2017-01-17 2022-08-12 株式会社电装 半导体装置及其制造方法

Also Published As

Publication number Publication date
DE112004003004T5 (de) 2007-10-25
GB0707819D0 (en) 2007-05-30
US20060214218A1 (en) 2006-09-28
JPWO2006046274A1 (ja) 2008-05-22
WO2006046274A1 (ja) 2006-05-04
GB2434486A8 (en) 2007-07-26
GB2434486A (en) 2007-07-25
JP5047625B2 (ja) 2012-10-10

Similar Documents

Publication Publication Date Title
US8759921B2 (en) Semiconductor memory device and method of manufacturing the same
KR101117349B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US8564046B2 (en) Vertical semiconductor devices
US20080247214A1 (en) Integrated memory
US20080048245A1 (en) Semiconductor device and manufacturing methods thereof
US7615448B2 (en) Method of forming low resistance void-free contacts
US20120181603A1 (en) Vertical channel type non-volatile memory device and method for fabricating the same
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
CN102237368A (zh) 非易失性存储器件及其制造方法
JP2009164485A (ja) 不揮発性半導体記憶装置
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US20060214218A1 (en) Semiconductor device and method of fabricating the same
US7666740B2 (en) Nonvolatile semiconductor memory device to realize multi-bit cell and method for manufacturing the same
US20120256253A1 (en) Vertical Memory Devices
US20090140313A1 (en) Nonvolatile memory devices and methods of forming the same
US20170025437A1 (en) Independent vertical-gate 3-d nand memory circuit
JP2018137299A (ja) 半導体装置
US7737483B2 (en) Low resistance void-free contacts
US9812398B2 (en) Semiconductor memory device having memory cells provided in a height direction
KR101970316B1 (ko) 삼차원 낸드 플래시 메모리 및 그 제조방법
JP2018152413A (ja) 半導体装置及びその製造方法
US7847340B2 (en) Semiconductor device and method for manufacturing the same
CN112436017A (zh) 半导体装置及其制造方法
US7166512B2 (en) Method of fabricating non-volatile memory
US11751393B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication