JP2009032788A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置を高集積化することのできる技術を提供する。
【解決手段】スタンダードセルＣＬは、ｎ型ウエル２ｎに設けられ、金属シリサイド膜で覆われたｐ＋型拡散層３ｐおよびｎ＋型拡散層４ｎを有している。ｐ＋型拡散層３ｐはＭＩＳトランジスタのソース／ドレインを構成し、ｎ＋型拡散層４ｎはタップＴＰ１を構成する。ｐ＋型拡散層３ｐは、コンタクト７ｐを介して配線層６ａと電気的に接続されており、ｎ＋型拡散層４ｎは、コンタクト７を介して配線層６と電気的に接続されている。また、ｐ＋型拡散層３ｐがｎ＋型拡散層４ｎと接触している。ＭＩＳトランジスタのソースノードに給電される電源電位が拡散層と配線層の２層を用いて行われる。
【選択図】図１
【解決手段】スタンダードセルＣＬは、ｎ型ウエル２ｎに設けられ、金属シリサイド膜で覆われたｐ＋型拡散層３ｐおよびｎ＋型拡散層４ｎを有している。ｐ＋型拡散層３ｐはＭＩＳトランジスタのソース／ドレインを構成し、ｎ＋型拡散層４ｎはタップＴＰ１を構成する。ｐ＋型拡散層３ｐは、コンタクト７ｐを介して配線層６ａと電気的に接続されており、ｎ＋型拡散層４ｎは、コンタクト７を介して配線層６と電気的に接続されている。また、ｐ＋型拡散層３ｐがｎ＋型拡散層４ｎと接触している。ＭＩＳトランジスタのソースノードに給電される電源電位が拡散層と配線層の２層を用いて行われる。
【選択図】図１
Description
本発明は、半導体装置に関し、特に、スタンダードセル方式の半導体装置に適用して有効な技術に関する。
半導体装置の小型化の要求に対し、例えば半導体チップのサイズを縮小することが行われる。このため半導体チップに形成されるトランジスタも微細化が図られる。この微細化によりチップサイズを縮小できる一方で、トランジスタ特性を向上することもできる。しかしながら、トランジスタの微細化の技術に対して、例えば配線やコンタクトの微細化の技術が遅れているため、配線やコンタクトの配置には工夫が必要となってくる。なお、本願においてコンタクトとは、ウエルまたは基板と、電源電位または基準電位（例えばＧＮＤ）を接続するコンタクトをいう。
例えば、トランジスタが微細化により小さくなり、配線やコンタクトの占める領域が相対的に大きくなると、スタンダードセルが構成される所定の領域内において、スタンダードセル上の領域であっても空いている領域に配線やコンタクトを配置することが不可能となる。このため、スタンダードセルが形成される領域の大きさを大きくするか、またはトランジスタを構成する拡散層の大きさを縮小することが考えられる。
特開２００６−２８７２５７号公報（特許文献１）には、スタンダードセルのより一層の縮小化を達成し、集積度を向上させる技術が開示されている。具体的には、スタンダードセルは、セルとセルに電位を供給するタップとの境界線を越えて形成されたサブストレート領域（拡散層）を有している。このサブストレート領域は隣接するセルのうちいずれかのセルで共有に用いられ、サブストレート領域にはサブストレート領域に所定の電位を供給するコンタクトが不均一な間隔で形成されている。このコンタクトはサブストレート領域の幅の中心から隣接するセル側よりに配置形成されている。すなわち、コンタクトが配置された部分のサブストレート領域を形成する拡散層は、セルの内側に拡張されて配置されている。
特開２００６−２８７２５７号公報（第１図）
本発明者らは、スタンダードセル方式の半導体装置に関する検討を行っている。図１１および図１２に本発明者らが検討したＭＩＳトランジスタから構成されるスタンダードセルを備えた半導体装置の要部平面図（レイアウトパターン）を示す。符号１０１は電源電位用のタップを構成する拡散層、１０１ａは拡散層１０１から突起した拡張部、１０２は基準電位用のタップを構成する拡散層、１０２ａは拡散層１０２から突起した拡張部、１０３、１０３ａはコンタクト、１０４はＭＩＳトランジスタを構成する拡散層、１０５はＭＩＳトランジスタのゲート（ゲート電極）である。なお、図１１と図１２中の符号ＸおよびＹはそれぞれ図中の左右方向および上下方向の幅であり、スタンダードセルが構成される所定の領域を示したものであり、符号Ｚはタップを構成する拡散層１０１、１０２の幅（図中上下方向）である。
図１１はコンタクト１０３の位置合わせマージンを最小とした場合、図１２はコンタクト１０３の位置合わせマージンに余裕を持たせた場合を示している。また、図１１および図１２では、拡散層１０２を共通としたレイアウトパターンが示されている。タップを構成する拡散層１０１、１０２に沿うように多くのコンタクト１０３が設けられているが、これは各セルに電圧供給する際の電圧降下防止のためである。このコンタクト１０３のうち、拡張部１０１ａ、１０２ａに掛かるようにコンタクト１０３ａが設けられている。
図１１および図１２に示すように、本発明者らが検討したレイアウトパターンは上記特許文献１と同様にコンタクト１０３は拡散層１０１、１０２の幅Ｚの中心からセルの内側よりに配置形成されるように、電源電位用のタップを構成する拡散層１０１から突起した拡張部１０１ａに掛けてコンタクト１０３を設けるようにしている。また、基準電位用のタップを構成する拡散層１０２から突起した拡張部１０２ａに掛けてコンタクト１０３ａを設けている。
スタンダードセル内では、セルの端子の位置、セル大きさなどが必ずしも一致するとは限らないため、拡張部１０１ａ、１０２ａの配置、およびその拡張部１０１ａ、１０２ａに掛かるコンタクト１０３の配置も様々なパターンを採ることが考えられる。ここで、図１１中の円囲み部のように、拡張部１０２ａが拡散層１０２の図中の上下方向に配置された場合、図１１ではコンタクト１０３、１０３ａの位置合わせマージンが最小であるため、コンタクト１０３ａ同士で重なって配置されることも考えられる。また、コンタクト１０３の位置合わせマージンに余裕がない場合、コンタクト１０３の位置ずれが起きると、コンタクト１０３の一部が拡散層１０２上からはずれてしまい、導通しない問題が生じる場合がある。
一方、図１２に示すように、コンタクト１０３、１０３ａの位置合わせマージンに余裕を持たせた場合、コンタクト１０３ａ同士の接触、またはコンタクト１０３の非導通を回避することができる。しかしながら、コンタクト１０３、１０３ａの位置合わせマージンを大きくするために拡散層１０１、１０２の幅Ｚを大きく取る必要がある。このため、スタンダードセルが形成される半導体チップのチップサイズを同一とし、同じ数のスタンダードセルを設けた場合、スタンダードセルが形成される領域の幅Ｙが狭くなり、スタンダードセルが形成される領域が小さくなる。すなわち、タップを構成する拡散層１０１、１０２の面積が大きくなった分だけ、図１１に示すＭＩＳトランジスタのチャネル幅Ｃ１に対して、図１２に示すチャネル幅Ｃ２が狭くなってしまうことになり、ＭＩＳトランジスタで得られる電流が少なくなってしまう。
また、一方で本願発明者の検討によれば、拡張部１０１ａ、１０２ａと、拡散層１０１、１０２とは、互いに異なる導電性の不純物領域である。拡張部１０１ａ、１０２ａ上および拡散層１０１、１０２上にはシリサイド膜が形成されているが、このような互いに異なる導電性を有する領域の境界部においては、シリサイド膜が凝集しやすくなり、断線を引き起こすという不具合があることを見出した。
本発明の目的は、半導体装置を高集積化することのできる技術を提供することにある。
本発明の他の目的は、スタンダードセル方式の半導体装置の導通不良を無くし、かつ、スタンダードセルのレイアウトサイズを減少できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態で示す半導体装置は、スタンダードセルを備えている。前記スタンダードセルを備えた半導体装置は、半導体基板と、前記半導体基板の主面に設けられた第１導電型のウエルと、前記ウエルに設けられた前記第１導電型とは反対の第２導電型の第１拡散層と、前記ウエルに設けられた前記第１導電型の第２拡散層と、を有している。さらに、前記半導体基板の上層に設けられ、前記スタンダードセルに電位を供給する配線層と、前記第１拡散層上に設けられ前記配線層と電気的に接続される第１コンタクトと、前記第２拡散層上に設けられ前記配線層と電気的に接続される第２コンタクトと、を有している。前記第１拡散層は前記スタンダードセルを構成し、前記第２拡散層は前記ウエルの電位を供給するタップを構成し、前記第１拡散層の一部が前記第２拡散層と接触し、前記拡散層の一部上に前記第１コンタクトが設けられている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、半導体装置を高集積化することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
図１は本発明の実施の形態１におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）であり、図２は図１のＸ−Ｘ’線の断面図である。例えばｎ−型の単結晶シリコンから構成される半導体基板（以下、基板という）１の主面（素子形成面）には、スタンダードセル（論理回路セル）ＣＬおよびタップＴＰ１、ＴＰ２がレイアウトされている。スタンダードセルＣＬは半導体素子としてＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いて構成されている。なお、ＭＩＳトランジスタおよびその上のコンタクト、配線層は周知の製造方法を用いて形成することができる。
図１は本発明の実施の形態１におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）であり、図２は図１のＸ−Ｘ’線の断面図である。例えばｎ−型の単結晶シリコンから構成される半導体基板（以下、基板という）１の主面（素子形成面）には、スタンダードセル（論理回路セル）ＣＬおよびタップＴＰ１、ＴＰ２がレイアウトされている。スタンダードセルＣＬは半導体素子としてＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いて構成されている。なお、ＭＩＳトランジスタおよびその上のコンタクト、配線層は周知の製造方法を用いて形成することができる。
スタンダードセルＣＬおよびタップＴＰ１、ＴＰ２が形成される基板１の主面には、フォトリソグラフィ技術およびイオン注入技術を用いて導入されたｎ型およびｐ型の不純物から構成されたｎ型ウエル２ｎおよびｐ型ウエル２ｐが形成されている。ｎ型ウエル２ｎにタップＴＰ１から電源ＶＤＤの電位が供給され、ｐ型ウエル２ｐにタップＴＰ２から電源ＶＳＳの電位が供給される。なお、電源ＶＤＤの電位を電源電位とした場合、電源ＶＳＳの電位を基準電位とする。
ｎ型ウエル２ｎには、ｐチャネル型ＭＩＳトランジスタのソース／ドレインを構成するｐ＋型拡散層（ｐ＋型半導体領域）３ｐが形成されている。また、ｐ型ウエル２ｐには、ｎチャネル型ＭＩＳＦＥＴのドレイン／ドレインを構成するｎ＋型拡散層（ｎ＋型半導体領域）３ｎが形成されている。これらｐ＋型拡散層３ｐおよびｎ＋型拡散層３ｎはフォトリソグラフィ技術およびイオン注入技術を用いて導入されたｐ型およびｎ型の不純物から構成される。
また、本実施の形態では、説明の簡略化のため図示を省略しているが、ｐチャネル型ＭＩＳトランジスタのソース／ドレインは、前述のｐ＋型拡散層３ｐと、ｐ＋型拡散層３ｐよりも不純物濃度の低いｐ−型半導体領域とから構成されている。ｐ−型半導体領域はゲート（ゲート電極）８をマスクとしてイオン注入法によって形成されている。その後、ゲート８の側壁に酸化シリコン膜等の絶縁膜からなるサイドウォールスペーサを形成し、サイドウォールスペーサをマスクとしてイオン注入することによってｐ＋型拡散層３ｐを形成している。同様に、ｎチャネル型ＭＩＳトランジスタのソース／ドレインは、前述のｎ＋型拡散層３ｎと、ｎ＋型拡散層３ｎよりも不純物濃度の低いｎ−型半導体領域とから構成されている。ｎ−型半導体領域はゲート８をマスクとしてイオン注入法によって形成されている。その後、ゲート８の側壁に酸化シリコン膜等の絶縁膜からなるサイドウォールスペーサを形成し、サイドウォールスペーサをマスクとしてイオン注入することによってｎ＋型拡散層３ｎを形成している。
また、ｎ型ウエル２ｎには、ｎ＋型拡散層（ｎ＋型半導体領域）４ｎが形成されている。また、ｐ型ウエル２ｐには、ｐ＋型拡散層（ｐ＋型半導体領域）４ｐが形成されている。これらｎ＋型拡散層４ｎおよびｐ＋型拡散層４ｐはフォトリソグラフィ技術およびイオン注入技術を用いて導入されたｎ型およびｐ型の不純物から構成され、それぞれタップＴＰ１およびタップＴＰ２の引き出し層となる。また、これらのｎ＋型拡散層４ｎおよびｐ＋型拡散層４ｐは、それぞれ、ｎ＋型拡散層３ｎおよびｐ＋型拡散層３ｐと同工程で形成されている。
ｎ＋型拡散層４ｎがタップＴＰ１を構成し、配線層６の電源ＶＤＤにコンタクト７を介して接続されており、ｎ型ウエル２ｎの電位が電源ＶＤＤ（電源電位）に固定される。また、ｐ＋型拡散層（ｐ＋型半導体領域）４ｐがタップＴＰ２を構成し、配線層６の電源ＶＳＳにコンタクト７を介して接続されており、ｐ型ウエル２ｐの電位が電源ＶＳＳ（基準電位）に固定される。
ＭＩＳトランジスタのゲート８は、例えば導電性のポリシリコン膜から構成され、ｎ型ウエル２ｎおよびｐ型ウエル２ｐ上に、ゲート絶縁膜（図示しない）を介して形成されている。２本のゲート８のそれぞれは、ｎ型ウエル２ｎ内のｐチャネル型ＭＩＳトランジスタと、ｐ型ウエル２ｐ内のｎチャネル型ＭＩＳトランジスタの共通ゲートを成している。また、ｎ型ウエル２ｎ上のゲート８にはｐ型不純物が導入されており、ｐ型ウエル２ｐ上のゲート８にはｎ型不純物が導入されている。なお、ｎ型ウエル２ｎ内のｐチャネル型ＭＩＳトランジスタのドレインと、ｐ型ウエル２ｐ内のｎチャネル型ＭＩＳトランジスタのドレインを接続することでＣＭＩＳインバータが構成される。
図１に示すように、スタンダードセルＣＬの形成領域内においてｎ＋型拡散層４ｎには導電型の異なるｐ＋型拡散層３ｐの一部が接するように配置されている。ＭＩＳトランジスタのソース／ドレインを構成するｐ＋型拡散層３ｐの平面形状が略矩形状であって、その一部が突起してｎ＋型拡散層４ｎと接している。また、スタンダードセルＣＬの形成領域内においてｐ＋型拡散層４ｐには導電型の異なるｎ＋型拡散層３ｎの一部が接するように配置されている。ＭＩＳトランジスタのソース／ドレインを構成するｎ＋型拡散層３ｎの平面形状が略矩形状であって、その一部が突起してｐ＋型拡散層４ｐと接している。
以下、ソース／ドレインを構成する拡散層の突起部をＢＤ（Butting Diffusion）部といい、図１では、ｐ＋型拡散層３ｐの突起部をＢＤ部３ｐｂ、ｎ＋型拡散層３ｎの突起部をＢＤ部３ｎｂとして示している。ＢＤ部３ｐｂおよびＢＤ部３ｎｂはそれぞれｐ＋型拡散層３ｐおよびｎ＋型拡散層３ｎの一部とみなすことができ、ＭＩＳトランジスタのソースの一部とみなすことができる。また、ＢＤ部３ｐｂおよびＢＤ部３ｎｂはスタンダードセルＣＬの形成領域内に設けられている。
図２に示すように、ｎ＋型拡散層４ｎ、ｐ＋型拡散層３ｐ上には、シリサイド技術を用いて、金属シリサイド膜９が形成されている。同様に、ｎ＋型拡散層３ｎ、ｐ＋型拡散層４ｐ上にも、シリサイド技術を用いて、金属シリサイド膜９が形成されている。本実施の形態１では、金属シリサイド膜９を形成するための金属としてコバルト（Ｃｏ）を用いており、金属シリサイド膜９は、コバルトシリサイド膜（ＣｏＳｉ２）で構成されている。また、金属シリサイド膜９の他の材料として、チタンシリサイド膜（ＴｉＳｉ２）やニッケルシリサイド膜（ＮｉＳｉ２）を例示できる。
このように、ＭＩＳトランジスタのソース／ドレインを構成するｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎ、およびタップＴＰ１、ＴＰ２を構成するｎ＋型拡散層４ｎ、ｐ＋型拡散層４ｐ上に金属シリサイド膜９を設けることで、ｐ＋型拡散層３ｐとｎ＋型拡散層４ｎとは電気的に接続（短絡）し、またｎ＋型拡散層３ｎとｐ＋型拡散層４ｐとは電気的に接続（短絡）することとなる。
しかしながら、製造工程中や製造後の使用の際に、金属シリサイド膜９がｐ＋型拡散層３ｐとｎ＋型拡散層４ｎとの境界、およびｎ＋型拡散層３ｎとｐ＋型拡散層４ｐとの境界で断線したように、ｐ＋型拡散層３ｐとｎ＋型拡散層４ｎ、およびｎ＋型拡散層３ｎとｐ＋型拡散層４ｐが電気的に非接続となる場合がある。
そこで、金属シリサイド膜９を介する電位供給の他に、電源ＶＤＤの配線層６と接続される配線層６ａおよびコンタクト７、７ｐを介して、ｐチャネル型ＭＩＳトランジスタのソースとなるｐ＋型拡散層３ｐに確実に電源電位を供給している。また、電源ＶＳＳの配線層６と接続する配線層６ｂおよびコンタクト７、７ｎを介して、ｎチャネル型ＭＩＳトランジスタのソースとなるｎ＋型拡散層３ｎに確実に基準電位を供給している。コンタクト７、７ｐ、７ｎは、層間絶縁膜５に形成した孔に導電性材料を埋め込むことによって形成される。
すなわち、コンタクト７ｐは、ＢＤ部３ｐｂ上に形成され、配線層６ａとｐ＋型拡散層３ｐとを電気的に接続している。また、コンタクト７ｎは、ＢＤ部３ｎｂ上に形成され、配線層６ｂとｎ＋型拡散層３ｎとを電気的に接続している。なお、コンタクト７がタップＴＰ１、ＴＰ２上に設けられるのに対し、コンタクト７ｐ、７ｎはＢＤ部３ｐｂ、３ｎｂ上に設けられている。
このように本実施の形態１では、ＬＳＩ上に設けられたスタンダードセル内において、ＭＩＳトランジスタのソースノードに給電される電源電位が拡散層（金属シリサイド膜）と配線層の２層を用いて行われる。これにより、スタンダードセル方式の半導体装置の導通不良を無くすことができる。なお、後述するが、配線層のみで給電される構成より、レイアウトサイズを減少させることができる。
このように、本実施の形態１における半導体装置は、スタンダードセルＣＬを備えたＬＳＩであって、基板１と、基板１の主面に設けられたｎ型ウエル２ｎ、ｐ型ウエル２ｐと、ｎ型ウエル２ｎ、ｐ型ウエル２ｐに設けられたｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎと、ｎ型ウエル２ｎ、ｐ型ウエル２ｐに設けられたｎ＋型拡散層４ｎ、ｐ＋型拡散層４ｐと、を有している。さらに、基板１の上層に設けられ、スタンダードセルＣＬに電位を供給する配線層６と、ｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎ上に設けられ配線層６と電気的に接続されるコンタクト７ｐ、７ｎと、ｎ＋型拡散層４ｎ、ｐ＋型拡散層４ｐ上に設けられ配線層６と電気的に接続されるコンタクト７と、を有している。このｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎはスタンダードセルＣＬを構成し、ｎ＋型拡散層４ｎ、ｐ＋型拡散層４ｐはｎ型ウエル２ｎ、ｐ型ウエル２ｐの電位を供給するタップＴＰ１、ＴＰ２を構成し、ｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎの一部（ＢＤ部３ｐｂ、３ｎｂ）がｎ＋型拡散層４ｎ、ｐ＋型拡散層４ｐと接触し、ＢＤ部３ｐｂ、３ｎｂ上にコンタクト７ａ、７ｂが設けられている。
ここで、本発明者らが検討したスタンダードセルのレイアウトを図３に示す。図３では、図１で示したＢＤ部３ｎｂ、３ｐｂがレイアウトされていない。このため、コンタクト７ｐはｐ＋型拡散層３ｐ上に設けられ、配線層６ａとｐ＋型拡散層３ｐとを電気的に接続している。また、コンタクト７ｎはｎ＋型拡散層３ｎ上に設けられ、配線層６ｂとｎ＋型拡散層３ｎとを電気的に接続している。したがって、配線層６ａのみでｐチャネル型ＭＩＳトランジスタのソースに、電源ＶＤＤの電位が供給されることとなる。また、配線層６ｂのみでｎチャネル型ＭＩＳトランジスタのソースに、電源ＶＳＳの電位が供給されることとなる。
これに対して、本発明の半導体装置では、配線層６ａ、６ｂのみならず、ＢＤ部３ｐｂ、３ｎｂを設けて、その上の金属シリサイド膜９を介してｐチャネル型ＭＩＳトランジスタのソースに電源ＶＤＤの電位を、またｎチャネル型ＭＩＳトランジスタのソースに電源ＶＳＳの電位を供給している。
さらに、本発明の半導体装置では、検討したレイアウトでは設けていないＢＤ部３ｐｂ、３ｎｂ上にコンタクト７ｐ、７ｂを設けている。このため、電位を供給するための配線層６ａ、６ｂを、検討したレイアウトではｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎ上に設ける必要があるが、本発明のレイアウトではＢＤ部３ｐｂ、３ｎｂ上に設けるため、ｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎ上に設ける必要がない。したがって、本発明ではセル内のｐ＋型拡散層３ｐ、ｎ＋型拡散層３ｎ上に配線層６ａ、６ｂ以外の配線を設けることができる。言い換えると、セル内に有効に配線を設けることができるため、レイアウトサイズを縮小することができる。
図４および図５は本発明の効果を説明するための図であり、図４に本実施の形態１のレイアウトパターン、図５に前述の検討したレイアウトパターンを示す。なお、図４中の符号Ａは本実施の形態１のスタンダードセルが形成される領域であり、図５の符号Ｂは検討したスタンダードセルが形成される領域である。また、図４および図５中の左右方向の点線は、仮に配線層６を設ける場合に、その点線上に配線層６の中心がくることを示すものである。
図４に示すように、本実施の形態１のレイアウトパターンは、円囲み部の領域内で配線層６を設け、セル形成領域Ａ内で有効に使用している。一方、図５に示すように、本発明者らが検討したレイアウトパターンでは、円囲み部の領域内で配線層６を設けていない。これはｐ＋型拡散層３ｐに電位を供給するため、ｐ＋型拡散層３ｐ上にコンタクト７ｐを設け、そのコンタクト７ｐ上に配線層６ａを設けてしまっているため、他の配線層６を設けることができないからである。
したがって、本実施の形態１のレイアウトパターンと検討したレイアウトパターンとを比較した場合、セル形成領域Ａがセル形成領域Ｂより小さくすることができる。また、セル形成領域Ａの面積を小さくすることによって、半導体装置の高集積化を図ることができる。
（実施の形態２）
図６は本発明の実施の形態２におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）である。本実施の形態２におけるＬＳＩのレイアウトパターンは、図６に示すように、前記実施の形態１で説明した本発明のレイアウトパターンと、前記実施の形態１で検討したレイアウトパターンとを組合せたものである。さらに、本発明のレイアウトパターンと、検討したレイアウトパターンとが上下左右方向に配置されても、特にそれらの境界条件は追加されない。
図６は本発明の実施の形態２におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）である。本実施の形態２におけるＬＳＩのレイアウトパターンは、図６に示すように、前記実施の形態１で説明した本発明のレイアウトパターンと、前記実施の形態１で検討したレイアウトパターンとを組合せたものである。さらに、本発明のレイアウトパターンと、検討したレイアウトパターンとが上下左右方向に配置されても、特にそれらの境界条件は追加されない。
このように本発明をスタンダードセルに適用することによって、レイアウトパターンに自由度を持たせることができる。
（実施の形態３）
図７は本発明の実施の形態３におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）であり、図８は図７のＹ−Ｙ’線の断面図である。前記実施の形態１では電源ＶＤＤを第１層の配線層６から供給する場合を示したが、本実施の形態３では電源ＶＤＤを第２層の配線層１０から供給する場合について示す。このように電源ＶＤＤを第２層の配線層１０を用いた場合であっても、前記実施の形態１と同様の効果を得ることができる。
図７は本発明の実施の形態３におけるＬＳＩ（半導体装置）を模式的に示す要部平面図（レイアウトパターン）であり、図８は図７のＹ−Ｙ’線の断面図である。前記実施の形態１では電源ＶＤＤを第１層の配線層６から供給する場合を示したが、本実施の形態３では電源ＶＤＤを第２層の配線層１０から供給する場合について示す。このように電源ＶＤＤを第２層の配線層１０を用いた場合であっても、前記実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図９は本発明の実施の形態４におけるＬＳＩ（半導体装置）の回路図であり、図１０は本発明の実施の形態４におけるＬＳＩを模式的に示す要部平面図（レイアウトパターン）である。本実施の形態４では、ＭＩＳトランジスタを並列接続して、冗長性を利用したＬＳＩについて説明する。
図９は本発明の実施の形態４におけるＬＳＩ（半導体装置）の回路図であり、図１０は本発明の実施の形態４におけるＬＳＩを模式的に示す要部平面図（レイアウトパターン）である。本実施の形態４では、ＭＩＳトランジスタを並列接続して、冗長性を利用したＬＳＩについて説明する。
図９に示す回路は、３入力Ａ、Ｂ、Ｃおよび１出力ＹＢとしたＮＡＮＤ回路である。図９に示すようにＭＩＳトランジスタを並列に接続することによって高い駆動力を実現することができる。１個のＭＩＳトランジスタの基準とした場合、２個のＭＩＳトランジスタの並列接続であれば２倍力、３個のＭＩＳトランジスタの並列接続であれば３倍力、ｎ個のＭＩＳトランジスタの並列接続であればｎ倍力となる。
図１０に示すように、本実施の形態４のＬＳＩであっても、前記実施の形態１と同様に構成されている。例えば、スタンダードセルＣＬを備えたＬＳＩは、基板１と、基板１の主面に設けられたｎ型ウエル２ｎと、ｎ型ウエル２ｎに設けられたｐ＋型拡散層３ｐと、ｎ型ウエル２ｎに設けられたｎ＋型拡散層４ｎと、を有している。さらに、基板１の上層に設けられ、スタンダードセルＣＬに電位を供給する配線層６と、ｐ＋型拡散層３ｐ上に設けられ配線層６と電気的に接続されるコンタクト７ｐと、ｎ＋型拡散層４ｎ上に設けられ配線層６と電気的に接続されるコンタクト７と、を有している。このｐ＋型拡散層３ｐはスタンダードセルＣＬを構成し、ｎ＋型拡散層４ｎはｎ型ウエル２ｎの電位を供給するタップＴＰ１を構成し、ｐ＋型拡散層３ｐの一部（ＢＤ部３ｐｂ）がｎ＋型拡散層４ｎと接触し、ＢＤ部３ｐｂ上にコンタクト７ａが設けられている。
また、スタンダードセルＣＬは、ＭＩＳトランジスタから構成されており、ソースＳがｐ＋型拡散層３ｐから構成され、ドレインＤがｎ型ウエル２ｎに設けられたソースＳと対をなすｐ＋型拡散層３ｐから構成され、ゲートＧがソースＳ／ドレインＤとの間にゲート絶縁膜（図示しない）を介して設けられたゲート８から構成されている。図１０に示すように、複数のＭＩＳトランジスタでは、互いのドレインＤを構成するｐ＋型拡散層３ｐが電気的に接続されており、基板面内の所定の方向に延在するタップＴＰ１（ｎ＋型拡散層４ｎ）に沿って設けられている。
これら複数のＭＩＳトランジスタのうち、図９中の円囲み部で示した領域のＭＩＳトランジスタでは、ＢＤ部３ｐｂ（ｐ＋型拡散層３ｐ）がコンタクト７ａを介して配線層６ａと電気的に接続されている。それ以外のＭＩＳトランジスタのＢＤ部３ｐｂ上にはコンタクト７ａが設けられておらず、ｐ＋型拡散層３ｐおよびｎ＋型拡散層４ｎを覆うように設けられた金属シリサイド膜によって、電源ＶＤＤの電位がｎ＋型拡散層４ｎからｐ＋型拡散層３ｐへ供給されることとなる。この場合、ＢＤ部３ｐｂ上に配線層６ａを引き伸ばす箇所が１箇所で済むため、他のＢＤ部３ｐｂ上に配線層６ａを引き伸ばす必要がない。従って、他のＢＤ部３ｐｂ上の領域に、他の目的で配線を配置することが可能となるため、配線レイアウトの自由度を向上させることができる。
このように、ＭＩＳトランジスタを並列接続して、冗長性を利用したＬＳＩであっても、本発明を適用することにより、図１０で示す円囲み部の領域をセル形成領域内で有効に使用できるため、セル形成領域の面積を小さくすることができる。また、セル形成領域の面積を小さくすることによって、半導体装置の高集積化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、第１層又は第２層の配線層に適用した場合について説明したが、それ以上の多層配線層にも適用することができる。
本発明は、半導体装置、特に、ＬＳＩに有効で、スタンダードセル方式の半導体装置の製造業に幅広く利用されるものである。
１ 半導体基板（基板）
２ｎ ｎ型ウエル
２ｐ ｐ型ウエル
３ｎ ｎ＋型拡散層
３ｎｂ ＢＤ部
３ｐ ｐ＋型拡散層
３ｐｂ ＢＤ部
４ｎ ｎ＋型拡散層
４ｐ ｐ＋型拡散層
５ 層間絶縁膜
６ 配線層
６ａ、６ｂ 配線層
７、７ｐ、７ｎ コンタクト
８ ゲート（ゲート電極）
９ 金属シリサイド膜
１０ 配線層
１０１ 拡散層
１０１ａ 拡張部
１０２ 拡散層
１０２ａ 拡張部
１０３、１０３ａ コンタクト
１０４ 拡散層
１０５ ゲート（ゲート電極）
ＣＬ スタンダードセル
ＴＰ１、ＴＰ２ タップ
２ｎ ｎ型ウエル
２ｐ ｐ型ウエル
３ｎ ｎ＋型拡散層
３ｎｂ ＢＤ部
３ｐ ｐ＋型拡散層
３ｐｂ ＢＤ部
４ｎ ｎ＋型拡散層
４ｐ ｐ＋型拡散層
５ 層間絶縁膜
６ 配線層
６ａ、６ｂ 配線層
７、７ｐ、７ｎ コンタクト
８ ゲート（ゲート電極）
９ 金属シリサイド膜
１０ 配線層
１０１ 拡散層
１０１ａ 拡張部
１０２ 拡散層
１０２ａ 拡張部
１０３、１０３ａ コンタクト
１０４ 拡散層
１０５ ゲート（ゲート電極）
ＣＬ スタンダードセル
ＴＰ１、ＴＰ２ タップ
Claims (9)
- スタンダードセルを備えた半導体装置であって、
半導体基板と、
前記半導体基板の主面に設けられた第１導電型のウエルと、
前記ウエルに設けられた前記第１導電型とは反対の第２導電型の第１拡散層と、
前記ウエルに設けられた前記第１導電型の第２拡散層と、
前記半導体基板の上層に設けられ、前記スタンダードセルに電位を供給する配線層と、
前記第１拡散層上に設けられ前記配線層と電気的に接続される第１コンタクトと、
前記第２拡散層上に設けられ前記配線層と電気的に接続される第２コンタクトと、
を有し、
前記第１拡散層は前記スタンダードセルを構成し、
前記第２拡散層は前記ウエルの電位を供給するタップを構成し、
前記第１拡散層の一部が前記第２拡散層と接触し、
前記第１拡散層の一部上に前記第１コンタクトが設けられていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板はシリコンからなり、
前記第１拡散層および前記第２拡散層を覆う金属シリサイド膜が設けられており、
前記第１コンタクトが、前記第１拡散層上に前記金属シリサイド膜を介して設けられ、
前記第２コンタクトが、前記第２拡散層上に前記金属シリサイド膜を介して設けられていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記スタンダードセルは、ＭＩＳトランジスタから構成されており、
前記ＭＩＳトランジスタのソースが、前記第１拡散層から構成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記スタンダードセルは、ＭＩＳトランジスタから構成されており、
前記ＭＩＳトランジスタのソースが、前記第１拡散層から構成され、
前記ＭＩＳトランジスタのドレインが、前記ウエルに設けられた前記第１拡散層と対をなす第３拡散層から構成され、
複数の前記ＭＩＳトランジスタは、互いの前記第３拡散層が電気的に接続されており、
複数の前記ＭＩＳトランジスタは、前記半導体基板面内の所定の方向に延在する前記第２拡散層に沿って設けられており、
複数の前記ＭＩＳトランジスタのうち少なくとも１つは、前記第１拡散層が前記第１コンタクトを介して前記配線層と電気的に接続されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１拡散層の一部が、前記スタンダードセルの形成領域内にあることを特徴とする半導体装置。 - 半導体素子を備えた半導体装置であって、
半導体基板と、
前記半導体基板の主面に設けられた第１導電型のウエルと、
前記ウエルに設けられた前記第１導電型とは反対の第２導電型の第１拡散層と、
前記ウエルに設けられた前記第１導電型の第２拡散層と、
前記半導体基板の上層に設けられ、前記半導体素子に電位を供給する配線層と、
前記第１拡散層上に設けられ前記配線層と電気的に接続される第１コンタクトと、
前記第２拡散層上に設けられ前記配線層と電気的に接続される第２コンタクトと、
を有し、
前記第１拡散層は前記半導体素子を構成し、
前記第２拡散層は前記ウエルの電位を供給するタップを構成し、
前記第１拡散層の一部が前記第２拡散層と接触し、
前記第１拡散層の一部上に前記第１コンタクトが設けられていることを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記半導体基板はシリコンからなり、
前記第１拡散層および前記第２拡散層を覆う金属シリサイド膜が設けられており、
前記第１コンタクトが、前記第１拡散層上に前記金属シリサイド膜を介して設けられ、
前記第２コンタクトが、前記第２拡散層上に前記金属シリサイド膜を介して設けられていることを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記半導体素子は、ＭＩＳトランジスタからなり、
前記ＭＩＳトランジスタのソースが、前記第１拡散層から構成されていることを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記半導体素子は、ＭＩＳトランジスタからなり、
前記ＭＩＳトランジスタのソースが、前記第１拡散層から構成され、
前記ＭＩＳトランジスタのドレインが、前記ウエルに設けられた前記第１拡散層と対をなす第３拡散層から構成され、
複数の前記ＭＩＳトランジスタは、互いの前記第３拡散層が電気的に接続されており、
複数の前記ＭＩＳトランジスタは、前記半導体基板面内の所定の方向に延在する前記第２拡散層に沿って設けられており、
複数の前記ＭＩＳトランジスタのうち少なくとも１つは、前記第１拡散層が前記第１コンタクトを介して前記配線層と電気的に接続されていることを特徴とする半導体装置。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011135023A (ja) * | 2009-12-25 | 2011-07-07 | Panasonic Corp | 半導体装置及びその設計方法 |
| CN102237362A (zh) * | 2010-05-07 | 2011-11-09 | 瑞萨电子株式会社 | 标准单元、半导体器件以及标准单元的布局和布线方法 |
| JP2011238844A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 半導体装置 |
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5511308B2 (ja) * | 2009-10-26 | 2014-06-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP6179116B2 (ja) * | 2013-02-07 | 2017-08-16 | セイコーエプソン株式会社 | 発光装置及び電子機器 |
| US9318607B2 (en) | 2013-07-12 | 2016-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN110364521B (zh) * | 2018-03-26 | 2021-12-24 | 龙芯中科技术股份有限公司 | 一种标准单元的版图布局方法及其版图 |
| JP7065007B2 (ja) * | 2018-10-01 | 2022-05-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20220050267A (ko) * | 2020-10-15 | 2022-04-25 | 삼성전자주식회사 | 반도체 소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094054A (ja) * | 1999-09-22 | 2001-04-06 | Toshiba Corp | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
| JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329720B1 (en) * | 1998-12-16 | 2001-12-11 | Lsi Logic Corporation | Tungsten local interconnect for silicon integrated circuit structures, and method of making same |
| US7115460B2 (en) * | 2003-09-04 | 2006-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell back bias architecture |
-
2007
- 2007-07-25 JP JP2007193280A patent/JP2009032788A/ja active Pending
-
2008
- 2008-06-10 TW TW097121570A patent/TW200915475A/zh unknown
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- 2008-07-24 KR KR1020080072235A patent/KR20090012126A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094054A (ja) * | 1999-09-22 | 2001-04-06 | Toshiba Corp | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
| JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011135023A (ja) * | 2009-12-25 | 2011-07-07 | Panasonic Corp | 半導体装置及びその設計方法 |
| CN102237362A (zh) * | 2010-05-07 | 2011-11-09 | 瑞萨电子株式会社 | 标准单元、半导体器件以及标准单元的布局和布线方法 |
| JP2011238689A (ja) * | 2010-05-07 | 2011-11-24 | Renesas Electronics Corp | スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法 |
| CN102237362B (zh) * | 2010-05-07 | 2016-03-02 | 瑞萨电子株式会社 | 标准单元、半导体器件以及标准单元的布局和布线方法 |
| JP2011238844A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 半導体装置 |
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5711812B2 (ja) * | 2011-04-20 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9054103B2 (en) | 2011-04-20 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
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