JP2011135023A - 半導体装置及びその設計方法 - Google Patents
半導体装置及びその設計方法 Download PDFInfo
- Publication number
- JP2011135023A JP2011135023A JP2009295703A JP2009295703A JP2011135023A JP 2011135023 A JP2011135023 A JP 2011135023A JP 2009295703 A JP2009295703 A JP 2009295703A JP 2009295703 A JP2009295703 A JP 2009295703A JP 2011135023 A JP2011135023 A JP 2011135023A
- Authority
- JP
- Japan
- Prior art keywords
- region
- cell
- gate electrode
- type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 84
- 238000002955 isolation Methods 0.000 claims description 49
- 238000005192 partition Methods 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 61
- 229910021332 silicide Inorganic materials 0.000 abstract description 60
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000000605 extraction Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置は、半導体基板10上に、セル高さAHのセルA及びセル高さBHのセルBを備えている。セルAは、P型ソース領域13PS及びP型ドレイン領域13PDと、ゲート電極16Aとを含むP型MISトランジスタと、N型基板コンタクト領域13NSCとを有している。セルBは、P型ソース領域13PS及びP型ドレイン領域13PDと、ゲート電極16Bとを含むP型MISトランジスタと、P型電源供給領域13PSPと、該P型電源供給領域13PSPと接続するように、P型ソース領域13PSが引き出されてシリサイド化されたP型引き出し領域13PSTとを有している。セル高さAHは、セル高さBHよりも大きい。
【選択図】図1
Description
P型トランジスタPTrの素子形成領域とN型トランジスタNTrの素子形成領域とに挟まれた素子分離領域11、P型トランジスタPTrの素子形成領域、及びN型トランジスタNTrの素子形成領域の上を横断するように、表面にシリサイド層(不図示)を有するゲート長が約40nmである一対のゲート電極16Bが形成されている。一対のゲート電極16Bのそれぞれは、N型ウェル12NWとP型ウェル12PWとの境であるウェル境界12bb上付近に、ゲートコンタクト形成領域16BCRを有しており、ゲートコンタクト形成領域16BCR(第2のゲートコンタクト形成領域)は、ゲート長方向の長さが約60nmであり、ゲート幅方向(セル高さBH方向でもある)の長さが約60nmである。さらに、ゲートコンタクト形成領域16BCRにはそれぞれ、コンタクトプラグ15が形成されている。また、一対のゲート電極16Bのそれぞれは、ゲート幅方向のそれぞれの端部に、ゲート突き出し領域16BRを有しており、該ゲート突き出し領域16BRのゲート幅方向(セル高さBH方向でもある)の長さは約100nmである。
11 素子分離領域
12NW N型ウェル
12PW P型ウェル
12ba ウェル境界
12bb ウェル境界
13PS P型ソース領域
13PD P型ドレイン領域
13NS N型ソース領域
13ND N型ドレイン領域
13NSC N型基板コンタクト領域
13PSC P型基板コンタクト領域
13PST P型引き出し領域
13PSP P型電源供給領域
13NST N型引き出し領域
13NSP N型電源供給領域
14 シリサイド層
15 コンタクトプラグ
16A ゲート電極
16AR ゲート突き出し領域
16ACR ゲートコンタクト形成領域
16B ゲート電極
16BR ゲート突き出し領域
16BCR ゲートコンタクト形成領域
AH セルAのセル高さ
BH セルBのセル高さ
Claims (8)
- 同一の半導体基板上に形成され、第1のセル高さを有する複数の第1のセル及び第2のセル高さを有する複数の第2のセルを備えており、
前記第1のセルは、
前記半導体基板に第1の素子形成領域を区画するように形成された第1の素子分離領域と、
前記半導体基板上に、前記第1の素子形成領域上を前記第1のセル高さ方向に横断するように形成された第1のゲート電極と、前記第1の素子形成領域における前記第1のゲート電極の側方下の領域に形成された第1導電型の第1のソース領域及びドレイン領域とを含む前記第1導電型の第1のMISトランジスタと、
前記第1の素子分離領域を挟んで前記第1の素子形成領域と対向するように第1のセル高さ方向に形成され、前記第1導電型とは逆極性の第2導電型の基板コンタクト領域とを有しており、
前記第2のセルは、
前記半導体基板に第2の素子形成領域を区画するように形成された第2の素子分離領域と、
前記半導体基板上に、前記第2の素子形成領域上を前記第2のセル高さ方向に横断するように形成された第2のゲート電極と、前記第2の素子形成領域における前記第2のゲート電極の側方下の領域に形成された第1導電型の第2のソース領域及びドレイン領域とを含む前記第1導電型の第2のMISトランジスタと、
前記第2の素子分離領域を挟んで前記第2の素子形成領域と対向するように前記第2のセル高さ方向に形成された前記第1導電型の電源供給領域と、
前記第1導電型の電源供給領域と前記第2のソース領域とを接続するように、前記第1導電型の電源供給領域と前記第2のソース領域との間に前記第2の素子分離領域に挟まれて設けられ、表面がシリサイド化形成された前記第1導電型の第1の引き出し領域とを有しており、
前記第1のセル高さは、前記第2のセル高さよりも大きい、半導体装置。 - 請求項1に記載の半導体装置において、
コンタクトプラグは、前記第1のソース領域上には形成されているが、前記第2のソース領域上には形成されていない、半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第2のゲート電極における前記第2の素子形成領域上から前記第2の素子分離領域上に突き出している部分における前記第2のゲート電極のゲート幅方向の長さは、前記第1のゲート電極における前記第1の素子形成領域上から前記第1の素子分離領域上に突き出している部分における前記第1のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。 - 請求項1〜3のうちのいずれか1項に記載の半導体装置において、
前記第1のセルは、
前記半導体基板に第3の素子形成領域を区画するように形成された第3の素子分離領域と、
前記半導体基板上に、前記第1のゲート電極と連続し、且つ、前記第3の素子形成領域上を前記第1のセル高さ方向に横断するように形成された第3のゲート電極と、前記第3の素子形成領域における前記第3のゲート電極の側方下の領域に形成された第2導電型の第3のソース領域及びドレイン領域とを含む前記第2導電型の第3のMISトランジスタと、
前記第3の素子分離領域を挟んで前記第3の素子形成領域と対向するように前記第1のセル高さ方向に形成され、前記第1導電型の基板コンタクト領域とをさらに有しており、
前記第2のセルは、
前記半導体基板に第4の素子形成領域を区画するように形成された第4の素子分離領域と、
前記半導体基板上に、前記第2のゲート電極と連続し、且つ、前記第4の素子形成領域上を前記第2のセル高さ方向に横断するように形成された第4のゲート電極と、前記第4の素子形成領域における前記第4のゲート電極の側方下の領域に形成された第2導電型の第4のソース領域及びドレイン領域とを含む前記第2導電型の第4のMISトランジスタと、
前記第4の素子分離領域を挟んで前記第4の素子形成領域と対向するように前記第2のセル高さ方向に形成された前記第2導電型の電源供給領域と、
前記第2導電型の電源供給領域と前記第4のソース領域とを接続するように、前記第2導電型の電源供給領域と前記第4のソース領域との間に前記第4の素子分離領域に挟まれて設けられ、表面がシリサイド化された前記第2導電型の第2の引き出し領域とをさらに有している、半導体装置。 - 請求項4に記載の半導体装置において、
コンタクトプラグは、前記第3のソース領域上には形成されているが、前記第4のソース領域上には形成されていない、半導体装置。 - 請求項4又は5に記載の半導体装置において、
前記第4のゲート電極における前記第4の素子形成領域上から前記第4の素子分離領域上に突き出している部分における前記第4のゲート電極のゲート幅方向の長さは、前記第3のゲート電極における前記第3の素子形成領域上から前記第3の素子分離領域上に突き出している部分における前記第3のゲート電極のゲート幅方向の長さよりも大きい、半導体装置。 - 請求項4〜6のうちのいずれか1項に記載の半導体装置において、
前記第1のゲート電極と前記第3のゲート電極とが連続する領域には、第1のゲートコンタクト形成領域が形成されており、
前記第2のゲート電極と前記第4のゲート電極とが連続する領域には、第2のゲートコンタクト形成領域が形成されており、
前記第1のゲートコンタクト形成領域における前記第1のセル高さ方向の長さは、前記第2のゲートコンタクト形成領域における前記第2のセル高さ方向の長さよりも大きい、半導体装置。 - 請求項1〜7のうちのいずれか1項に記載の半導体装置を設計する方法であって、
セル高さの配線ピッチに対する割合が8よりも大きい場合には、前記第1のセルを用いて設計する一方で、前記割合が8以下の場合には、前記第2のセルを用いて設計する工程を備える、半導体装置の設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009295703A JP5230593B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置及びその設計方法 |
US12/976,153 US8344426B2 (en) | 2009-12-25 | 2010-12-22 | Semiconductor device and design method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009295703A JP5230593B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置及びその設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011135023A true JP2011135023A (ja) | 2011-07-07 |
JP5230593B2 JP5230593B2 (ja) | 2013-07-10 |
Family
ID=44186389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009295703A Expired - Fee Related JP5230593B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置及びその設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8344426B2 (ja) |
JP (1) | JP5230593B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017037957A (ja) * | 2015-08-10 | 2017-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001015602A (ja) * | 1999-06-28 | 2001-01-19 | Nec Ic Microcomput Syst Ltd | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
JP2004071787A (ja) * | 2002-08-06 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
JP2009032788A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3180700B2 (ja) | 1997-02-03 | 2001-06-25 | 日本電気株式会社 | 半導体集積回路装置 |
JPH10335613A (ja) | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2001068653A (ja) | 1999-08-25 | 2001-03-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
JP3526450B2 (ja) | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
JP2008047592A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP5155617B2 (ja) | 2007-07-27 | 2013-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2009
- 2009-12-25 JP JP2009295703A patent/JP5230593B2/ja not_active Expired - Fee Related
-
2010
- 2010-12-22 US US12/976,153 patent/US8344426B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001015602A (ja) * | 1999-06-28 | 2001-01-19 | Nec Ic Microcomput Syst Ltd | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
JP2004071787A (ja) * | 2002-08-06 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
JP2009032788A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5230593B2 (ja) | 2013-07-10 |
US20110156150A1 (en) | 2011-06-30 |
US8344426B2 (en) | 2013-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4170210B2 (ja) | 半導体装置 | |
KR101144025B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US9899510B2 (en) | Semiconductor device | |
JP2007116049A (ja) | 半導体装置 | |
KR20080038207A (ko) | Ldmos 트랜지스터 | |
JP6311468B2 (ja) | 半導体装置および集積回路 | |
US8102024B2 (en) | Semiconductor integrated circuit and system LSI including the same | |
CN101667583A (zh) | 具有垂直场效应晶体管的半导体器件及其制造方法 | |
TW201724454A (zh) | 包括分接頭單元的電路 | |
US20090020812A1 (en) | Metal-oxide-semiconductor device | |
JP5586546B2 (ja) | 半導体装置 | |
US20070278613A1 (en) | Semiconductor device | |
JP6080544B2 (ja) | 半導体装置 | |
CN111033720B (zh) | 半导体集成电路装置 | |
JP2005302952A (ja) | 半導体装置 | |
US11373996B2 (en) | Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof | |
JP6013876B2 (ja) | 半導体装置 | |
JP5230593B2 (ja) | 半導体装置及びその設計方法 | |
CN111554743A (zh) | 半导体装置 | |
JP2014107281A (ja) | 半導体装置 | |
US20150364585A1 (en) | Power semiconductor device | |
JP2011238844A (ja) | 半導体装置 | |
JPWO2013175557A1 (ja) | 半導体装置 | |
CN217158188U (zh) | 沟槽式功率半导体装置 | |
WO2017077578A1 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120424 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120508 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130319 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160329 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5230593 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |