JP2009032313A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のテスト方法 - Google Patents

Abstract

【課題】メモリセルアレイ内のＲＯＭ−ＦＵＳＥ領域にテストデータを記憶しておき、このテストデータを用いてメモリセルアレイの動作テストを実行する不揮発性半導体記憶装置を提供する。
【解決手段】本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置に関し、特にＲＯＭ−ＦＵＳＥを備えた不揮発性半導体記憶装置及び不揮発性半導体記憶装置のテスト方法に関する。

下記特許文献１に開示された半導体集積回路では、テスト用制御信号に応じてメモリアレイ領域を、テストデータを格納するテスト対象メモリ領域とテストプログラムを格納するテストプログラム領域に分割するアドレス変換回路を設けて、セルフテストの実行を可能にしている。

また、下記特許文献２に開示された不揮発性メモリ装置では、テストデータを内部のバッファに貯蔵し、貯蔵されたテストデータをページバッファに選択的にローディングした後、このテストデータを反復的に用いてメモリセルのテストを実行している。
特開２００３−３０３４９９号公報 特開２００６−７９８０９号公報

本発明は、メモリセルアレイ内のＲＯＭ−ＦＵＳＥ領域にテストデータを記憶しておき、このテストデータを用いてメモリセルアレイの動作テストを実行することができる不揮発性半導体記憶装置を提供する。

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。

本発明の一実施の形態に係る不揮発性半導体記憶装置のテスト方法は、複数のメモリセルを接続したメモリブロックを複数含むメモリセルアレイ内の一部の前記メモリブロック内にテストデータを記憶し、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する。

本発明よれば、メモリセルアレイの動作テストのテスト時間を短縮する不揮発性半導体記憶装置を提供することができる。

以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る不揮発性半導体記憶装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

図１に示すように、本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、外部のテスタ３０と接続される。図２は、ＮＡＮＤ型フラッシュメモリ１の機能ブロック構成を示す図である。図２に示すようにＮＡＮＤ型フラッシュメモリ１は、Ｉ／Ｏコントロール回路１２、ロジックコントロール回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、制御回路１７、電圧発生回路１８、ロウデコーダ１９、ロウアドレスバッファ２０、メモリセルアレイ２１、センスアンプ回路２２、データレジスタ２３、カラムデコーダ２４、及びカラムバッファ２５を備える。

Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６とデータレジスタ２３との間でデータを授受する。また、Ｉ／Ｏコントロール回路１２は、データ読み出し時又はデータ書き込み時に、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から入力されるアドレスデータをアドレスレジスタ１５に出力する。また、Ｉ／Ｏコントロール回路１２は、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から供給されるコマンドをコマンドレジスタ１６に出力する。また、Ｉ／Ｏコントロール回路１２は、ステータスレジスタ１４から入力されるステータスデータ（チップ内部の種々の状態を外部に知らせるためのデータ）を外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６を介して外部に出力する。

ロジックコントロール回路１３は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトプロテクト信号ＷＰ等の外部制御信号を制御回路７に出力する。

ステータスレジスタ１４は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。

アドレスレジスタ１５は、Ｉ／Ｏコントロール回路１２から入力されるアドレスデータをデコードして、ロウアドレスをロウアドレスバッファ２０に出力し、カラムアドレスをカラムバッファ２５に出力する。

コマンドレジスタ１６は、Ｉ／Ｏコントロール回路１２から入力されるコマンドを制御回路１７に出力する。

制御回路１７は、コマンドレジスタ１６から入力されるコマンドをデコードして電圧発生回路１８に出力する。また、制御回路１７は、動作モードに応じてロジックコントロール回路１３から入力される外部制御信号及びコマンドレジスタ１６から入力されるコマンドに基づいて、データ書き込み、データ書き込み及びデータ消去のシーケンス制御等を行う。また、制御回路１７は、後述する動作テストにおいてメモリセルアレイ２１内の動作テストを実行するためのＢＩＳＴ回路１７ａを備える。ＢＩＳＴ回路１７ａは、メモリセルアレイ２１内の動作テストにおいてメモリセルアレイ２１内のＲＯＭ−ＦＵＳＥ２１ａに記憶されたテストデータを用いて動作テストを実行するように制御する。

電圧発生回路１８は、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）を発生する回路である。この電圧発生回路１８は、制御回路１７により制御される。

ロウデコーダ１９は、ロウアドレスバッファ２０に記憶されたロウアドレス（ページアドレス）に基づいて、メモリセル２１のワード線選択とワード線の駆動を行うワード線駆動回路を含む。

ロウアドレスバッファ２０は、アドレスレジスタ１５から入力されるロウアドレスを記憶する。

メモリセルアレイ２１は、複数のＮＡＮＤセルユニット（図示せず）を配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的に書き換え可能な不揮発性メモリセルと、その両端をそれぞれビット線とソース線に接続するための選択ゲートトランジスタを有する。メモリセルの制御ゲートは、それぞれ異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるメモリブロックを構成する。このメモリブロックは、メモリセルアレイ２１内に複数含まれる。複数のメモリブロックのうち１つのメモリブロックをＲＯＭ−ＦＵＳＥ２１ａとしている。ＲＯＭ−ＦＵＳＥ２１ａは、メモリセルアレイ２１の一部であり、ＮＡＮＤ型フラッシュメモリ１の動作条件等が不揮発に記録されている領域である。例えば、ＲＯＭ−ＦＵＳＥ２１ａには、メモリセルアレイ２の動作を制御するパラメータ（データ書き込み、データ読み出し、消去等の動作に伴う電圧値やメモリチップ内部のクロック値等）が記憶される。

センスアンプ回路２２は、データ読み出し時、ロウデコーダ１９及びカラムデコーダ２４により選択された不揮発性メモリセルに記憶されたデータを読み出してデータレジスタ２３に出力する。

データレジスタ２３は、Ｉ／Ｏコントロール回路１２との間をＩ／Ｏバス２６により接続されている。データレジスタ２３は、データ読み出し時、センスアンプ回路２２により読み出されたデータを、Ｉ／Ｏコントロール回路１２を介して入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に出力する。また、データレジスタ２３は、データ書き込み時、外部コントローラ２から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６及びＩ／Ｏコントロール回路１２を介してロードされる書き込みデータをセンスアンプ回路２２に出力する。さらに、データレジスタ２３は、メモリセルアレイ２１の動作を制御するパラメータを求める際に用いるトリミングデータ（動作電圧調整用の電圧値設定データやメモリチップ内部のクロック調整用のクロックデータ等）を記憶するためのトリミングデータレジスタ（図示せず）と、上記動作テストの結果として検出された不良メモリブロックのアドレスデータを記憶する不良ブロックアドレスレジスタ（図示せず）と、を有する。

カラムデコーダ２４は、カラムバッファ２５に記憶されたカラムアドレスに基づいて、メモリセル２１のビット線選択を行う。カラムバッファ２５は、アドレスレジスタ１５から入力されるカラムアドレスを記憶する。Ｉ／Ｏバス２６は、Ｉ／Ｏコントロール回路１２とデータレジスタ２３間を接続するバスである。

次に、メモリセルアレイ２１内に含まれるメモリブロックの構成について図３を参照して説明する。図３は、メモリセルアレイ２１内に含まれるメモリブロック及び周辺回路の構成を示す図である。

図３において、メモリセルアレイ２１は、複数のメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮと、ＲＯＭ−ＦＵＳＥ Ｂｌｏｃｋを有する。各メモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮは、複数のメモリセルを接続して構成され、ページ単位でデータの書き込み及び読み出しが行われる。図３では、各メモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮは、複数のページＰａｇｅ０〜ＰａｇｅＭ分の記憶領域を有するものとする。ＲＯＭ−ＦＵＳＥ Ｂｌｏｃｋ２１ａは、他のメモリブロックと同様に複数のメモリセルを接続して構成され、同様にページ単位でデータの書き込み及び読み出しが行われる。本実施の形態のＲＯＭ−ＦＵＳＥ Ｂｌｏｃｋ２１ａは、図３に示すように、製品データ、Ｔｒｉｍｍｉｎｇデータ及び不良ブロックアドレスデータを記憶するパラメータ領域と、テストパターンｐａｔｔｅｒｎ０〜５，・・・，ｐａｔｔｅｒｎＭ−６〜Ｍ−１を記憶するテストパターン領域とを有する。

製品データは、ＮＡＮＤ型フラッシュメモリ１の製品毎に決定されるデータである。このデータは、例えば、書き込み時（プログラム時）の書込電圧（プログラム電圧）の印加時間Ｔｐｒｏｇｒａｍ等のパラメータである。ＮＡＮＤ型フラッシュメモリ１では、設計フェーズが終了し、実際にチップを製造し、チップを評価するフェーズに移行すると、パラメータの条件を変更して動作テストを実施して、パラメータをチップに最適な値に調整する。そして、パラメータの調整が終了し、チップを量産する量産段階に移行すると、パラメータは全て同一の値が設定されて出荷される。例えば、チップ毎に印加時間Ｔｐｒｏｇｒａｍの設定が異なっていた場合、チップ毎に書込時間が異なることになるため、同一製品でスペックが異なるものになってしまう。すなわち、同一製品では全て同一値のパラメータが登録される。本実施の形態では、このようなパラメータを製品設定データと呼ぶことにする。

Ｔｒｉｍｍｉｎｇデータは、ＢＩＳＴ（Built-In Self Testing）等のチップ内部の動作テストによって決定されるパラメータである。例えば、書込電圧（プログラム電圧）の印加時間Ｔｐｒｏｇｒａｍ等のパラメータは、チップ内部で生成される基本クロック信号の何周期分かといった設定が行われる。このため、チップ内部で生成され基本クロック信号が、チップ間でばらついていると、上記製品設定データとして印加時間Ｔｐｒｏｇｒａｍ等のパラメータを同一値に設定したが、実際のチップでは動作時間が異なることになり、製品としてのスペックを満たしていないチップが製造される可能性がある。したがって、チップ内部の基本クロック信号は、同一製品で全て同一値に設定するのではなく、チップ毎に調整（トリミング）を実施することにより、チップ間で動作時間にバラツキが発生しないように調整し、その調整時のＴｒｉｍｍｉｎｇデータをＲＯＭ−ＦＵＳＥ２１ａに登録する必要がある。パラメータとしては、書込電圧（プログラム電圧）ＶＰＧＭも同様である。この書込電圧（プログラム電圧）ＶＰＧＭのスペックを満たすためには、同じ時間（書き込み電圧の印加及びベリファイのループ回数）で書き込み動作が完了することが必要である。このため、同じ時間（書き込み電圧の印加及びベリファイのループ回数）で書き込み動作が完了するような書込電圧（プログラム電圧）ＶＰＧＭを、チップ毎に調整（トリミング）を実施して見つけ出し、それぞれのチップに最適な書込電圧（プログラム電圧）ＶＰＧＭの値をＲＯＭ−ＦＵＳＥ２１ａに登録する必要がある。本実施の形態では、このような調整（トリミング）後のデータをＴｒｉｍｍｉｎｇデータと呼ぶことにする。

不良ブロックアドレスデータは、チップ出荷前の動作テストにおいて検出されるメモリセルアレイ２１内の不良ブロックのアドレスデータである。本実施の形態では、ＮＡＮＤ型フラッシュメモリ１内のＢＩＳＴ回路１７ａによる動作テストにより検出される不良ブロックのアドレスデータをチップ毎の固有データとしてＲＯＭ−ＦＵＳＥ２１ａに登録する。

また、図３では、メモリセルアレイ２１に関わる周辺回路としてセンスアンプ回路２２とＩ／Ｏコントロール回路１２を簡略化して示している。

次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリ１における動作テストについて、図４に示すフローチャートと図５に示すＮＡＮＤ型フラッシュメモリ１の概略構成図を参照して説明する。

図４において、テスタ３０は、ＮＡＮＤ型フラッシュメモリ１に対して動作テストに用いる製品データをＩ／Ｏコントロール回路１２に入力する(ステップＳ１０１)。この製品データは、データレジスタ２３内の製品データレジスタ２３ａ（図５参照）に書き込まれる。この場合、製品データは、ＮＡＮＤ型フラッシュメモリ１が２ビット等の多値データに対応するメモリチップ（マルチレベルセル：ＭＬＣ）製品の場合は、確実に動作確認が可能な１ビットに対応するメモリチップ（シングルレベルセル：ＳＬＣ）製品を動作させる製品データを入力する。次に、ＴｒｉｍｍｉｎｇデータをＩ／Ｏコントロール回路１２に入力する。このＴｒｉｍｍｉｎｇデータは、データレジスタ２３内のＴｒｉｍ ｄａｔａレジスタ２３ｂ（図５参照）に書き込まれる。この段階では、未だトリミング処理を実施していないため、Ｔｒｉｍ ｄａｔａレジスタ２３ｂに書き込まれたＴｒｉｍｍｉｎｇデータは暫定的なデータになる。しかし、Ｔｒｉｍｍｉｎｇデータは、同様の製品に対して過去の動作テストにおいて調整した電圧値やクロック値に基づいて設定するデータである。

次に、テスタ３０は、ＮＡＮＤ型フラッシュメモリ１の動作テストに用いるテストパターンデータをＲＯＭ−ＦＵＳＥ２１ａ内の未使用ページに書き込む(ステップＳ１０２)。図３に示したＲＯＭ−ＦＵＳＥ２１ａは、他のメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮと同様に複数のページを有するが、パラメータ領域として用いるページは、通常１ページ分である。本実施の形態では、１ページ±１ページの計３ページ分をパラメータとトリミング用データを記憶するパラメータ領域として用いるものとする。±１ページの領域を確保する理由としては、ＲＯＭ−ＦＵＳＥ２１ａ内におけるパラメータとトリミング用データの信頼性を確保するためのダミーデータを登録しておくためである。また、ＲＯＭ−ＦＵＳＥ２１ａにおいて、パラメータ領域以外の他のページには、ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ（“１”と“０”を交互に繰り返すデータ），ランダムパターン（乱数等を用いて“１”と“０”がランダムに配置されたデータ）等の動作テストに必要なテストパターンを書き込む。

まず、ステップＳ１０１でデータレジスタ２３に登録したＳＬＣ用の製品データ、Ｔｒｉｍｍｉｎｇデータを登録しているレジスタをそれぞれリセットする。次に、テスタ３０は、ＮＡＮＤ型フラッシュメモリ１の製品設定データと、暫定的なＴｒｉｍｍｉｎｇデータをＩ／Ｏコントロール回路１２に入力する(ステップＳ１０３)。この場合、製品データは、本来のＭＬＣ用の製品データを入力する。Ｉ／Ｏコントロール回路１２に入力された製品設定データと暫定Ｔｒｉｍｍｉｎｇデータは、データレジスタ２３内の製品データレジスタ２３ａとＴｒｉｍ ｄａｔａレジスタ２３ｂ（図５参照）に書き込まれる。この段階では、未だトリミング処理を実施していないため、Ｔｒｉｍ ｄａｔａレジスタ２３ｂに書き込まれたＴｒｉｍｍｉｎｇデータは暫定的なデータになる。しかし、Ｔｒｉｍｍｉｎｇデータは、同様の製品に対して過去の動作テストにおいて調整した電圧値やクロック値に基づいて設定するデータである。

次に、ＮＡＮＤ型フラッシュメモリ１内のＢＩＳＴ回路１７ａは、ステップＳ１０３でデータレジスタ２３内のＴｒｉｍ ｄａｔａレジスタ２３ｂに書き込まれたＴｒｉｍｍｉｎｇデータを用いてメモリセルアレイ２１内の各メモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮのデータ書き込み、データ読み出し、消去等の動作を行い、各動作におけるパラメータ（データ書き込み、データ読み出し、消去等の動作に伴う電圧値やメモリチップ内部のクロック値等）を調整して、Ｔｒｉｍｍｉｎｇデータを確定する(ステップＳ１０４)。この場合、動作テストには、ステップＳ１０２でＲＯＭ−ＦＵＳＥ２１ａ内の未使用ページに書き込まれたテストパターンを使用する。また、Ｔｒｉｍｍｉｎｇデータは、同様の製品の過去の動作テストにおいて調整済みの電圧値やクロック値に基づいて設定したものである。このため、データ書き込み、データ読み出し、消去ができないメモリブロックは、不良ブロックとして検出し、その不良ブロックのアドレスを不良ブロックアドレスレジスタ２３ｃ（図５参照）に登録する(ステップＳ１０５)。この不良ブロック検出テストに際しては、ステップＳ１０２でＲＯＭ−ＦＵＳＥ２１ａ内の未使用ページに書き込まれたテストパターンを使用する。

なお、動作電圧値の調整では、ＮＡＮＤ型フラッシュメモリ１が仕様通りに動作するために必要な電圧値を求めることである。すなわち、重要なことは、動作電圧の絶対値を求めることではなく、動作速度に関連するメモリセルアレイ２１内の動作が完了するまのでの速度が確保される電圧値を求めることである。例えば、ＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作では、上記Ｔｒｉｍｍｉｎｇデータとして設定された電圧値を書き込み電圧の初期値として設定して、書き込み対象のメモリセルが書き込みレベルに到達したかどうかを確認するベリファイ（Ｖｅｒｉｆｙ）動作が実行される。書き込みレベルに到達したセルに対しては、オーバー書き込みを防ぐため、センスアンプ回路２２により書き込み電圧が印加されないように制御される。また、書き込みレベルに到達していないセルに対しては、オフセット分の電圧を加えた初期値よりも僅かに高い書き込み電圧が印加される。そして、全てのメモリセルに対して、ベリファイ動作がパスしたかどうかを確認することにより、書き込み動作のパス（ＰＡＳＳ）とフェイル（ＦＡＩＬ）が判定される。したがって、書き込み動作テストにでは、書き込み電圧印加及びベリファイの繰り返し回数が所望の回数（例えば、５回）で完了するようにトリミング用データを設定することが重要になる。

不良ブロックを検出するため、データ書き込み動作テストでは、全てのメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮに対してＲＯＭ−ＦＵＳＥ２１ａ内のテストパターン（ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ，ランダムパターン）を用いた書き込み動作テストを複数回実施する。具体的には、ＢＩＳＴ回路１７ａは、ＲＯＭ−ＦＵＳＥ２１ａ内のページを選択してテストパターン（ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ，ランダムパターン）を読み出し、読み出したテストパターンを用いてメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮ毎に書き込み動作テストを複数回実施する。

ステップＳ１０５においては、ＲＯＭ−ＦＵＳＥ２１ａ内のテストパターンを用いて動作テストを行うため、テスタ３０からＮＡＮＤ型フラッシュメモリ１へのテストパターンの入力が不要になり、テスト時間の短縮を実現することが可能になる。

上記トリミング用データ及びテストパターンを用いた動作テストの結果として得られたパラメータは、Ｔｒｉｍ ｄａｔａレジスタ２３ｂに書き込まれる。次に、ＢＩＳＴ回路１７ａは、製品データレジスタ２３ａに書き込まれた製品データと、Ｔｒｉｍ ｄａｔａレジスタ２３ｂに書き込まれパラメータと、不良ブロックアドレスレジスタ２３ｃに登録された不良ブロックアドレスをセンスアンプ回路２２に転送する(ステップＳ１０６)。センスアンプ回路２２は、転送された製品データとパラメータと不良ブロックアドレスをＲＯＭ−ＦＵＳＥ２１ａに書き込む。

そして、上記ＲＯＭ−ＦＵＳＥ２１ａ内のパラメータ領域に対するパラメータと不良ブロックアドレスの書き込みが終了したＮＡＮＤ型フラッシュメモリ１はパッケージングされる。このパッケージング後、再度出荷テストとして、ＢＩＳＴ回路１７ａは、全てのメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮに対してＲＯＭ−ＦＵＳＥ２１ａ内のテストパターン（ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ，ランダムパターン）を用いた書き込み動作、読み出し動作及び消去動作を実施する。この場合、書き込み動作テストでは、上記と同様に、ＢＩＳＴ回路１７ａは、ステップＳ１０２でＲＯＭ−ＦＵＳＥ２１ａ内の未使用ページに書き込まれたテストパターン（ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ，ランダムパターン）を使用して動作テストを実行する。すなわち、テストパターンを用いてメモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮ毎に書き込み動作テストを複数回実施する。この出荷テストを終了した後、本動作テストは終了する。

以上説明したように、本実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、出荷前のテスト動作前にＲＯＭ−ＦＵＳＥ２１ａ内のパラメータ領域以外の空き領域（テストパターン領域）にテストパターン（ａｌｌ“１”，ａｌｌ“０”，チェッカーデータ，ランダムパターン等）を記憶しおく。そして、テスト動作において、ＮＡＮＤ型フラッシュメモリ１内のＢＩＳＴ回路１７ａがＲＯＭ−ＦＵＳＥ２１ａ内からテストパターンを読み出して全メモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮに対して書き込み動作テストを複数回実施して、不良ブロックの検出を行った。したがって、出荷前の動作テストにおいて、従来のように、テスタからテストパターンを入力する工数を削減することができ、テスト時間の短縮を実現することができる。

なお、上記実施の形態では、出荷前のテスト動作において、ＢＩＳＴ回路１７ａがＲＯＭ−ＦＵＳＥ２１ａ内からテストパターンを読み出して全メモリブロックＢｌｏｃｋ０〜ＢｌｏｃｋＮに対して書き込み動作テストを実施する場合を示したが、ＮＡＮＤ型フラッシュメモリの出荷後に、ＲＯＭ−ＦＵＳＥ２１ａ内のテストパターン領域に記憶したテストパターンを利用するようにしてもよい。例えば、４ビットセルに対応するメモリチップに本発明を適用する場合、２ビットセルで動作させる場合の最適なテストパターン、１ビットセルで動作させる場合の最適なテストパターン等をＲＯＭ−ＦＵＳＥ２１ａ内のテストパターン領域に予め記憶させておき、Ｉ／Ｏからの動作モード設定等により２ビットセル動作、１ビットセル動作をユーザが任意に設定可能にするようにしてもよい。この場合、動作モードが変更された際に、ＮＡＮＤ型フラッシュメモリ内のＢＩＳＴ回路がＲＯＭ−ＦＵＳＥ２１ａ内の２ビットセル動作用のテストパターン又は１ビットセル動作用のテストパターンを読み出して動作テストを実施するようにしてもよい。したがって、マルチレベルセルのメモリチップ製品に対して本発明を適用することにより、出荷後にユーザ側で動作モードを任意に切り替え可能なメモリチップ製品を提供することが可能になる。

本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリとテスタとの接続を示す図である。 本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 本発明の一実施の形態に係るメモリセルアレイ内に含まれるメモリブロック及び周辺回路の構成を示す図である。 本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて実行される動作テストを示すフローチャートである。 本発明の一実施の形態に係るＮＡＮＤ型フラッシュメモリ１の概略構成を示す図である。

符号の説明

１ ＮＡＮＤ型フラッシュメモリ
１２ Ｉ／Ｏコントロール回路
１７ 制御回路
１７ａ ＢＩＳＴ回路
２１ メモリセルアレイ
２１ａ ＲＯＭ−ＦＵＳＥ
２２ センスアンプ回路
２３ データレジスタ
３０ テスタ

Claims (5)

1. 複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、
   前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルアレイは、前記複数のメモリブロックのうち動作パラメータを記憶するメモリブロック内に前記テストデータを記憶することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記動作テスト部は、外部のテスト装置から入力される調整用パラメータと前記テストデータを用いて前記動作テストを実行し、該動作テストのテスト結果により取得した動作パラメータを前記所定のメモリブロックに記憶することを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記テストデータを記憶するメモリブロックはＲＯＭ−ＦＵＳＥであり、該ＲＯＭ−ＦＵＳＥ内にテストデータとして複数のテストパターンを記憶することを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 複数のメモリセルを接続したメモリブロックを複数含むメモリセルアレイ内の一部の前記メモリブロック内にテストデータを記憶し、
   前記テストデータを用いて前記メモリセルアレイの動作テストを実行することを特徴とする不揮発性半導体記憶装置のテスト方法。

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