JP6306777B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP6306777B2 JP6306777B2 JP2017094174A JP2017094174A JP6306777B2 JP 6306777 B2 JP6306777 B2 JP 6306777B2 JP 2017094174 A JP2017094174 A JP 2017094174A JP 2017094174 A JP2017094174 A JP 2017094174A JP 6306777 B2 JP6306777 B2 JP 6306777B2
- Authority
- JP
- Japan
- Prior art keywords
- defect
- storage block
- defect information
- block
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
ックをメモリセルアレイ内に設ける場合がある。
える。ロムヒューズブロックのメモリセルに許容限度を超える不良が生じた場合、ロムヒ
ューズブロックに保存されているロムヒューズデータ自体が不良になるおそれもある。そ
して、ロムヒューズデータに不良が生じた場合、エラー訂正のために時間がかかり、半導
体記憶装置の動作速度が低下する可能性がある。特に、メモリセルが微細化するに従って
、メモリセルは不良になりやすくなるため、ロムヒューズブロックの不良チェックは重要
になる。
間中に行われる。
去レベルと読み出しレベルの差が小さくなって、誤読み出しが生じる可能性が高くなる。
ロムヒューズブロックに記録すべき不良情報も増えることから、ロムヒューズブロックか
ら不良情報を読み出すのに時間がかかるおそれがある。
前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数
の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複
数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
前記複数のブロックの少なくとも1つであって、前記メモリセルアレイ内の不良情報を
記憶する不良情報記憶ブロックと、
前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して
、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定
する第1不良検出部と、
前記第1不良検出部により不良があると判定されると、前記メモリセルのデータの読み
出し電圧レベルを変更して、再び前記不良情報記憶ブロック内の少なくとも一部の前記メ
モリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロ
ックに不良があるか否かを判定する第2不良検出部と、
前記第2不良検出部により不良があると判定されると、前記不良情報記憶ブロックを不
良と決定する不良決定部と、を備える半導体記憶装置が提供される。
図1は第1の実施形態に係る半導体記憶装置1の概略構成を示すブロック図である。図
1の半導体記憶装置1は、NAND型フラッシュメモリの例を示している。
と、カラムデコーダ5と、センスアンプ(S/A)6と、データラッチ回路7と、コント
ローラ8と、高電圧発生器9と、アドレスレジスタ10と、コマンドデコーダ11と、I
/Oバッファ12とを備えている。
。図2はセルアレイ2周辺の詳細な構成を示すブロック図である。図2に示すように、セ
ルアレイ2は、複数のブロックBLK0〜BLKnに分かれている。各ブロックには、上
述したNANDストリング20がカラム方向に複数個配列されている。各NANDストリ
ング20は、直列接続された複数のメモリセル21と、これらメモリセル21の一端側に
接続された選択ゲートトランジスタS1と、他端側に接続された選択ゲートトランジスタ
S2とを有する。
WLn+1(nは0以上の整数)にそれぞれ接続されている。選択ゲートトランジスタS1
のゲートは選択ゲート線SGDに接続されている。選択ゲートトランジスタS2のゲート
は選択ゲート線SGSに接続されている。各NANDストリング20は、対応する選択ゲ
ートトランジスタS1を介して、共通のセルソース線に接続されている。また各NAND
ストリング20は、対応する選択ゲートトランジスタS2を介して、対応するビット線B
L0〜BLnに接続されている。
〜WLn+1は、ロウデコーダ3に接続されている。ロウデコーダ3は、アドレスレジスタ
10から転送されてきたロウアドレスをデコードする。ロウデコーダ3の近傍には、ワー
ド線ドライバ4が配置されている。ワード線ドライバ4は、デコードしたデータに基づい
て、各ワード線を駆動するための電圧を生成する。
ンジスタQ0を介してセンスアンプ6に接続されている。センスアンプ6で検出された読
み出しデータは、例えば二値データとしてデータラッチ回路7に保持される。
ドする。またカラムデコーダ5は、このデコードした結果に基づいて、データラッチ回路
7に保持されたデータをデータバスに転送するか否かを決定する。
バッファリングする。またI/Oバッファ12は、アドレスをアドレスレジスタ10に転
送し、コマンドをコマンドデコーダ11に転送し、データをデータバスに転送する。
ロックの不良チェックやセンスアンプ6等の動作を制御する。
、ロムヒューズ(ROM FUSE)ブロック(不良情報記憶ブロック)とスペアロムヒューズブ
ロック(スペア記憶ブロック)である。ロムヒューズブロックとスペアロムヒューズブロ
ックには、セルアレイ内の不良情報などが記憶されている。スペアロムヒューズブロック
は、ロムヒューズブロックが不良になったときに使用されるものであり、ロムヒューズブ
ロックに新たな不良情報が記憶されるときには、スペアロムヒューズブロックにも同じ不
良情報が記憶される。スペアロムヒューズブロックを使用するか否かは設定により切り替
えることができる。
レイ内の各ブロックが不良か否かを示すバッドブロック情報や、セルアレイ内の各カラム
が不良か否かを示すバッドカラム情報などである。この他、ロムヒューズブロックには、
内部電圧の電圧レベルを調整するためのパラメータ情報などを記憶してもよい。
ックに不良があるか否かをチェックする処理を行う。図3は第1の実施形態によるロムヒ
ューズブロックの不良チェック処理を示すフローチャートである。
Single Level Cell)方式とMLC(Multi Level Cell)方式とのいずれにも対応してい
るものがあるが、本実施形態では、SLCを採用することにする。その理由は、MLCは
多値書き込みを行うため、読み出しマージンが小さくて、誤読み出しが生じやすいことか
ら、より信頼性の高い読み出しが可能なSLCを利用してロムヒューズブロックの不良チ
ェックを行うようにしたものである。
モリセルに記憶されているデータを読み出す(ステップS1)。特定のワード線は、基本
的にはどのワード線であってもよいが、ロムヒューズブロック内の複数のワード線のうち
、できるだけ信頼性よくデータを読み出せるワード線を特定のワード線とするのが望まし
い。本明細書では、特定のワード線をWL15にする例を説明する。
分布が、消去レベルの隣のAレベルの閾値電圧分布の方向にシフトして正常な読み出しが
できなくなったか否かのチェック(以下、E−to−A検知)を行う(ステップS2)。
1〜3)が考えられ、いずれの手法を採用してもよい。
っている。これらビット線は、2Kバイト分のビット線ごとにセグメントに分割されてい
る。これらセグメントのうち、未使用のセグメントを用いて、E−to−A検知ではメモ
リセルの読み出しチェックを行う。
未使用のセグメントの全メモリセルを読み出して、消去状態である「1」データではなく
、「0」データとして読み出されたデータの数が所定値を超えればE−to−A検知にフ
ェイルしたと判断する。
特定のビット線上の全メモリセルを消去した状態で、これら全メモリセルを読み出して、
「0」データとして読み出されたデータの数が所定値を超えればE−to−A検知にフェ
イルしたと判断する。
セルに相補データを書き込み、書き込んだ相補データを読み出して、相補データのビット
論理が入れ替わった数が所定値を超えればE−to−A検知にフェイルしたと判断する。
A検知でフェイルした場合は、Eレベルの閾値電圧分布がAレベルの閾値電圧分布の方向
にシフトしたと判断して、メモリセルの読み出し電圧レベルを上げて、再度メモリセルか
らの読み出し(以下、再ロムリード)を行う(ステップS3)。この再ロムリードでは、
メモリセルのゲート−ソース間に印加する電圧を高くして、再度メモリセルからの読み出
しを行う。
ップS4)。この場合のE−to−A検知も、上述した検知手法1〜3のいずれを採用し
てもよい。上述したステップS3とS4が第2不良検出部に対応する。
にフェイルしたと決定する(ステップS5、不良決定部)。この場合、このロムヒューズ
ブロックを含むNAND型フラッシュメモリは、不良品とみなされる。
リード動作で行われるブロックチェックを行う(ステップS6、第3不良検出部)。この
ブロックチェックでは、例えば、ロムヒューズブロック内にバッドブロック情報やバッド
カラム情報等を記憶する際に、これら情報を相補データとして記憶しておき、記憶された
相補データを読み出して、相補データを構成する2種類のデータを互いにビット単位で比
較することで、読み出しエラーの有無を判断する。ブロックチェックは、ロムヒューズブ
ロック内の全メモリセルについて行う必要はなく、特定のワード線上のメモリセルについ
て行ってもよい。
を行い、ブロックチェックにパスした場合は、ロムヒューズブロックは正常と判断する(
ステップS7)。
(ステップS8、第3不良検出部)、このブロックチェックにフェイルした場合は、フェ
イルと決定し(ステップS5)、ブロックチェックにパスした場合は、ロムヒューズブロ
ックのチェックにパスしたと決定する(ステップS7)。
した再ロムリードとを組み合わせる例を説明したが、E−to−A検知を行わずに再ロム
リードを行ってもよい。この場合、ステップS2およびS4のE−to−A検知の代わり
に、既存のブロックチェックを行えばよい。
のE−to−A検知の結果により、ロムヒューズブロックが正常か否かを判断することに
なるため、ロムヒューズブロックの不良率が上がるおそれがある。よって、ロムヒューズ
ブロックの不良率を下げたい場合は、上述した再ロムリードを行うのが望ましい。
ムヒューズブロックが不良と判断されると、読み出し電圧レベルを上げて、再度ロムヒュ
ーズブロックが不良か否かを判断するため、製造ばらつき等により、メモリセルのEレベ
ルの閾値電圧分布がAレベルの閾値電圧分布側に多少シフトしたとしても、ロムヒューズ
ブロックを不良と判断しなくて済み、ロムヒューズブロックの不良率を低減できる。
以下に説明する第2の実施形態は、ロムヒューズブロックを不良と判断したときに、ロ
ムヒューズブロックのリフレッシュを行うものである。
え、コントローラ8の処理動作が第1の実施形態とは異なるため、以下では、コントロー
ラ8の処理動作を説明する。
ャートである。まず、ロムヒューズブロックの不良チェックを行う(ステップS11、第
1不良検出部)。このステップS11の不良チェックは、例えば、ロムヒューズブロック
内の特定のワード線上のメモリセルを対象として、上述した既存のブロックチェックを行
う。あるいは、上述したE−to−A検知手法1〜3のいずれかを採用してもよい。
クのチェックにパスしたと決定して(ステップS19)、図4の処理を終了する。この場
合は、ロムヒューズブロックのリフレッシュは行わない。
ューズブロックにアクセスするためにアドレスを発行し(ステップS12)、スペアロム
ヒューズブロックの不良チェックを行う(ステップS13、第2不良検出部)。
不良情報を有効に活用できないことから、ロムヒューズブロックのリフレッシュを行う意
味がないと判断して、ロムヒューズブロックのチェックにフェイルしたと決定する(ステ
ップS14)。この場合、このロムヒューズブロックを含むNAND型フラッシュメモリ
は、不良品とみなされる。
リセルを消去する(ステップS15、データ消去部)。これにより、ロムヒューズブロッ
ク内の全メモリセルには、「1」データが書き込まれる。
報を、例えばセンスアンプ6内のデータラッチ回路7に一時的にラッチする(ステップS
16、一時保持部)。
を、ロムヒューズブロックに書き込む(ステップS17、不良情報書き込み部)。ステッ
プS15〜S17はリフレッシュ処理部に対応する。
断されたワード線上のメモリセルにも不良情報を書き込む場合と、不良と判断されたワー
ド線以外のワード線上のメモリセルに不良情報を書き込む場合とがある。不良が特定のメ
モリセル内の構造的な故障により生じた場合は、そのメモリセルは使わないのが望ましい
が、不良が一時的なリードディスターブで生じた場合は、不良を起こしたメモリセルに再
書き込みをしても問題が生じないこともありうる。そこで、本実施形態では、いったん不
良と判断されたメモリセルに対しても再書き込みを許容している。
不良がないとみなしてパス決定する(ステップS18)。
ュ時に不良情報を再書き込みする場合のタイミング図である。図5は、レディビジー信号
RBと、ロムヒューズブロックのワード線WL15 PB0と、このワード線に接続されたメモリ
セルの基板ウェル領域CPWELL PB0と、スペアロムヒューズブロックのワード線WL15 PB1と
の信号波形を示している。
れ、パワーオンリード動作中にリフレッシュ動作が行われる。まず、ロムヒューズブロッ
ク内の特定のワード線(例えばWL15)上のメモリセルからデータを読み出す(時刻t
1)。時刻t1では、ロムヒューズブロックのWL15を読み出し電圧VCGRVに設定
する。
ムヒューズブロック内の特定のワード線(例えばWL15)上のメモリセルからデータを
読み出して(時刻t2)、スペアロムヒューズブロックに不良があるか否かを判断する。
ーズブロック内の全メモリセルのデータを消去する(時刻t3)。消去をしたメモリセル
は、ベリファイを行って、正しく消去されたことを確認する(時刻t4)。ロムヒューズ
ブロック内のメモリセルのデータ消去とベリファイは、ロムヒューズブロック内の全メモ
リセル分のデータ消去とベリファイが終了するまで繰り返される。
不良情報を読み出してセンスアンプ内のラッチ回路に一時保持した後、保持した不良情報
をロムヒューズブロックに書き込む(時刻t5)。続いて、書き込んだ不良情報が正常に
読み出せるか否かのベリファイを行う(時刻t6)。時刻t5とt6の処理は、スペアロ
ムヒューズブロック内の全不良情報がロムヒューズブロックに書き込まれるまで継続され
る。
ラ8の内部のレジスタ回路8a(図1参照)に記憶してもよい。例えば、少なくとも1バ
イト分のデータを記憶可能なSRAM等の不揮発性メモリで構成されるレジスタ回路(リ
フレッシュ履歴情報記憶部)8aを設けて、1バイトのうちの一つのビットにロムヒュー
ズブロックのリフレッシュを行ったか否かを示す情報を記憶し、外部からの特定のコマン
ドで、このレジスタ回路8aの1バイトのデータを外部に出力できるようにしてもよい。
これにより、ロムヒューズブロックのリフレッシュを過去に行ったか否かの履歴情報をN
AND型フラッシュメモリの外部から検出でき、この履歴情報によりロムヒューズブロッ
クの信頼性を評価できる。
ヒューズブロック内の全メモリセルのデータを消去した後に、スペアロムヒューズブロッ
ク内の不良情報を書き込むリフレッシュを行うため、ロムヒューズブロック内の不良情報
の信頼性が向上し、ロムヒューズブロックの不良率を低下させることができる。
以下に説明する第3の実施形態は、ロムヒューズブロックのリフレッシュを過去に行っ
たことがあるか否かを自動判別して、過去にリフレッシュを行ったロムヒューズブロック
は再度のリフレッシュを行わないようにするものである。
え、コントローラ8の処理動作が第1および第2の実施形態とは異なるため、以下では、
コントローラ8の処理動作を説明する。
ャートである。まず、ロムヒューズブロック内の特定のワード線上のメモリセルのデータ
を読み出す(ステップS31)。
リフレッシュを行っていないロムヒューズブロック内の特定のワード線上の未使用のセグ
メントの全メモリセルは、初期状態でオール「0」を書き込んでおけば、オール「0」の
ままのはずである。
ルのデータがオール「1」か否かを判定する(ステップS32、リフレッシュ判定部)。
オール「1」であれば、過去にロムヒューズブロックのリフレッシュを行ったと判断し、
ロムヒューズブロック内の特定のワード線以外の所定のワード線上のメモリセルのデータ
を読み出して、不良があるか否かを判定する(ステップS33)。ここでは、予めバッド
ブロック情報やバッドカラム情報などを相補データでロムヒューズブロックに記憶してお
き、この相補データを読み出して、相補データを構成する2種類のデータを比較すること
で、不良か否かを判断する。
、ロムヒューズブロックのチェックにパスしたと決定し(ステップS34)、図6の処理
を終了する。
ブロックのリフレッシュは行わずに、スペアロムヒューズブロックにアクセスするための
アドレス変更を行う(ステップS35)。そして、スペアロムヒューズブロック内の特定
のワード線上のメモリセルを読み出して、スペアロムヒューズブロックが不良か否かのチ
ェックを行う(ステップS36)。ここでは、ステップS33と同様に、例えば相補デー
タを読み出して、不良か否かを判定する。この結果、スペアロムヒューズブロックが不良
と判定されると、ロムヒューズブロックのチェックにフェイルしたと決定する(ステップ
S37)。この場合、このロムヒューズブロックを含むNAND型フラッシュメモリは不
良品とみなす。
ーズブロックのチェックにパスしたと決定する(ステップS34)。この場合、ロムヒュ
ーズブロックは使用せずに、スペアロムヒューズブロック内の不良情報を使用することに
なる。
メントの全メモリセルがオール「0」の場合は、まだリフレッシュを行ったことがないロ
ムヒューズブロックと判断して、既存のブロックチェックを行う(ステップS38)。こ
のステップS38では、例えば、ロムヒューズブロック内の特定のワード線上のメモリセ
ルの相補データを読み出して、不良の有無を判断する。
のチェックにパスしたとみなす(ステップS34)。一方、ステップS38でロムヒュー
ズブロックは不良と判断されると、図4のフローチャートのステップS12〜S20のリ
フレッシュ処理を行う。
ロックか否かを確認して、過去にリフレッシュを行ったことのあるロムヒューズブロック
であれば、再度不良になっても、再リフレッシュは行わずに、スペアロムヒューズブロッ
クを使用する。一方、過去にリフレッシュを行ったことのないロムヒューズブロックであ
れば、不良になったときに、リフレッシュを行って、スペアロムヒューズブロック内の不
良情報をロムヒューズブロックに書き込んで、ロムヒューズブロックを使い続ける。
ちロムリフレッシュ後のパワーオンリードの処理タイミングを示すタイミング図である。
まず、ロムヒューズブロック内の特定のワード線(例えばWL15)上のメモリセルのデ
ータを読み出す(時刻t11)。読み出したデータがオール「1」であれば、過去にリフ
レッシュを行ったことがあるロムヒューズブロックと判断して、ロムヒューズブロックの
再リフレッシュは行わずに、ロムヒューズブロック内の特定のワード線以外の所定のワー
ド線上のメモリセルのデータを読み出す(時刻t12)。そして、読み出したデータに基
づいてロムヒューズブロックのブロックチェックを行い、不良と判断されると、スペアロ
ムヒューズブロック内の特定のワード線(例えばWL15)上のメモリセルのデータを読
み出す(時刻t13)。
リセルのデータを読み出して、読み出したデータがオール「1」か否かによって、ロムヒ
ューズブロックが過去にリフレッシュを行ったことがあるか否かを的確に判断できる。
ュを行わないようにしたため、信頼性の低いロムヒューズブロックを使い続けるおそれが
なくなる。
れると、第2の実施形態と同様にロムヒューズブロックのリフレッシュを行うため、ロム
ヒューズブロックの不良率を低減できる。
以下に説明する第4の実施形態は、ロムヒューズブロックへの不良情報の格納の仕方に
特徴を持たせたものである。
ある。図示のように、ロムヒューズブロック31は、メモリセルアレイ2内に複数設けら
れるブロックのうちの一つである。ロムヒューズブロック31は、例えば4つのデータ領
域d0〜d3に分けられている。4つのデータ領域d0〜d3に記憶される情報は同じで
ある。各データ領域に記憶される情報の種類としては、例えばバッドカラム情報d00と
、パラメータ情報d01と、バッドブロック情報d02とが含まれる。一つのデータ領域
が不良と判定されると、別のデータ領域から同じ種類の情報を読み出すことができる。
報のデータ構成を示す図である。図9(a)のバッドブロック情報は、8ブロック分の不
良情報を4バイトで記憶するものである。より具体的には、1バイト目には、ブロックア
ドレスを8で割った商を表す8ビットのアドレス情報が記憶される。2バイト目には、1
バイト目の8ビットのアドレス情報の反転データが記憶される。3バイト目には、8ブロ
ックのそれぞれが不良か否かを示すフラグ情報が1ビットずつ記憶される。4バイト目に
は、3バイト目の8ビットデータの反転データが記憶される。
ク中の各ブロックが不良か否かを示す8ビットのフラグ情報からなる8ビットデータをBl
ock IOと表記している。
を8で割った商Block Add Xと、各ブロックが不良か否かを示す8ビットデータBlock IO
との対応関係を示す図である。
レスを1つのアドレス情報Block Add Xに変換し、各ブロックが不良か否かを示すフラグ
情報を1ビットで表現して8ブロック分のフラグ情報を1バイトとして、ロムヒューズブ
ロック31に記憶する。また、本実施形態では、Block Add Xで表される8ブロック中に
不良のブロックが一つも存在しない場合は、ロムヒューズブロック31に記憶しない。こ
れにより、ロムヒューズブロック31内に、できるだけ多くのブロックの不良情報を格納
できる。
は、ロウデコーダ3内の不図示のブロック選択回路に設けられるラッチ回路(不良情報保
持部)3aにラッチされる。ブロック選択回路は、このラッチ回路3aにラッチされてい
るデータを参照することで、各ブロックへのアクセスを行うか否かを選択する。
ロック情報を転送する処理手順の一例を示すフローチャートである。このフローチャート
は、例えばコントローラ8により実行される。まず、ロムヒューズブロック31から不良
ブロック情報を読み出す(ステップS61)。読み出した不良ブロック情報は、いったん
一時的に保持される。次に、図9(a)の1バイト目と2バイト目に記憶されていたアド
レス情報Block Add Xとその反転データを比較するとともに、図9(a)の3バイト目と
4バイト目に記憶されていたフラグ情報Block IOとその反転データを比較する(ステップ
S62)。
判断して、アドレス情報Block Add XとBlock IOを元のブロックアドレスに変換する(ス
テップS63、アドレス変換部)。ステップS63で変換したブロックアドレスに対応す
るブロック選択回路内のラッチ回路に、対応するブロックの不良情報を記憶する(ステッ
プS64)。
テップS65)、まだ読み出していないデータがあれば、ロムヒューズブロック31内の
次の4バイトデータを読み出して(ステップS66)、ステップS62に進む。
処理手順の一例を示すフローチャートである。まず、メモリセルアレイ2内のブロック0
を選択する(ステップS71)。本実施形態では、少なくとも一つのブロックが不良であ
る8ブロック分のブロックアドレスを1つのアドレス情報としてロムヒューズブロック3
1に記憶するため、ブロック0から順番に、8ブロック分の既存のブロックチェックを行
って、ブロック内に不良があるか否かをチェックする(ステップS72)。
レスを8で割った商で表されるアドレス情報Block Add Xをセンスアンプ内のラッチ回路
にラッチする(ステップS73)。次に、ステップS73でラッチしたアドレス情報Bloc
k Add Xの反転データをステップS73とは別個のラッチ回路にラッチする(ステップS
74)。
のデータとして、ステップS73,S74とは別個のラッチ回路に保持する(ステップS
75)。次に、ステップS75で保持したデータの反転データを、ステップS73〜S7
5とは別個のラッチ回路に保持する(ステップS76)。
し(ステップS77)、最終ブロックでなければ、ブロック番号を1増やして(ステップ
S78)、ステップS72以降の処理を繰り返す。ステップS77で最終ブロックと判定
されると、ステップS73〜S76で保持した4つのラッチ回路のラッチデータを4カラ
ムアドレス分のデータとして、全不良ブロック分のデータをまとめてロムヒューズブロッ
ク31に転送する。(ステップS79)。ステップS72のブロックチェックで不良がな
いと判断されると、ステップS77の処理を行う。以上の処理を、メモリセルアレイ2の
すべてのブロックについて行う。
た商をアドレスとして、各ブロックまたは各カラムの不良情報を1ビットで表したデータ
をロムヒューズブロック31に記憶するため、ロムヒューズブロック31に記憶可能な不
良情報を増やすことができる。また、本実施形態では、不良でないブロックやカラムにつ
いては、ロムヒューズブロック31には記憶しないため、ロムヒューズブロック31の記
憶領域を有効活用できる。したがって、パワーオンリード時に、ロムヒューズブロック3
1からの不良情報の読み出しを高速化できる。本実施形態によれば、例えば8ブロックの
不良情報をわずか4バイトで記憶でき、1ブロックの不良情報を4バイトで記憶する比較
例に比べて、8倍もの多くのブロックの不良情報を記憶できる。
の実施形態によるロムヒューズブロック31に適用することが可能である。これにより、
第1〜第3の実施形態においても、より多くの不良情報をロムヒューズブロック31に記
憶可能となり、NAND型フラッシュメモリの大容量化に対応できるようになる。
が、本発明は、NOR型フラッシュメモリやMRAM、ReRAMなど、ロムヒューズブ
ロックを有する種々の不揮発性半導体記憶装置に適用可能である。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
Claims (11)
- 複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続
された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接
続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの
一群を含む複数のブロックとを有するメモリセルアレイと、
前記複数のブロックの少なくとも1つであって、前記メモリセルアレイ内の不良情報を
記憶する不良情報記憶ブロックと、
前記不良情報記憶ブロックと同じ不良情報を記憶するスペア記憶ブロックと、
前記不良情報記憶ブロックに不良があるか否かを検出する第1不良検出部と、
前記第1不良検出部により前記不良情報記憶ブロックに不良があることが検出されると
、前記不良情報記憶ブロック内の全メモリセルの記憶データを消去するデータ消去部と、
前記スペア記憶ブロックに記憶されている不良情報を読み出して一時的に保持する一時
保持部と、
前記一時保持部に保持された不良情報を、前記データ消去部で消去後の前記不良情報記
憶ブロックに書き込む不良情報書き込み部と、を備える半導体記憶装置。 - 前記不良情報記憶ブロックに不良があることが検出されると、前記スペア記憶ブロック
に不良があるか否かを検出する第2不良検出部を備え、
前記データ消去部は、前記第1不良検出部により前記不良情報記憶ブロックに不良があ
ることが検出され、かつ前記第2不良検出部により前記スペア記憶ブロックに不良がない
と検出されたときに、前記不良情報記憶ブロック内の前記メモリセルの記憶データを消去
する請求項1に記載の半導体記憶装置。 - 前記第1不良検出部および前記第2不良検出部は、当該半導体記憶装置がパワーオンリ
ードを行うたびに不良があるか否かを判定する請求項1に記載の半導体記憶装置。 - 前記第1不良検出部は、前記不良情報記憶ブロックの中の特定のワード線上の前記メモ
リセルのデータを読み出した結果に基づいて、前記不良情報記憶ブロックに不良があるか
否かを検出し、
前記不良情報書き込み部は、前記不良情報記憶ブロックのうち、前記第1不良検出部で
不良が検出された前記特定のワード線以外の前記ワード線上の前記メモリセルに前記一時
保持部に保持された不良情報を書き込む請求項1に記載の半導体記憶装置。 - 前記第2不良検出部にて不良があると判定されると、当該半導体記憶装置を不良とみな
す不良決定部と、を備える請求項1に記載の半導体記憶装置。 - 前記不良情報記憶ブロックは、前記メモリセルアレイをブロック単位またはカラム単位
に分割した各ブロックまたは各カラムを指定するアドレスをn(nは2以上の整数)で割
った商出表されるアドレス情報と、n個のブロックまたはカラムのそれぞれの不良情報を
1ビットとするnビットデータと、を対応づけて記憶する請求項1に記載の半導体記憶装
置。 - 前記不良情報記憶ブロックは、前記アドレス情報と、前記アドレス情報の反転データと
、前記nビットデータと、前記nビットデータの反転データと、を対応づけて記憶する請
求項6に記載の半導体記憶装置。 - 前記不良情報記憶ブロックに記憶されている不良情報を読み出して保持する不良情報保
持部と、
前記不良情報記憶ブロックをアクセスするための前記アドレスを、前記不良情報保持部
をアクセスするための前記アドレスに変換するアドレス変換部と、を備え、
前記不良情報保持部は、前記アドレス変換部で変換された前記アドレスに対応づけて、
前記不良情報記憶ブロックに記憶されているブロック単位またはカラム単位の不良情報を
それぞれ別個に記憶する複数のラッチ回路を有する請求項6に記載の半導体記憶装置。 - 複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続
された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接
続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの
一群を含む複数のブロックとを有するメモリセルアレイと、
前記複数のブロックの少なくとも1つであって、前記メモリセルアレイ内の不良情報を
記憶する不良情報記憶ブロックと、
前記不良情報記憶ブロックと同じ不良情報を記憶するスペア記憶ブロックと、
前記不良情報記憶ブロックに不良があるか否かを検出する第1不良検出部と、
前記第1不良検出部により前記不良情報記憶ブロックに不良があることが検出されると
、前記不良情報記憶ブロック内の前記メモリセルの記憶データを消去した後に、前記スペ
ア記憶ブロックに記憶されている不良情報を前記不良情報記憶ブロックに再書き込みする
リフレッシュを行うリフレッシュ処理部と、
前記リフレッシュを行ったか否かを含むリフレッシュ履歴情報を記憶するリフレッシュ
履歴情報記憶部と、を備える半導体記憶装置。 - 特定のコマンドが発行されると、前記リフレッシュ履歴情報記憶部に記憶されたリフレ
ッシュ履歴情報を読み出すコマンド処理部を備える請求項9に記載の半導体記憶装置。 - 前記リフレッシュ処理部が前記不良情報記憶ブロックのリフレッシュを最初に行う前に
前記メモリセルアレイ内の一部の前記メモリセルに、消去データの論理と異なる論理のデ
ータを書き込んでおき、前記一部のメモリセルが前記消去データの論理と同じか否かによ
り、前記リフレッシュが行われたか否かを判定するリフレッシュ判定部を備える請求項9
に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017094174A JP6306777B2 (ja) | 2017-05-10 | 2017-05-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017094174A JP6306777B2 (ja) | 2017-05-10 | 2017-05-10 | 半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015535204A Division JP6190462B2 (ja) | 2013-09-04 | 2013-09-04 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017174493A JP2017174493A (ja) | 2017-09-28 |
JP6306777B2 true JP6306777B2 (ja) | 2018-04-04 |
Family
ID=59971476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017094174A Active JP6306777B2 (ja) | 2017-05-10 | 2017-05-10 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6306777B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04332998A (ja) * | 1991-05-08 | 1992-11-19 | Koufu Nippon Denki Kk | 障害処理システム |
JP2003077291A (ja) * | 2001-09-03 | 2003-03-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3927024B2 (ja) * | 2001-12-19 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4129381B2 (ja) * | 2002-09-25 | 2008-08-06 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
JP4213053B2 (ja) * | 2004-01-29 | 2009-01-21 | Tdk株式会社 | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 |
JP4921953B2 (ja) * | 2006-12-25 | 2012-04-25 | 株式会社東芝 | 半導体集積回路装置及び半導体記憶装置のテスト方法 |
-
2017
- 2017-05-10 JP JP2017094174A patent/JP6306777B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017174493A (ja) | 2017-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6190462B2 (ja) | 半導体記憶装置 | |
US9582191B2 (en) | Memory block quality identification in a memory | |
US8243538B2 (en) | Small unit internal verify read in a memory device | |
KR102192910B1 (ko) | 반도체 장치, 메모리 시스템 및 이의 동작 방법 | |
TWI443664B (zh) | 多位元單元非揮發性記憶體之使用新順序的二次寫入方法 | |
US20120026816A1 (en) | Defective memory block identification in a memory device | |
JP2008123330A (ja) | 不揮発性半導体記憶装置 | |
US9256525B2 (en) | Semiconductor memory device including a flag for selectively controlling erasing and writing of confidential information area | |
JP6342350B2 (ja) | 半導体記憶装置 | |
JP2012059349A (ja) | 半導体メモリ装置及びその動作方法 | |
TW201329988A (zh) | 非揮發性半導體記憶裝置及其寫入方法 | |
JP2017208149A (ja) | 半導体装置 | |
TW201715533A (zh) | 半導體記憶裝置、其不良行救濟方法及冗餘資訊設定方法 | |
JP2011204298A (ja) | 不揮発性半導体メモリ | |
JP2008186554A (ja) | チャージロス修復方法及び半導体記憶装置 | |
JP2010135023A (ja) | 半導体記憶装置 | |
JP6115882B1 (ja) | 半導体記憶装置 | |
US20110238889A1 (en) | Semiconductor memory device from which data can be read at low power | |
US10431312B2 (en) | Nonvolatile memory apparatus and refresh method thereof | |
JP6306777B2 (ja) | 半導体記憶装置 | |
KR20080079555A (ko) | 불휘발성 메모리 장치 및 그 구동방법 | |
JP2013030251A (ja) | メモリシステム | |
JP2012155788A (ja) | Nand型フラッシュメモリ | |
JP2004030849A (ja) | データの一部書き換え機能を有する半導体不揮発性メモリ | |
TWI505278B (zh) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20170821 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180131 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180308 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6306777 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |