JP2006004496A - 半導体記憶装置 - Google Patents

Abstract

【課題】 W/Eテストを簡易な手順で効率よく行う。
【解決手段】 半導体記憶装置は、複数のメモリセルからなるブロックを複数有するメモリセルアレイ１と、カラム選択回路２と、カラムデコーダ３と、ロウデコーダ４と、ブロックデコーダ５と、プロテクトROMデコーダ６と、マルチプレクサ７と、アドレスデコーダ８と、アドレスカウンタ９と、最終アドレス検知回路１０と、タイマ１１と、電圧生成回路１２と、プロテクトROM１３と、プロテクト回路１４と、ベリファイ回路１５と、ベリファイビット・レジスタ１６と、制御回路１７と、テスト回路１８と、センスアンプ１９と、データ入力レジスタ２０と、入出力バッファ２１と、コマンドレジスタ２２と、クロック生成回路２３と、W/Eテスト判定回路２４と、W/Eカウンタ２５と、W/Eカウンタ比較器２６と、サイクルカウンタ２７と、コンフィグROM２８と、サイクル比較器２９とを備えている。
【選択図】 図１

Description

本発明は、W/Eテストを実行可能な半導体記憶装置に関し、例えばフラッシュメモリなどを対象とする。

フラッシュメモリは、電気的にデータを書き換え可能な不揮発性メモリであり、各種の電子機器に幅広く利用されている。この種のフラッシュメモリでは、製造段階等でW/E（Write/Enable）テストが行われる。W/Eテストは、複数のメモリセルからなるブロックごとに、例えば"0"を書き込むプリプログラム（Pre Program）と、消去（Erase）と、弱い書き込みを行うウイークプログラム（Weak Program）を行う。

消去の後に弱い書き込みを行う理由は、プリプログラムで０を書き込んで閾値を高くした後に消去を行うと、閾値が低くなりすぎるメモリセルが存在するためであり、ウイークプログラムでは、このような閾値が低くなりすぎたメモリセルに対して弱い書き込みを行って、閾値を引き上げる処理を行う。

従来のW/Eテストは、全ブロックが消去状態になった時点でテストを終了するようにしていた。ところが、製造時に行われるW/Eバーン・イン・テスト（W/E Burn in test）では、W/Eテストを繰り返し行ってフラッシュメモリにストレスをかける必要があるため、同テストを行う検査装置は、W/Eテストが終わるたびに、再度W/Eテストを行うようフラッシュメモリにコマンドを発行する必要があり、検査の手順が面倒であった（例えば、特許文献１参照）。

また、フラッシュメモリに対してW/Eテスト用のコマンドを発行する場合に、従来は、少なくとも30ピン程度の電源ピンや入力ピンなどを必要としたため、同時にW/Eテストを行うチップ数を増やすことが難しかった。

さらに、同時にW/Eテストを行っているすべてのチップのテストが終わらないと、次のコマンドを発行できないため、トータルのW/E時間が長くなるという問題がある。
特開２００２−１６３９００公報

本発明の目的は、W/Eテストを簡易な手順で効率よく行うことができる半導体記憶装置を提供することにある。

本発明の一態様によれば、複数のメモリセルからなるブロックごとに、データ書き込みおよびデータ消去を含むW/E（Write/Erase）テストを行うことが可能な半導体記憶装置において、モード判定ピン、タイミング制御ピンおよび電源ピンを用いて、前記W/Eテストを行うか否かを指示するテスト指示手段と、前記W/Eテストの回数を計測する回数計測手段と、前記回数計測手段にて計測された回数が所定回数に達したか否かを判定する回数判定手段と、前記回数計測手段にて計測される回数が所定回数に達するまで、前記W/Eテストを繰り返し実行するW/E制御手段と、を備える。

本発明によれば、限られた少数のピンを利用してW/Eテストの実行を指示でき、またこの指示により、W/Eテストを繰り返し自動的に実行できるため、W/Eテストの実行指示に要するピン数を削減でき、同時にW/Eテストを実行可能なチップ数を増やせる。また、本発明によれば、W/Eテストが終了するたびに再度同テストを指示しなくて済むことから、W/Eテストの手順を簡略化できる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図であり、フラッシュメモリの概略構成を示している。図１の半導体記憶装置は、複数のメモリセルからなるブロックを複数有するメモリセルアレイ１と、カラム選択回路２と、カラムデコーダ３と、ロウデコーダ４と、ブロックデコーダ５と、プロテクトROMデコーダ６と、マルチプレクサ７と、アドレスデコーダ８と、アドレスカウンタ９と、最終アドレス検知回路１０と、タイマ１１と、電圧生成回路１２と、プロテクトROM１３と、プロテクト回路１４と、ベリファイ回路１５と、ベリファイビット・レジスタ１６と、制御回路１７と、テスト回路１８と、センスアンプ１９と、データ入力レジスタ２０と、入出力バッファ２１と、コマンドレジスタ２２と、クロック生成回路２３と、W/Eテスト判定回路２４と、W/Eカウンタ２５と、W/Eカウンタ比較器２６と、サイクルカウンタ２７と、コンフィグROM２８と、サイクル比較器２９とを備えている。

図１のフラッシュメモリは、１ワードごとにデータの書き込みができるが、消去は複数のメモリセルからなるブロックごとに行う。図１のカラム選択回路２と、カラムデコーダ３と、ロウデコーダ４と、ブロックデコーダ５と、プロテクトROMデコーダ６は、ブロックごとに設けられる。

図１において、外部アドレス信号Ａ０〜Ａｎは、直接またはアドレスレジスタを介して、マルチプレクサ７に入力される。アドレスカウンタ９は、内部アドレス信号を生成する。マルチプレクサ７は、外部アドレス信号および内部アドレス信号のいずれか一方をブロックデコーダ５に供給する。このブロックデコーダ５は、供給されたアドレスをデコードしてブロックアドレスを生成する。このブロックアドレス信号は、ロウデコーダ４およびカラムデコーダ３に供給される。ロウデコーダ４およびカラムデコーダ３により、メモリセルの所定のブロック内のメモリセルが選択される。

ブロックデコーダ５の出力は、プロテクトROMデコーダ６にも供給される。プロテクトROMデコーダ６でデコードされた信号は、プロテクトROM１３に供給される。このプロテクトROM１３には、メモリセルアレイ１内の書き込み禁止領域のアドレスが記憶される。プロテクト回路１４は、プロテクトROM１３に記憶された領域のアドレスが供給されると、制御回路１７にプロテクト信号を供給する。

入力データは、入出力バッファ２１を介して、データ入力レジスタ２０とコマンドレジスタ２２に供給される。データ入力レジスタ２０から出力されたデータは、カラム選択回路２を介して特定のメモリセルに供給される。

コマンドレジスタ２２は、アドレスおよびデータからなるコマンドを認識し、そのコマンドに応じて、アドレスレジスタ、マルチプレクサ７、データ入力レジスタ２０およびベリファイビット・レジスタ１６に制御信号を供給する。

電圧生成回路１２は、動作モードに対応した各種の電圧を生成する。電圧生成回路１２により生成された電圧は、メモリセルのコントロールビットとビット線に供給される。

ベリファイ回路１５は、データ入力レジスタ２０とセンスアンプ１９から供給される信号に応じて、選択されたメモリセルに対するデータの書き込みまたは消去が確実に行われたか否かを判定する。このベリファイ回路１５は、ベリファイを実行するたびに、その結果を示す信号をベリファイビットレジスタ１６を介して制御回路１７に供給する。

最終アドレス検知回路１０は、メモリセルアレイ１の各ブロック内の最終アドレスが検知されたか否かを示す検知信号を出力するとともに、メモリセルアレイ１の最終ブロックが検知されたか否かを示す検知信号を出力する。

タイマ１１は、選択されたメモリセルに対するデータの書き込みまたは消去が何回実行されたかをカウントする。また、タイマ１１は、選択されたメモリセルに対するデータの書き込みまたは消去を所定回数行った場合に、タイムアウト信号を制御回路１７に出力する。

クロック生成回路２３は、ライトイネーブル信号、チップイネーブル信号およびアウトプットイネーブル信号などに基づいて、フラッシュメモリの内部動作を制御するクロックを生成する。

ブロックデコーダ５には消去レジスタが設けられている。この消去レジスタは、自動消去時に、選択されたブロックの消去動作を制御する。

本実施形態では、電源ピンＶDD，ＶSS，ＶACC（W/E加速用）と、モード検出ピン/MODE（本明細書では、図面で記号の上にバーがある信号を、記号の前に”/”を付けて表す）と、タイミング制御ピン/ENABLEの計５ピンでW/E（Write/Enable）テストのモードを指定する。W/Eテストのモードには、プリプログラム（PreProgram）と、イレース（Erase）プログラムと、ウイークプログラム（Weak Program）がある。W/Eテストは、各ブロックごとに行われ、各ブロックごとにプリプログラム、イレースプログラムおよびウイークプログラムが実行される。

全ブロックの消去動作が終了すると、W/Eカウンタ２５を１だけカウントアップし、規定の回数に達すればW/Eテストを終了する。規定の回数未満であれば、再度アドレスカウンタ９をリセットして、最初のブロックからW/Eテストを繰り返す。

サイクルカウンタ２７は、対象メモリセルに対して、プリプログラム、イレースプログラムまたはウイークプログラムを行った回数をカウントする。サイクル比較器２９は、サイクルカウンタ２７のカウント値を、コンフィグROM２８に格納された制限値と比較する。

図２は第１の実施形態におけるW/Eテストの処理手順の一例を示すフローチャートである。まず、ブロックとアドレスを初期値に設定する（ステップＳ１）。ここでは、ブロックをＬとし、アドレスも０番地とする。次に、各種のフラグPVOK, EVOK, OEVOKを設定する（ステップＳ２）。ここで、フラグPVOKは、対象ブロックの最後のアドレスまでプリプログラムを実行したか否かを示すフラグである。フラグEVOKは、対象ブロックの最後のアドレスまで消去を行ったか否かを示すフラグである。フラグOEVOKは、対象ブロックの最後のアドレスまでウイークプログラムを実行したか否かを示すフラグである。

次に、現在のブロックがW/Eテストの対象ブロックであり、かつ該ブロックがプロテクトされていないか否かを判定する（ステップＳ３）。

次に、現在のブロックに対してプリプログラムを行う（ステップＳ４）。このプリプログラムの詳細手順については後述する。このプリプログラムでは、対象ブロック内の全セルに０を書き込んで閾値を引き上げる処理を行う。対象ブロック内の最終アドレスまで０を書き込んだ場合は、フラグPVOK＝１となる。

次に、アドレスを０に初期化する（ステップＳ５）。次に、イレースプログラムを実行する（ステップＳ６）。イレースプログラムの詳細手順については後述する。このイレースプログラムでは、対象ブロック内の全セルに１を書き込んで閾値を引き下げる処理を行う。対象ブロック内の最終アドレスまで１を書き込んだ場合は、フラグEVOK＝１となる。

次に、アドレスを０に初期化する（ステップＳ７）。次に、フラグOEVOKがＨか否かを判定する（ステップＳ８）。OEVOKがＬの場合は、いずれかのメモリセルに対して消去動作（１書き込み）を行ったことを示しており、この場合はウイークプログラムを実行する（ステップＳ９）。ウイークプログラムの詳細手順については後述する。ウイークプログラムでは、過消去を行ったメモリセルに対して、弱く０を書き込む処理を行う。

次に、アドレスを０番地に初期化する（ステップＳ１０）。次に、フラグEVOKがＨか否かを判定する（ステップＳ１１）。フラグEVOKがＬの場合は、いずれかのメモリセルに対してウイークプログラムを実行したことを示しており、この場合はステップＳ６に戻って再度イレースプログラムを実行する。

一方、ステップＳ８でNoと判定された場合と、ステップＳ１０でYesと判定された場合は、最後のブロックに到達したか否かを判定し（ステップＳ１２）、Noと判定されると、次のブロックを指定して（ステップＳ１３）、ステップＳ２以降の処理を行う。また、Yesと判定されると、W/Eテストの回数をカウントするW/Eカウンタ２５の値W/Ecutを１カウントアップする（ステップＳ１４）。次に、W/Ecutが所定の制限値に達したか否かを判定し（ステップＳ１５）、達していなければステップＳ１に戻り、達した場合には通常の読み出し動作モードを設定し（ステップＳ１６）、処理を終了する。

図３は図２のステップＳ４におけるプリプログラムの詳細な処理手順を示すフローチャートである。まず、初期設定を行い（ステップＳ２１）、次に、プリプログラム後のベリファイのためのセットアップを行う（ステップＳ２２）。次に、プリプログラムを行ったメモリセルのベリファイ結果をベリファイ回路１５から読み出す（ステップＳ２３）。次に、プリプログラムのベリファイがＯＫか否かを判定する（ステップＳ２４）。ＯＫでなければ、プリプログラムを行った回数Cycleが制限回数Ｎ１に達したか否かを判定する（ステップＳ２５）。

制限回数Ｎ１に達していなければ、図４の論理表に従ってプリプログラムのためのプログラムデータを生成する（ステップＳ２６）。図４の論理表では、対象となるメモリセルから読み出したデータが０であれば、改めて０を書き込む必要はないことから、書き込みパルスを出力しないことを示す１になる。一方、対象となるメモリセルから読み出したデータが１であれば、０を書き込む必要があることから、書き込みパルスを出力することを示す０になる。

続いて、ステップＳ２６で生成したプログラムデータに基づいて、対象となるメモリセルにプログラムを行う（ステップＳ２７）。次に、書き込み回数を示す変数Cycleを１カウントアップした後（ステップＳ２８）、ステップＳ２３に戻る。

ステップＳ２４でYesと判定されると、Cycle＝０とし（ステップＳ２９）、対象ブロックの最終アドレスに達したか否かを判定する（ステップＳ３０）。最終アドレスに達していなければ、アドレスを１カウントアップし（ステップＳ３１）、ステップＳ２２に戻る。最終アドレスに達した場合には、フラグPVOKをＨに設定する。

図５は図２のステップＳ６のイレースプログラムの詳細な処理手順を示すフローチャートである。まず、初期設定を行い（ステップＳ４１）、次に、イレース後のベリファイのためのセットアップを行う（ステップＳ４２）。次に、イレースを行ったメモリセルのベリファイ結果をベリファイ回路１５から読み出す（ステップＳ４３）。次に、イレースのベリファイがＯＫか否かを判定する（ステップＳ４４）。ＯＫでなければ、イレースを行った回数Cycleが制限回数N2に達したか否かを判定する（ステップＳ４５）。

制限回数N2に達していなければ、イレースのセットアップを行い（ステップＳ４６）、対象となるメモリセルを消去する（ステップＳ４７）。具体的には、１を書き込む。

次に、イレース回数Cycleを１カウントアップし（ステップＳ４８）、フラグOEVOK＝１とした後（ステップＳ４９）、ステップＳ４２に戻る。

ステップＳ４４でYesと判定されると、イレース回数Cycleを０に初期化し（ステップＳ５０）、ブロック内の最後のアドレスに達したか否かを判定する（ステップＳ５１）。最後のアドレスに達していなければ、アドレスを１増やして、ステップＳ４２に戻る。最後のアドレスに達した場合には、フラグEVOKをＨにする（ステップＳ５３）。

図６は図２のステップＳ９のウイークプログラムの詳細な処理手順を示すフローチャートである。まず、初期設定を行い（ステップＳ６１）、次に、ウイークプログラム後のベリファイのためのセットアップを行う（ステップＳ６２）。次に、過消去を行ったメモリセルのベリファイ結果をベリファイ回路１５から読み出す（ステップＳ６３）。次に、ベリファイ結果がＯＫか否かを判定する（ステップＳ６４）。ＯＫでなければ、過消去を行った回数Cycleが制限回数N3に達したか否かを判定する（ステップＳ６５）。

制限回数N3に達していなければ、ウイークプログラム用のデータを生成する（ステップＳ６６）。ここでは、上述した図４の論理表に従って、データを生成する。次に、生成したデータに基づいて、対象メモリセルに対してウイークプログラムを実行する（ステップＳ６７）。具体的には、弱い０書き込みを行う。次に、過消去を行った回数Cycleを１カウントアップし（ステップＳ６８）、フラグEVOKをＬにセットして（ステップＳ６９）、ステップＳ６２に戻る。

ステップＳ６４でYesと判定されると、過消去を行った回数Cycleを０に初期化し（ステップＳ７０）、最後のアドレスに達したか否かを判定する（ステップＳ７１）。最後のアドレスに達していなければ、アドレスを１増やして（ステップＳ７２）、ステップＳ６２に戻る。最後のアドレスに達した場合は、フラグOEVOKをＨに設定する（ステップＳ７３）。

このように、第１の実施形態では、限られた数のピン（例えば５ピン）でW/Eテストを指示できるため、同時にW/Eテストを実行するチップ数を増やせる。また、本実施形態では、W/Eテストを指示すると、W/Eテストを規定の回数だけ自動的に実行できるため、半導体記憶装置にストレスを与えるW/Eバーンインテストを簡易かつ迅速に行うことができる。

（第２の実施形態）
第２の実施形態は、W/Eテストの終了時に、同テストが正常に終了したことを示す履歴情報を記録するものである。

図７は本発明の第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図７の半導体記憶装置は、図１の構成に加えて、W/Eテストが正常に終了したか否かを示す情報を記憶するメモリ（例えば、EEPROM）が設けられている。このメモリに記憶された情報は、入出力バッファ２１を介して外部に読み出し可能である。

図８は第２の実施形態の処理手順を示すフローチャートである。図８のフローチャートは、図２のステップＳ１６の後に、テスト終了フラグをメモリに記憶する処理が追加されている（ステップＳ１７）。メモリには、W/Eテストを行うたびに、W/Eテストが正常に終了したか否かを示す履歴情報が記憶される。

このように、第２の実施形態では、メモリ内にW/Eテストの履歴情報を記憶し、そのメモリの内容を外部から参照できるようにしたため、メモリが動作履歴を外部から容易に検出できる。

（第３の実施形態）
第３の実施形態は、W/Eテストで不良になったメモリセルを、ブロック単位で冗長セルと置き換えるものである。

図９は本発明の第３の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図９の半導体記憶装置は、図１の構成に加えて、リダンダンシー用のメモリセルアレイ３１と、カラム選択回路３２と、カラムデコーダ３３と、ロウデコーダ３４と、ブロックデコーダ３５と、不良アドレス記憶部３６と、アドレス比較部３７とを有する。

不良アドレスは、制御回路１７からの指示により、不良アドレス記憶部３６に格納される。アドレス比較部３７は、メモリセルアレイ１に対するアドレスが発行されたときに、そのアドレスを不良アドレス記憶部３６に記憶されているアドレスと比較する。両者が一致していれば、ブロックデコーダ３５が選択されて、ブロックデコーダ５は非選択になる。これにより、メモリセルアレイ３１に対するアクセスが行われる。一方、両者が一致していなければ、ブロックデコーダ５が選択されてメモリセルアレイ１へのアクセスが行われる。

図２の処理を行った結果、W/Eテストが不良になった場合、制御回路１７はブロック単位でメモリセルをリダンダンシー用のメモリセルに置き換える。これにより、不良時に自動的にリダンダンシーを行うことができ、信頼性向上と歩留まり向上が図れる。

（第４の実施形態）
図１の半導体記憶装置は、ブロック単位でメモリセルをプロテクトする機能を持っている。したがって、例えば、W/Eテストが不良になった場合には、ブロック単位でメモリセルをプロテクトしてもよい。これにより、一部のメモリセルが不良のためにW/Eテストが中断するおそれがなくなる。

また、図３のプリプログラム、図５のイレースプログラムまたは図６のウイークプログラムの処理中に、それぞれベリファイを行っているが、制限回数だけ繰り返してもベリファイに失敗した場合には、強制的にベリファイをＯＫとしてもよい。これにより、不良セルが存在しても、W/Eテストが中断しなくなる。

上述した実施形態では、プリプログラム、イレースプログラムおよびウイークプログラムの順に実行しているが、ウイークプログラムを省略してもよい。また、プリプログラム、イレースプログラムおよびウイークプログラムの中でのベリファイチェックを省略してもよい。これにより、W/Eテストが確実に中断しなくなる。

このように、第４の実施形態では、ブロック単位でメモリセルをプロテクトできるようにしたため、一部のメモリセルが不良であっても、W/Eテストが中断しなくなり、効率的にW/Eテストを行うことができる。

（第５の実施形態）
W/Eテストを行った回数、ベリファイチェックを行った否かを示す情報、ウイークプログラムを行ったか否かを示す情報などを、図７に示したメモリに記憶しておき、そのメモリに記憶された情報を外部から読み出せるようにしてもよい。また、外部からもW/Eテストの各種条件をメモリに設定できるようにしてもよい。例えば、W/Eテストを無制限に繰り返す旨の設定を外部から行えるようにしてもよい。チップの針当たり解析を行う場合は、W/Eテストを連続して行っておく必要があるため、W/Eテストを無制限に行う旨の設定を行うことは有意義である。W/Eテストの各種条件についての外部からの読み出しと、各種条件についての外部からの設定は、図７や図９の入出力バッファ２１を介して行えばよい。

このように、W/Eテストの各種条件を外部から読み出したら、外部から設定できるようにすることで、メモリが正常か否かを正確かつ簡易に検出できる。

上述した実施形態において、W/Eテスト判定回路２４は例えばテスト指示手段に対応し、W/Eカウンタ比較器２６は例えば回数判定手段に対応し、制御回路１７は例えばW/E制御手段に対応し、メモリ３０は例えばテスト結果記憶手段に対応し、入出力バッファ２１は例えばインタフェース手段に対応し、プロテクトROM１３は例えばプロテクト情報記憶手段に対応し、メモリセルアレイ３１は例えば冗長セルアレイに対応し、制御回路１７は例えば冗長制御手段に対応する。

本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図。 第１の実施形態におけるW/Eテストの処理手順の一例を示すフローチャート。 図２のステップＳ４におけるプリプログラムの詳細な処理手順を示すフローチャート。 プログラムデータを生成する際に用いられる論理表を示す図。 図２のステップＳ６のイレースプログラムの詳細な処理手順を示すフローチャート。 図２のステップＳ９のウイークプログラムの詳細な処理手順を示すフローチャート。 本発明の第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図。 第２の実施形態の処理手順を示すフローチャート。 本発明の第３の実施形態に係る半導体記憶装置の概略構成を示すブロック図。

符号の説明

１ メモリセルアレイ
２ カラム選択回路
３ カラムデコーダ
４ ロウデコーダ
５ ブロックデコーダ
６ プロテクトROMデコーダ
７ マルチプレクサ
８ アドレスデコーダ
９ アドレスカウンタ
１０ 最終アドレス検知回路
１１ タイマ
１２ 電圧生成回路
１３ プロテクトROM
１４ プロテクト回路
１５ ベリファイ回路
１６ ベリファイビット・レジスタ
１７ 制御回路
１８ テスト回路
１９ センスアンプ
２０ データ入力レジスタ
２１ 入出力バッファ
２２ コマンドレジスタ
２３ クロック生成回路
２４ W/Eテスト判定回路
２５ W/Eカウンタ
２６ W/Eカウンタ比較器
２７ サイクルカウンタ
２８ コンフィグROM
２９ サイクル比較器
３０ メモリ
３１ メモリセルアレイ
３２ カラム選択回路
３３ カラムデコーダ
３４ ロウデコーダ
３５ ブロックデコーダ
３６ プロテクトROMデコーダ

Claims (5)

1. 複数のメモリセルからなるブロックごとに、データ書き込みおよびデータ消去を含むW/E（Write/Erase）テストを行うことが可能な半導体記憶装置において、
   モード判定ピン、タイミング制御ピンおよび電源ピンを用いて、前記W/Eテストを行うか否かを指示するテスト指示手段と、
   このテスト指示手段からの指示により実行される前記W/Eテストの回数を計測する回数計測手段と、
   前記回数計測手段にて計測された回数が所定回数に達したか否かを判定する回数判定手段と、
   前記回数計測手段にて計測される回数が所定回数に達するまで、前記W/Eテストを繰り返し実行するW/E制御手段と、を備えることを特徴とする半導体記憶装置。
2. 前記W/Eテストが正常に終了したか否かを示す結果情報を記憶するテスト結果記憶手段と、
   前記テスト結果記憶手段に記憶された前記W/Eテストの結果情報を外部に読み出すインタフェース手段と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
3. ブロックごとにメモリセルを置き換え可能な複数のメモリセルからなる冗長セルアレイと、
   前記W/Eテストが正常に終了しなかったブロックを、前記冗長セルアレイに置き換える制御を行う冗長制御手段と、を備えることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記W/Eテストが正常に終了しなかったブロックについては、以降の前記W/Eテストを省略する旨の情報を記憶するプロテクト情報記憶手段を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記W/Eテストの各種条件を記憶するテスト条件記憶手段と、
   前記テスト条件記憶手段に記憶された各種条件を外部から読み出すことが可能で、かつ外部から前記テスト条件記憶手段に各種条件を設定可能な記憶制御手段と、を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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