JP4750813B2 - 不揮発性半導体記憶装置とその自己テスト方法 - Google Patents
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Description
上記複数のメモリセルは少なくとも2つの第1と第2のバンクに分割され、
上記制御手段は、上記自己テストモードの処理において、
上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第1の値に書き込み、
上記第1のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第1の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断し、
不良ブロックアドレスであるときに所定の第2の値のデータに固定して第2のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むことを特徴とする。
上記複数のメモリセルは少なくとも2つの第1と第2のバンクに分割され、上記自己テストモードの処理において、
上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第1の値に書き込むステップと、
上記第1のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第1の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断するステップと、
不良ブロックアドレスであるときに所定の第2の値のデータに固定して第2のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むステップとを含むことを特徴とする。
(a)ページバッファ14のためのライトイネーブルトグル信号又はライトイネーブル信号;
(b)修理判断モード信号;及び
(c)CA冗長レジスタデータをヒューズに書き込むモード信号など。
さらに、PBアドレスコントローラ102はコマンドデコーダ17からのモード信号に基づいてページバッファ14及びライトドライバ104のための制御信号を発生するとともに、リードアドレスを発生してページバッファ14及びCA冗長レジスタ105に出力する。CA冗長レジスタアドレス発生器114は、修理判断モード信号を受信したとき、CA冗長レジスタアドレス(以下、MRアドレスという。)を発生してCA冗長レジスタ105に出力する。
11…制御回路、
12…ロウデコーダ、
13…高電圧発生回路、
14,14A…データ書き換え及び読み出し回路(ページバッファ)、
14a,14b…ラッチ回路、
15…カラムデコーダ、
17…コマンドデコーダ、
18…アドレスレジスタ、
19…動作ロジックコントローラ、
50…データ入出力バッファ、
51…データ入出力端子、
52…データ線、
61乃至64…インバータ、
70…ベリファイ用キャパシタ、
71…プリチャージ用トランジスタ、
72乃至75…ベリファイ用トランジスタ、
76,77…プルアップトランジスタ、
81,82…カラムゲートトランジスタ、
83乃至85,88,89…転送スイッチトランジスタ、
86,87…ビットライン選択トランジスタ、
90…ラッチイネーブルトランジスタ、
91…リセットトランジスタ、
100…BISTインターフェース回路、
101…データ入出力端子、
102…PBアドレスコントローラ、
103…データ信号発生器、
104…ライトドライバ、
105…CA冗長レジスタ、
111,115…コンパレータ、
112…コマンドデコーダ、
113…モード信号発生器、
114…CA冗長レジスタアドレス発生器、
200…テスタ装置、
L1,L2…ラッチ。
Claims (6)
- 情報をそれぞれ記憶する複数のメモリセルと、
外部のテスタ装置からの所定の指示信号に基づいて、自己テスト実施のための信号を生成することにより、上記複数のメモリセルに対して自己テストモードの処理を実行するBISTインターフェース回路とを備えた不揮発性半導体記憶装置において、
上記複数のメモリセルは少なくとも2つの第1と第2のバンクに分割され、上記自己テストモードの処理において、
上記テスタ装置は、上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第1の値に書き込み、
上記BISTインターフェース回路は、上記第1のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第1の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断し、
上記BISTインターフェース回路は、不良ブロックアドレスであるときに所定の第2の値のデータに固定して第2のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むことを特徴とする不揮発性半導体記憶装置。 - 上記BISTインターフェース回路はさらに、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 上記BISTインターフェース回路はさらに、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むことを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 情報をそれぞれ記憶する複数のメモリセルと、
外部のテスタ装置からの所定の指示信号に基づいて、自己テスト実施のための信号を生成することにより、上記複数のメモリセルに対して自己テストモードの処理を実行するBISTインターフェース回路とを備えた不揮発性半導体記憶装置の自己テスト方法において、
上記複数のメモリセルは少なくとも2つの第1と第2のバンクに分割され、上記自己テストモードの処理において、
上記テスタ装置が、上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第1の値に書き込むステップと、
上記BISTインターフェース回路が、上記第1のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第1の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断するステップと、
上記BISTインターフェース回路が、不良ブロックアドレスであるときに所定の第2の値のデータに固定して第2のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むステップとを含むことを特徴とする不揮発性半導体記憶装置の自己テスト方法。 - 上記BISTインターフェース回路が、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行するステップをさらに含むことを特徴とする請求項4記載の不揮発性半導体記憶装置の自己テスト方法。
- 上記BISTインターフェース回路が、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むステップをさらに含むことを特徴とする請求項5記載の不揮発性半導体記憶装置の自己テスト方法。
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