JP2015106627A - 半導体積層基板 - Google Patents
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Abstract
【課題】 横方向リーク源となり得る2次元キャリアガスの発生の抑制された半導体積層基板を提供する。【解決手段】 半導体積層基板は、窒化物半導体の第1、第2、第3及び第4半導体層を備え、第2半導体層が第1半導体層の上方に、第3半導体層が第2半導体層の上面上に、第4半導体層が第1半導体層の上面上且つ第2半導体層の下方に、夫々配置され、第2及び第4半導体層のバンドギャップが夫々第1半導体層より小さく、第3半導体層のバンドギャップが第2半導体層より大きく、第2及び第3半導体層が、ヘテロ接合し、第2及び第3半導体層間の界面の下層側に第1の2次元キャリアガス層が発生可能に構成され、第2半導体層から第4半導体層にかけてバンドギャップが実質的に同じで、第1及び第4半導体層がヘテロ接合し、第4半導体層に、第1の2次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在する。【選択図】 図1
Description
発明は、HEMT(High Electron Mobility Transistor)等に代表される半導体スイッチング素子に用いられる半導体積層基板に関する。
窒化ガリウム(GaN)に代表されるIII−V族化合物半導体である窒化物半導体は、近年、パワーデバイス等のスイッチング素子への応用が期待されている。これは、窒化物半導体が、従来のシリコン(Si)を用いた半導体に比べ、バンドギャップが3.4eV程度と大きく、絶縁破壊電界が約10倍と高く、電子飽和速度が約2.5倍大きい等、パワーデバイスに好適な特性を有しているためである。
例えば、炭化珪素(SiC)、サファイア(Al2O3)、シリコン(Si)等の基板上に、GaN/AlGaNのヘテロ構造を設けたスイッチング素子が提案されている。当該パワーデバイスでは、GaNの結晶構造(ウルツ鉱型)のC軸方向における非対称性構造に起因する自発分極に加え、AlGaN及びGaNの格子不整合に起因するピエゾ効果による分極により、1×1012cm−2から1×1013cm−2程度の高い電子密度の2次元電子ガス層が生じる。当該スイッチング素子は、当該2次元電子ガス層の電子密度を制御することによって、所定の電極間が電気的に接続される状態(オン状態)と、所定の電極間が電気的に接続されない状態(オフ状態)と、を切り替える。
上記スイッチング素子の断面構造の一例を図9に示す。図9に示す従来構造のスイッチング素子100は、基板101、基板101の上面に形成されるバッファ層102、バッファ層102の上面に形成される意図的に不純物がドープされていないノンドープのGaNからなる電子走行層103、及び、電子走行層103の上面に形成されるAlGaNからなる電子供給層104で構成される半導体結晶基板105と、電子供給層104の上面に形成されるソース電極106及びドレイン電極107と、ソース電極106及びドレイン電極107間に形成されるゲート電極108を備える。ゲートリーク電流抑制等のために、ゲート電極108が電子供給層104の上面にゲート絶縁膜109を介して形成される場合もあり、図9に例示する構造が該当する。
上記スイッチング素子100は、ノーマリオン型の素子であり、ゲート電極108の電位がソース電極106と同電位(両電極間の電圧が0V)の場合であっても、またゲート電極108が電圧の印加されていないフローティング状態の場合であっても、電子走行層103の電子供給層104と接する界面に2次元電子ガス層110が生じ、オン状態となる。ドレイン電極107の電位をソース電極106より高くすることで、ドレイン電極107とソース電極106の間に電流が流れる。
一方で、ゲート電極108の電位をソース電極106の電位を基準として閾値電圧よりも低電位の負電位にすると、ゲート電極108の下方において、電子走行層103の電子供給層104と接する界面に2次元電子ガス層110が生じず、オフ状態となる。この状態では、ドレイン電極107とソース電極106の間に電流は流れない。
図10に示すように、電子走行層103とバッファ層102の間に、必要に応じて、電子走行層103よりも炭素濃度の高い耐圧層111が挿入される場合がある(例えば、特許文献1等参照)。耐圧層111を設けることにより、スイッチング素子の縦方向及び横方向の耐圧が改善され、リーク電流が抑制されることが期待されている。
しかしながら、上記の半導体積層基板を用いたスイッチング素子においては下記のような問題が懸念される。
バッファ層102は、Al組成の異なる膜を2種類以上組み合わせて周期的に数十層積層した超格子層からなる場合と、上層に行くほどAl組成が低くなるように組成の異なる層を数層積層した傾斜バッファ層からなる場合と、その両者を組み合わせた場合がある。共通して言えるのは、バッファ層102は電子走行層103に比べ、Al組成が大きく、バンドギャップが大きいことである。
このため、電子走行層103の電子供給層104と接する界面で2次元電子ガス層110が発生するのと同様に、電子走行層103のバッファ層102と接する界面で2次元正孔ガス層112が発生する(図11(A)参照)。特許文献1に記載の耐圧層111を有する構造の場合(図10参照)、電子走行層103と耐圧層111のバンドギャップが同じか略同じ場合には、耐圧層111とバッファ層102の間がバンドギャップ差の大きなヘテロ接合界面となり、当該ヘテロ接合界面の耐圧層111側で2次元正孔ガス層112が発生する(図12参照)。
この2次元正孔ガス層112は、スイッチング素子がオフ状態であっても、ゲート電極108の下方に形成される空乏層113により排斥されることがない(図11(B)参照)。従って、当該2次元正孔ガス層112が、ソース電極106とドレイン電極107の間での横方向リークの原因となる可能性がある。
特許文献1に記載のように、炭素を多く含む耐圧層を有する半導体積層基板を使用している場合、炭素原子は窒素原子に原子半径が近いため、耐圧層内の窒素欠陥を埋めるよう炭素原子に入り込んでいることが多く、当該炭素原子によって正孔が供給され得る。そのため、2次元正孔ガス層112の正孔密度がより高くなり、横方向リークが悪化する可能性がある。
尚、電子走行層103の電子供給層104と接する界面に発生する2次元キャリアガス層が、2次元電子ガス層ではなく2次元正孔ガス層となる場合にも、電子走行層103或いは耐圧層111のバッファ層102と接する界面に、スイッチング素子がオフ状態であっても空乏層113により排斥されない2次元電子ガス層が発生し得るため、上記と同様に、横方向リークの原因となる可能性がある。
本発明は、上記の問題点に鑑み、横方向リーク源となり得る2次元キャリアガスの発生の抑制された半導体積層基板を提供することを目的とする。
上記目的を達成するため、本発明は、窒化物半導体の第1、第2、第3及び第4半導体層を備え、前記第2半導体層が前記第1半導体層の上方に配置され、前記第3半導体層が前記第2半導体層の上面上に配置され、前記第4半導体層が前記第1半導体層の上面上、且つ、前記第2半導体層の下方に配置され、前記第2半導体層及び前記第4半導体層のバンドギャップが夫々前記第1半導体層より小さく、前記第3半導体層のバンドギャップが前記第2半導体層より大きく、前記第2半導体層と前記第3半導体層が、ヘテロ接合し、前記第2及び第3半導体層間の界面の前記第2半導体層側に第1の2次元キャリアガス層が発生可能に構成され、前記第2半導体層の下面側界面、及び、前記第4半導体層の上面側界面において、他方側の半導体層との間のバンドギャップ差が、無いか、若しくは、前記第1の2次元キャリアガス層とは逆導電型の第2の2次元キャリアガス層が発生し得ない程度に微小であり、前記第1半導体層と前記第4半導体層がヘテロ接合し、前記第4半導体層に、前記第1の2次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することを特徴とする半導体積層基板を提供する。
上記特徴の半導体積層基板では、第1半導体層の上面上、且つ、第2半導体層の下方に第4半導体層が挿入されたことで、第1半導体層と第2半導体層が直接ヘテロ接合した場合に、その界面の第2半導体層側近傍において発生する可能性のあった、第2及び第3半導体層間の界面の第2半導体層側に発生する第1の2次元キャリアガス層と逆導電型の第2の2次元キャリアガス層は、第2半導体層の下面側界面、及び、第4半導体層の上面側界面では発生せず、第1及び第4半導体層間の界面の第4半導体層側に移動して発生する可能性がある。しかし、当該第2の2次元キャリアガス層が発生する可能性のある箇所に、第1の2次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することで、当該不純物によって生成されるキャリアと第2の2次元キャリアガス層のキャリアが互いに逆導電性であるので打ち消し合い、第2の2次元キャリアガス層中のキャリア密度が低下し、当該第2の2次元キャリアガス層の電気伝導度が大幅に低下する。従って、上記特徴の半導体積層基板を使用することで、当該第2の2次元キャリアガス層に起因する横方向リークが抑制される。
尚、第1の2次元キャリアガス層が、例えば、2次元電子ガス層の場合は、第2の2次元キャリアガス層は2次元正孔ガス層であり、第1及び第4半導体層間の界面の第4半導体層側に存在する不純物はn型の不純物である。
更に好ましくは、上記特徴の半導体積層基板は、前記不純物は、前記第4半導体層の形成過程において添加された不純物を含む。
具体的には、当該不純物は、第4半導体層への意図的なドープ等によって存在することになるので、当該不純物の濃度を、第2の2次元キャリアガス層のキャリア密度に応じて適正に調整することができる。
更に好ましくは、上記特徴の半導体積層基板は、前記第4半導体層の上面上、且つ、前記第2半導体層の下方に形成され、バンドギャップが前記第1半導体層より小さく、前記第2半導体層より炭素濃度の高い窒化物半導体の第5半導体層を、更に備える。
第5半導体層を備えることで、本半導体積層基板を使用したスイッチング素子において、縦方向及び横方向の耐圧が改善され、リーク電流が抑制されることが期待される。しかし、第2の2次元キャリアガス層が2次元正孔ガス層の場合は、上述の如く、第5半導体層から2次元正孔ガス層への正孔供給が発生し得るため、2次元正孔ガス層の正孔密度が上昇する可能性がある。しかし、本半導体積層基板では、2次元正孔ガス層が発生する可能性のある箇所に、第2の2次元キャリアガス層(2次元正孔ガス層)のキャリアと逆導電型の不純物(n型の不純物)が存在することで、2次元正孔ガス層の正孔密度の上昇を抑え、更に、低下させることが可能となる。これにより、第5半導体層を備えることで被る不利益を排除して、第5半導体層を備えることによる利益を享受することができる。
更に好ましくは、上記特徴の半導体積層基板は、前記第4半導体層が、不純物濃度と不純物の元素の少なくとも何れか一方が相互に異なる複数層で構成されている。
このように、第4半導体層を複数層で構成することで、後述するように、縦方向の耐圧の向上や、第4半導体層の上側の半導体層の結晶性悪化の防止等を図ることができる。
ここで、第4半導体層を不純物濃度の異なる複数層で構成する場合、不純物濃度の高い層ほど、第1半導体層に近く配置するのが好ましい。また、第4半導体層を不純物元素の異なる複数層で構成する場合、置換される原子と原子半径の近い不純物ほど、第1半導体層に近く配置するのが好ましい。
更に好ましくは、上記特徴の半導体積層基板は、前記第1の2次元キャリアガス層が2次元電子ガス層であり、前記第2の2次元キャリアガス層が2次元正孔ガス層であり、前記第1半導体層と前記第4半導体層の界面の前記第4半導体層側に存在する不純物がn型の不純物である。
更に好ましくは、上記特徴の半導体積層基板は、前記第4半導体層が、前記n型の不純物としてSi、Ge、Sn、S、Te、O、Seの内の1種類または2種類以上の元素を含む。
更に、上記特徴の半導体積層基板は、前記第4半導体層内に存在する多数キャリアである電子が、前記第4半導体層の第1半導体層との接合界面に発生する2次元正孔ガス層の正孔と再結合することで、前記2次元正孔ガス層の正孔密度が低減されていることを特徴とする。
本発明は、更に、上記何れかの特徴の半導体積層基板と、前記半導体積層基板の前記第3半導体層の上面上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間の前記第3半導体層の上面上または上方に形成されたゲート電極と、を備えてなることを特徴とする半導体スイッチング素子を提供する。
以上より、上記特徴の半導体積層基板を使用することにより、横方向リークの抑制されや半導体スイッチング素子を提供することができる。
以下に、本発明に係る半導体積層基板(以降、適宜「本積層基板」と称する)の実施形態について、図面を参照して説明する。尚、以下の各実施形態では、説明の理解を容易にするために、各図において同一の構成要素には同一の符号を付して説明する。また、各図の構造断面図では、適宜、要部が強調して示されており、図面上の各構成要素の寸法比と実際の寸法比とは必ずしも一致するものではない。
〈第1実施形態〉
第1実施形態に係る本積層基板1の構成例を、図1の構造断面図に示す。図1に示すように、本積層基板1は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
第1実施形態に係る本積層基板1の構成例を、図1の構造断面図に示す。図1に示すように、本積層基板1は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
基板11は、例えば、シリコン(Si)、炭化珪素(SiC)、サファイア(Al2O3)、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、酸化亜鉛(ZnO)、ガリウム砒素(GaAs)等から選択される。バッファ層12は、例えば、AlWGa1−WN(但し、0≦W≦1)からなる。バッファ層12は、AlN(W=1の場合)、及び、GaN(W=0の場合)を含む。尚、基板11は、バッファ層12と同じ窒化物半導体を使用しても良い。また、基板11及びバッファ層12は、本積層基板1の反りやクラックが抑制されている限り、上記例示のものに限定されず、どのようなものを選択しても良い。
電子走行層13は、例えば、厚さが1μm以上5μm以下のノンドープのInXGa1−XN(但し、0≦X≦1)からなる。電子走行層13は、X=1の場合にInN、X=0の場合にGaNとなる。電子走行層13は結晶性が良いことが要求されるため、炭素濃度は1×1018cm−3以下が望ましく、更には、1×1016cm−3以下であることがより望ましい。尚、In組成比Xは0以上1以下の範囲を取り得るが、電子走行層13のバンドギャップは、バッファ層12のバンドギャップより小さいため、バッファ層12がGaN(W=0)の場合には、In組成比Xは0より大きく設定する。
電子供給層14は、例えば、厚さが10nm以上100nm以下のノンドープAlZGa1−ZN(但し、0<Z≦1)からなる。0.1≦Z≦0.3がより好ましい。尚、電子供給層14は、InYAlZGa1−Y−ZN(但し、0≦Y≦1、0<Z≦1)の4元窒化物半導体であっても良い。但し、電子供給層14のバンドギャップは、電子走行層13のバンドギャップよりも大きく、電子走行層13と電子供給層14はヘテロ接合している。このヘテロ接合界面の電子走行層13側近傍に、2次元電子ガス層16(第1の2次元キャリアガス層に相当)が生じる。尚、電子供給層14は、n型にドープされていても良く、この場合の不純物濃度としては、1×1016cm−3〜1×1019cm−3程度が好ましい。
n型層15は、例えば、厚さが1nm以上100nm以下のInXGa1−XN(但し、0≦X≦1)からなる。本実施形態では、n型層15のIn組成比Xは、電子走行層13のIn組成比Xと同じで、両層13,15のバンドギャップは同じである。尚、両層13,15のIn組成比Xは必ずしも同じでなくても構わないが、その差は、n型層15と電子走行層13の界面近傍に、2次元正孔ガス層(第2の2次元キャリアガス層に相当)が発生しない程度に微小であれば良い(例えば、バンドギャップ差にして0.2eV以下)。また、n型層15内の正孔発生源となり得る炭素の濃度は、1×1018cm−3以下が望ましく、更には、1×1016cm−3以下であることがより望ましい。
本実施形態では、n型層15には、Si、Ge、Sn、S、Te、O、Se等の内の1種類または2種類以上のn型の不純物が存在し、n型の導電性を呈する場合を想定する。上記n型の不純物の一つである酸素は、意図的にドープしなくても、例えば、装置部材である石英等から放出される酸素や、ウェハの搬入出や部材交換でチャンバーが大気に開放されたときに入った酸素が残って膜中に取り込まれる等の理由より、n型層15内に、1×1014cm−3〜1×1018cm−3程度の濃度範囲で含まれる可能性があり、n型層15は、意図的に上記n型の不純物をドープしなくてもn型の導電性を呈し得る。尚、上記理由より、意図的にドープしない場合におけるn型層15中の酸素濃度は、真空度の高いMBEよりMOCVDで成膜した場合の方が高くなる傾向がある。
従って、上述のn型の不純物をn型層15内に意図的にドープしない場合にn型層15内に存在する酸素の濃度が、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の、n型層15内の多数キャリアである電子と再結合して低下する前の正孔密度(体積密度換算)に対して、同程度(例えば、0.1〜1倍程度)の密度となる多数キャリアである電子を供給し得る場合は、n型層15は、意図的に上記n型の不純物がドープされていないノンドープ層であっても良い。
しかし、上記2次元正孔ガス層の低下前の正孔密度(体積密度換算)が、上記酸素濃度に比して高い場合は、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に高い正孔密度で2次元正孔ガス層が発生するため、n型層15内にn型の不純物を意図的にドープして、当該2次元正孔ガス層の正孔密度を積極的に低下させ、当該2次元正孔ガス層の発生を抑制する。
一例として、電子走行層13と電子供給層14間のヘテロ接合界面に発生する2次元電子ガス層16の電子密度(面密度)が1×1013cm−2程度と特に高い場合等において、バッファ層12とn型層15間のヘテロ接合界面に発生する2次元正孔ガス層の正孔密度(面密度)も1×1012cm−2を大きく越えてくる場合に、体積密度に換算して、ノンドープのn型層15内の酸素濃度(1×1014cm−3〜1×1018cm−3程度)を大きく超えるため、当該ノンドープのn型層15内の電子では、当該2次元正孔ガス層の正孔を相殺しきれないため、n型層15内にn型の不純物を意図的にドープする。また、上記2次元正孔ガス層の正孔密度(面密度)が1×1012cm−2を大きく越えていない場合でも、それに比して、ノンドープのn型層15内の酸素濃度が低い場合は、n型層15内にn型の不純物を意図的にドープする。
ここで、n型層15内にn型の不純物を意図的にドープする場合、過剰にドープすると、上記2次元正孔ガス層の正孔と相殺後も電子が多数残存することになり、当該残存する電子が、当該2次元正孔ガス層に代わって横方向のリーク源となり得るため、n型の不純物を意図的にドープするドープ層の厚みは、5nm以下、好ましくは3nm以下に制限するのが好ましい。つまり、当該2次元正孔ガス層が発生し得る可能性のある領域に限定してn型の不純物を意図的にドープするのが好ましい。これにより、当該2次元正孔ガス層の正孔と相殺後に残存する電子が新たな横方向のリーク源となるのを抑制できる。
更に、ドープ層の厚みを制限するのに代えて或いは追加して、n型不純物の高濃度領域を、横方向成長し難い条件(MOCVDの場合では、通常の成長条件に対して、一例として、低温、低圧、有機金属ガス流量大、アンモニア流量小、SiH4やGeCl4等の不純物ガス流量大、とする等)を用いて、バッファ層12の上面上において横方向(基板11の上面に平行な方向であって、本積層基板1を使用する半導体スイッチング素子のドレイン電極とソース電極間の電流が流れる方向。)に複数に離散させて形成し、その上側に、ノンドープ或いはn型の低濃度ドープ層を全面に形成して、n型層15を形成するのも好ましい。これにより、当該2次元正孔ガス層の正孔と相殺後に残存する電子が新たな横方向のリーク源となるのを抑制できる。
以上の結果、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の正孔密度に応じた不純物濃度となるようにn型の不純物を有するn型層15を形成することで、n型層15内の電子が当該2次元正孔ガス層の正孔と相殺し、当該2次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板1の横方向リークを大幅に低減できる。
〈第2実施形態〉
第2実施形態に係る本積層基板2の構成例を、図2の構造断面図に示す。図2に示すように、本積層基板2は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15、n型層15の上面上、且つ、電子走行層13の下方に形成された耐圧層17を備える。バッファ層12、電子走行層13、電子供給層14、n型層15、及び、耐圧層17は、夫々順番に、第1、第2、第3、第4及び第5半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
第2実施形態に係る本積層基板2の構成例を、図2の構造断面図に示す。図2に示すように、本積層基板2は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15、n型層15の上面上、且つ、電子走行層13の下方に形成された耐圧層17を備える。バッファ層12、電子走行層13、電子供給層14、n型層15、及び、耐圧層17は、夫々順番に、第1、第2、第3、第4及び第5半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
本積層基板2と第1実施形態の本積層基板1の相違点は、本積層基板2では、n型層15と電子走行層13の間に耐圧層17を備えている点であり、基板11、バッファ層12、電子走行層13、電子供給層14、及び、n型層15については、第1実施形態の本積層基板1と同じであり、重複する説明は割愛する。
耐圧層17は、例えば、厚さが10nm以上5μm以下の炭素濃度が1×1018cm−3以上のノンドープのInXGa1−XN(但し、0≦X≦1)からなる。耐圧層17は、X=1の場合にInN、X=0の場合にGaNとなる。本実施形態では、耐圧層17のIn組成比Xは、電子走行層13及びn型層15のIn組成比Xと同じで、各層13,15,17のバンドギャップは同じである。尚、各層13,15,17のIn組成比Xは必ずしも同じでなくても構わないが、その差は、耐圧層17と電子走行層13の界面近傍、及び、n型層15と耐圧層17の界面近傍に、2次元正孔ガス層(第2の2次元キャリアガス層に相当)が発生しない程度に微小(実質的に0)であれば良い(例えば、バンドギャップ差にして0.2eV以下)。
本実施形態では、炭素濃度が1×1018cm−3以上の耐圧層17がn型層15の上面上に存在するために、本積層基板2の縦方向の耐圧改善効果が見込まれる。しかしながら、耐圧層17中の炭素原子が窒素原子と原子半径が近いため、耐圧層17内の窒素欠陥を埋めるように炭素原子が入り込んでいることが多く、その場合、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層に対して、正孔を供給し得る。従って、耐圧層17を備えていない第1実施形態の本積層基板1と比べて、当該2次元正孔ガス層の正孔密度がより高くなる可能性がある。
第1実施形態において上述した通り、n型層15は、意図的にn型の不純物をドープしなくても、n型の不純物の一つである酸素が、1×1014cm−3〜1×1018cm−3程度の濃度範囲で含まれている可能性があり、n型の導電性を呈し得る。従って、耐圧層17から上記2次元正孔ガス層へ正孔が供給される場合であっても、n型層15内の電子と再結合して低下する前の当該2次元正孔ガス層の正孔密度(体積密度換算)に対して、n型層15が、同程度(例えば、0.1〜1倍程度)の濃度となる電子を供給し得る場合は、n型層15内に意図的にn型の不純物をドープしないノンドープ層であっても良い。
しかし、電子走行層13と電子供給層14間のヘテロ接合界面に発生する2次元電子ガス層16の電子密度(面密度)が1×1013cm−2程度と特に高い場合以外にも、耐圧層17の炭素濃度が1×1019cm−3程度と特に高い場合にも、バッファ層12とn型層15間のヘテロ接合界面に発生する2次元正孔ガス層の正孔密度(面密度)が1×1012cm−2を大きく越えてくる場合がある。斯かる場合には、体積密度に換算して、ノンドープのn型層15内の酸素濃度(1×1014cm−3〜1×1018cm−3程度)を大きく超えるため、n型層15内の電子では、当該2次元正孔ガス層の正孔を相殺しきれないため、n型層15内にn型の不純物を意図的にドープする。また、上記2次元正孔ガス層の正孔密度(面密度)が1×1012cm−2を大きく越えていない場合でも、それに比して、ノンドープのn型層15内の酸素濃度が低い場合は、n型層15内にn型の不純物を意図的にドープする。
n型の不純物を意図的にドープしたn型層15についての好適な製造条件等については、第1実施形態で上述したものと同じであるので、重複する割愛する。
以上の結果、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の正孔密度に応じた不純物濃度となるようにn型の不純物を有するn型層15を形成することで、n型層15の上面上に炭素濃度の高い耐圧層17を備える場合であっても、n型層15内の電子が当該2次元正孔ガス層の正孔と相殺し、当該2次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板2の横方向リークを大幅に低減できる。
〈第3実施形態〉
第3実施形態に係る本積層基板3の構成例を、図3の構造断面図に示す。図3に示すように、本積層基板3は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
第3実施形態に係る本積層基板3の構成例を、図3の構造断面図に示す。図3に示すように、本積層基板3は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
本積層基板3と第1実施形態の本積層基板1の相違点は、本積層基板3では、n型層15が単一層ではなく、n型の不純物の不純物濃度が互いに異なる2層以上のn型層15a,15bで構成されている点であり、基板11、バッファ層12、電子走行層13、及び、電子供給層14については、第1実施形態の本積層基板1と同じであり、重複する説明は割愛する。
尚、図3の断面構造では、n型層15は、2層のn型層15a,15bで構成される場合を例示しているが、n型層15を構成する層数は3以上であっても良い。
更に、図3に例示する断面構造では、n型層15の上面上には、電子走行層13が配置されているが、第2実施形態と同様に、n型層15と電子走行層13の間に耐圧層17を設けても良い。尚、耐圧層17は、第2実施形態の本積層基板2と同じであり、重複する説明は割愛する。
上述の第1及び第2実施形態の本積層基板1,2において、単一層で形成されたn型層15が、n型の不純物を高濃度でドープした高濃度ドープ層である場合に、n型層15内の内部電界が高くなり、ノンドープ層の場合及びn型の不純物が低濃度である場合に比べて縦方向の耐圧が低下する。
そこで、本実施形態では、n型層15を2層以上のn型層15a,15bに分割して、n型の不純物の不純物濃度を下層側ほど高く、上層に向けて低下するように構成する。かかる多層構造とすることで、その中に低濃度層が含まれることで、縦方向の耐圧が改善される。ここで、下層側ほど不純物濃度を高くするのは、2次元正孔ガス層が下側のバッファ層12との界面近傍で発生するので、当該2次元正孔ガス層の正孔と相殺する電子の供給量の大きい不純物濃度の高い層を、2次元正孔ガス層の発生箇所近くに配置するためである。
多層構造のn型層15の最上層は、n型の不純物を意図的にドープしないが、酸素が1×1014cm−3〜1×1018cm−3程度の濃度範囲で含まれるn型ノンドープ層であっても良い。この場合は、上記耐圧の改善が特に期待される。
多層構造のn型層15の各層の厚さ及び不純物濃度は、n型層15内の電子と相殺される前の当該2次元正孔ガス層の正孔密度に応じて決めれば良い。一例として、n型層15をn型層15a,15bの2層で構成する場合、上層のn型層15bをノンドープ層とし、下層のn型層15aをドープ層として、n型層15aの不純物濃度を、当該2次元正孔ガス層の正孔密度に応じて、上層のn型層15bから供給される電子で相殺しきれない正孔を相殺できるように設定する。この場合、下層のn型層15aの厚さを、例えば、1nm以上、5nm以下より好ましくは3nm以下とし、n型層15全体の厚さを、例えば、100nm以下とするのが好ましい。
以上の結果、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の正孔密度に応じた不純物濃度となるようにn型の不純物を意図的にドープしてn型層15を形成する場合に、当該n型の不純物が高濃度となり、縦方向の耐圧の低下が懸念される場合においても、n型層15を多層構造とし、不純物濃度を下層側ほど高く設定することで、当該耐圧の低下を抑制しつつ、n型層15内の電子が当該2次元正孔ガス層の正孔と相殺し、当該2次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板3の横方向リークを大幅に低減できる。
〈第4実施形態〉
第4実施形態に係る本積層基板4の構成例を、図4の構造断面図に示す。図4に示すように、本積層基板4は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
第4実施形態に係る本積層基板4の構成例を、図4の構造断面図に示す。図4に示すように、本積層基板4は、基板11、基板11の上面上に形成されたバッファ層12、バッファ層12の上方に形成された電子走行層13、電子走行層13の上面上に形成された電子供給層14、バッファ層12の上面上、且つ、電子走行層13の下方に形成されたn型層15を備える。バッファ層12、電子走行層13、電子供給層14、及び、n型層15は、夫々順番に、第1、第2、第3及び第4半導体層に相当し、何れも、周知の気相エピタキシャル成長法(例えば、MOCVD(有機金属化学的気相成長法)、MBE(分子線エピタキシ法)等)によって形成されるIII族窒化物半導体である。
本積層基板4と第1実施形態の本積層基板1の相違点は、本積層基板4では、n型層15が単一層ではなく、n型の不純物となる元素が互いに異なる2層以上のn型層15c,15dで構成されている点であり、基板11、バッファ層12、電子走行層13、及び、電子供給層14については、第1実施形態の本積層基板1と同じであり、重複する説明は割愛する。
尚、図4の断面構造では、n型層15は、2層のn型層15c,15dで構成される場合を例示しているが、n型層15を構成する層数は3以上であっても良い。
更に、図4に例示する断面構造では、n型層15の上面上には、電子走行層13が配置されているが、第2実施形態と同様に、n型層15と電子走行層13の間に耐圧層17を設けても良い。尚、耐圧層17は、第2実施形態の本積層基板2と同じであり、重複する説明は割愛する。
上述の第1及び第2実施形態の本積層基板1,2において、単一層で形成されたn型層15(In組成比X≠1の場合、一例としてGaNの場合)が、n型の不純物としてSiを用いて意図的にドープされたドープ層である場合に、Siは置換されるIII族原子のGaとは原子半径に差があるため、1×1019cm−3以上の高濃度のドープを行うと膜の3次元成長による表面荒れを引き起こし、上側の配置された電子走行層13或いは耐圧層17の結晶性を悪化させる。このため、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の正孔密度に応じて、n型層15を高不純物濃度とすることが困難となる。また、格子不整合による当該n型層15内での引っ張り応力により膜成長中にウェハが反ってしまう傾向がある。
一方、Geは、置換されるIII族原子のGaとは原子半径が近いため、n型の不純物としてSiを用いた場合の上記弊害が無く、3×1020cm−3以上の高濃度のドープが可能であり、上記2次元正孔ガス層の正孔密度に応じた広範囲での不純物濃度の設定が可能となる。
そこで、本実施形態では、n型層15を2層以上のn型層15c,15dに分割して、下層側のn型層15cのn型の不純物としてGeを用い、上層側のn型層15dのn型の不純物としてSiを用いる。この場合、上記2次元正孔ガス層は、バッファ層12と下層側のn型層15c間のヘテロ接合界面のn型層15c側に発生するので、下層側のn型層15cの不純物濃度を、当該2次元正孔ガス層の正孔密度に応じて広範囲に設定することが可能となる。上層側のn型層15d内の電子でも当該2次元正孔ガス層内の正孔を相殺することができ、更に、n型層15の上側の半導体層において圧縮応力が発生する場合には、上層側のn型層15dで生じる引っ張り応力と当該上側の半導体層において生じる圧縮応力が打ち消し合って、膜成長中にウェハが反って割れてしまうのを抑制できる。具体的には、n型層15の上面上に耐圧層17が設けられている場合、その耐圧層17が圧縮応力を発生する上記半導体層に該当する。
以上の結果、バッファ層12とn型層15間のヘテロ接合界面のn型層15側に発生し得る2次元正孔ガス層の正孔密度に応じた不純物濃度となるようにn型の不純物を意図的にドープしてn型層15を形成する場合に、n型層15を多層構造とし、バッファ層12と接する下層側のn型層15cの不純物を、置換される原子と原子半径の近い不純物(例えば、置換される原子がIII族のGaの場合には、Ge)とすることで、当該2次元正孔ガス層が発生する領域近傍の不純物濃度を、正孔密度に応じて高濃度にしても、3次元成長による表面荒れを引き起こすこと、並びに、上側の配置された電子走行層13或いは耐圧層17の結晶性を悪化させることが回避できる。更に、n型層15dの上面上に形成される半導体層に圧縮応力が生じる場合に、上層側のn型層15dに、引っ張り応力の生じる不純物をドープしたドープ層として、2種類の応力を打ち消し合うことで、当該応力によるウェハの反り及び割れ等を回避できる。更に、第3実施形態において上述したように、不純物濃度を下層側ほど高く設定することも可能であり、縦方向の耐圧の低下を抑制しつつ、本積層基板4の横方向リークを大幅に低減できる。
〈第5実施形態〉
次に、第1乃至第4実施形態で説明した本積層基板1〜4を用いて構成される半導体スイッチング素子(以降、適宜「本スイッチング素子」と称する)の構成例を、図5〜図8の構造断面図に示す。尚、図5〜図8では、第1実施形態の本積層基板1を用いる場合を一例として示すが、使用する本積層基板は、第2乃至第4実施形態で説明した本積層基板2〜4であっても良く、また、本積層基板1〜4を基礎として変形されたものであっても良い。
次に、第1乃至第4実施形態で説明した本積層基板1〜4を用いて構成される半導体スイッチング素子(以降、適宜「本スイッチング素子」と称する)の構成例を、図5〜図8の構造断面図に示す。尚、図5〜図8では、第1実施形態の本積層基板1を用いる場合を一例として示すが、使用する本積層基板は、第2乃至第4実施形態で説明した本積層基板2〜4であっても良く、また、本積層基板1〜4を基礎として変形されたものであっても良い。
図5に示す本スイッチング素子5は、図1に示す本積層基板1と、本積層基板1の電子供給層14の上面上に形成されたソース電極18及びドレイン電極19と、ソース電極18とドレイン電極19の間の電子供給層14の上方に、ゲート絶縁膜20を介して形成されたゲート電極21を備えて構成される。
図6に示す本スイッチング素子6は、図1に示す本積層基板1と、本積層基板1の電子供給層14の上面上に形成されたソース電極18及びドレイン電極19と、ソース電極18とドレイン電極19の間の電子供給層14の上面上に形成された、電子供給層14とショットキ接合するゲート電極22を備えて構成される。
図7に示す本スイッチング素子7は、図1に示す本積層基板1と、本積層基板1の電子供給層14の上面上に形成されたソース電極18及びドレイン電極19と、ソース電極18とドレイン電極19の間の電子供給層14の上方に、p型層23を介して形成されたゲート電極24を備えて構成される。
図8に示す本スイッチング素子8は、図1に示す本積層基板1と、本積層基板1の電子供給層14の上面上に形成されたソース電極18及びドレイン電極19と、ソース電極18とドレイン電極19の間の電子供給層14のエッチングにより薄膜化された部分の上に形成された、電子供給層14とショットキ接合するゲート電極25を備えて構成される。
本スイッチング素子5〜8のソース電極18とドレイン電極19は、電子供給層14とオーミック接合する周知の単層または多層構造の金属材料で形成されている。当該電極18,19の金属材料としては、例えば、Ti、Ni、Al、Cu、Au、Pt、W、Ta、Ru、Ir、Pd、Hf等が使用でき、更に、これらの何れか1以上を含む合金または窒化物等も使用できる。更に、多層構造の場合は、Ti/Al/TiN、Ti/Au、Ti/Al/Ni/Au等が使用できる。
本スイッチング素子5のゲート電極21は周知の単層または多層構造の金属材料で形成されている。ゲート絶縁膜20は周知の絶縁材料(例えば、SiOX、AlOX、HfOX、LaOX、ZrOX、YOX、SiN、AlN等)で形成されている。本スイッチング素子6のゲート電極22は電子供給層14とショットキ接合する周知の単層または多層構造の金属材料で形成されている。本スイッチング素子7のゲート電極24は周知の単層または多層構造の金属材料で形成されている。p型層23は、p型の不純物(例えば、Mg等)がドープされたIII族窒化物半導体(例えば、電子供給層14と同じAl組成比のAlGaN等)からなる。本スイッチング素子8のゲート電極25は電子供給層14とショットキ接合する周知の単層または多層構造の金属材料で形成されている。各ゲート電極21,22,24,25の金属材料としては、例えば、Ti、Ni、Al、Cu、Au、Pt、W、Ta、Ru、Ir、Pd、Hf等が使用でき、更に、これらの何れか1以上を含む合金または窒化物等も使用できる。更に、多層構造の場合は、W/TiN、W/WN、Ni/Au、Pd/Au等が使用できる。尚、ゲート電極21はゲート絶縁膜20上に形成されるため、電子供給層14とショットキ接合する必要がなく、材料選択に係る制約は少ない。また、ゲート電極24では、Niを含む場合が多い。
図7及び図8に図示するように、本スイッチング素子7,8は、ゲート電極24,25の電位がソース電極18と同電位、或いは、ゲート電極24,25がフローティング状態の場合に、ゲート電極24,25の直下の電子走行層13と電子供給層14の界面下方のチャンネルが空乏化して2次元電子ガス層16が消滅するノーマリーオフ型の素子である。一方、図5及び図6に示す本スイッチング素子5,6は、図9に示す従来のスイッチング素子と同様に、ノーマリオン型の素子である。
尚、図5〜図8に例示する本スイッチング素子5〜8の各素子構造(特に各電極周辺の構造等)は一例であり、本積層基板1〜4は、上記素子構造以外の半導体スイッチング素子にも適用することができる。
〈別実施形態〉
以下に、本発明回路の別実施形態につき説明する。
以下に、本発明回路の別実施形態につき説明する。
上記各実施形態では、本積層基板及び本積層基板を用いた本スイッチング素子の好適な実施形態の一例を詳細に説明した。本積層基板及び本スイッチング素子の構成は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈1〉 上記第1〜第4実施形態では、電子走行層13と電子供給層14間のヘテロ接合界面に発生する第1の2次元キャリアガス層が2次元電子ガス層16である場合を想定したが、本発明は、第1の2次元キャリアガス層が2次元電子ガス層16である場合に限られるものではなく、第1の2次元キャリアガス層が逆の導電型の2次元ホールガス層である場合にも、本積層基板1〜4のn型層15の導電型をn型からp型に置き換えp型層とすることで、本発明を適用できる。但し、p型層の場合には、p型の不純物のドープを意図的に行う必要がある。尚、窒化物半導体にあっては、ホールよりも電子の移動度が大きいため、第1の2次元キャリアガス層を構成するキャリアが電子の場合(2次元電子ガス層)が好ましい。
〈2〉 上記第2実施形態では、耐圧層17をn型層15の上面上、且つ、電子走行層13の下方に形成する場合を想定したが、耐圧層17とn型層15を、夫々、バッファ層12の上面上、且つ、電子走行層13の下方の本積層基板2の厚み方向における同じ領域に重ねて形成するようにしても良い。つまり、上記第1実施形態の本積層基板1のn型層15内に炭素濃度が1×1018cm−3以上の領域を含む場合と同等となる。この場合も、上記第1及び第2実施形態の本積層基板1,2と同様に、炭素濃度の高い耐圧層17を備える場合であっても、n型層15内の電子が当該2次元正孔ガス層の正孔と相殺し、当該2次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板1の横方向リークを大幅に低減できる。
〈3〉 上記第3実施形態では、本積層基板3のn型層15内のn型の不純物の不純物濃度を下層側ほど高く、上層に向けて、複数層に分割して段階的に低下する場合を想定したが、当該不純物濃度を、n型層15全体、或いは、分割された一部の層において、下層側から上層に向けて連続的に低下する不純物濃度分布にしても良い。
〈4〉 上記第4実施形態では、図4に例示する一例では、本積層基板4のn型層15をn型層15c,15dの2層に分割して、下層側のn型層15cのn型の不純物としてGeを用い、上層側のn型層15dのn型の不純物としてSiを用い、更に、下層側のn型層15cの不純物濃度を、上層側のn型層15dより高く設定した場合を説明したが、n型の不純物となる元素が互いに異なる2層以上のn型層15c,15dの不純物濃度は必ずしも、上記第3実施形態のように、下層側ほど高く、上層に向けて低下する濃度分布に設定しなくても良く、各n型層の濃度分布を同じにしても良い。
〈5〉 更に、上記第4実施形態では、n型の不純物となる元素が互いに異なる2層以上のn型層15c,15dは、何れも、各層のn型の不純物が意図的にドープされている場合を想定したが、当該2層以上のn型層の最上層は、n型の不純物を意図的にドープしないが、酸素が1×1014cm−3〜1×1018cm−3程度の濃度範囲で含まれるn型ノンドープ層であっても良い。
本発明に係る半導体積層基板は、半導体スイッチング素子に利用可能であり、特に、パワーデバイスに適用される半導体スイッチング素子において好適に利用可能である。
1〜4: 半導体積層基板
5〜8: 半導体スイッチング素子
11,101: 基板
12,102: バッファ層(第1半導体層)
13,103: 電子走行層(第2半導体層)
14,104: 電子供給層(第3半導体層)
15: n型層(第4半導体層)
15a,15b: 不純物濃度の異なるn型層
15c,15d: 不純物元素の異なるn型層
16,110: 2次元電子ガス層(第1の2次元キャリアガス層)
17,111: 耐圧層
18,106: ソース電極
19,107: ドレイン電極
20,109: ゲート絶縁膜
21,22,24,25,108: ゲート電極
23: p型層
100: 従来の半導体スイッチング素子
105: 従来の半導体積層基板
112: 2次元正孔ガス層(第2の2次元キャリアガス層)
113: 空乏層
5〜8: 半導体スイッチング素子
11,101: 基板
12,102: バッファ層(第1半導体層)
13,103: 電子走行層(第2半導体層)
14,104: 電子供給層(第3半導体層)
15: n型層(第4半導体層)
15a,15b: 不純物濃度の異なるn型層
15c,15d: 不純物元素の異なるn型層
16,110: 2次元電子ガス層(第1の2次元キャリアガス層)
17,111: 耐圧層
18,106: ソース電極
19,107: ドレイン電極
20,109: ゲート絶縁膜
21,22,24,25,108: ゲート電極
23: p型層
100: 従来の半導体スイッチング素子
105: 従来の半導体積層基板
112: 2次元正孔ガス層(第2の2次元キャリアガス層)
113: 空乏層
Claims (5)
- 窒化物半導体の第1、第2、第3及び第4半導体層を備え、
前記第2半導体層が前記第1半導体層の上方に配置され、
前記第3半導体層が前記第2半導体層の上面上に配置され、
前記第4半導体層が前記第1半導体層の上面上、且つ、前記第2半導体層の下方に配置され、
前記第2半導体層及び前記第4半導体層のバンドギャップが夫々前記第1半導体層より小さく、
前記第3半導体層のバンドギャップが前記第2半導体層より大きく、
前記第2半導体層と前記第3半導体層が、ヘテロ接合し、前記第2及び第3半導体層間の界面の前記第2半導体層側に第1の2次元キャリアガス層が発生可能に構成され、
前記第2半導体層の下面側界面、及び、前記第4半導体層の上面側界面において、他方側の半導体層との間のバンドギャップ差が、無いか、若しくは、前記第1の2次元キャリアガス層とは逆導電型の第2の2次元キャリアガス層が発生し得ない程度に微小であり、
前記第1半導体層と前記第4半導体層がヘテロ接合し、
前記第4半導体層に、前記第1の2次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することを特徴とする半導体積層基板。 - 前記不純物は、前記第4半導体層の形成過程において添加された不純物を含むことを特徴とする請求項1に記載の半導体積層基板。
- 前記第4半導体層の上面上、且つ、前記第2半導体層の下方に形成され、バンドギャップが前記第1半導体層より小さく、前記第2半導体層より炭素濃度の高い窒化物半導体の第5半導体層を、更に備えることを特徴とする請求項1または2に記載の半導体積層基板。
- 前記第4半導体層が、不純物濃度と不純物の元素の少なくとも何れか一方が相互に異なる複数層で構成されていることを特徴とする請求項1〜3の何れか1項に記載の半導体積層基板。
- 前記第1の2次元キャリアガス層が2次元電子ガス層であり、前記第2の2次元キャリアガス層が2次元正孔ガス層であり、前記第1半導体層と前記第4半導体層の界面の前記第4半導体層側に存在する不純物がn型の不純物であることを特徴とする請求項1〜4の何れか1項に記載の半導体積層基板。
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2013
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