JP2009010599A - デジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法 - Google Patents
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Abstract
【解決手段】デジタル制御発振回路10は、複数の第1の可変容量素子からなる第1の容量素子群14及び複数の第2の可変容量素子からなる第2の容量素子群14を含む可変容量部12を有し、可変容量部12の容量値に対応した発振周波数の信号を生成する発振部を備えている。第1の可変容量素子の第1の容量変化量は、第2の可変容量素子の第2の容量変化量に2以上の整数値を乗じた値であり、第2の可変容量素子の個数は、2以上の整数値から1を減じた値以上である
【選択図】図1
Description
発振周波数を第3の周波数とするデジタル制御データを、制御感度及び第1の周波数と第3の周波数との比率に応じた係数を用いて算出するステップ(a6)とを含むことが好ましい。
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る周波数シンセサイザの回路構成を示している。図1に示すように本実施形態の周波数シンセサイザは、デジタル制御発振(DCO)回路10の発振周波数を発振周波数制御部20によりループ制御するフェーズドロックループ(PLL)回路である
DCO回路10は、インダクタ11と可変容量部12と負性抵抗生成部13と出力アンプ19とを有するLC発振回路であり、可変容量部12の容量値を変化させることにより、発振周波数を変化させることができる。
以下に、本発明の第2の実施形態について図面を参照して説明する。図10は第2の実施形態に係る周波数シンセサイザの回路構成を示している。図10において図9と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第3の実施形態について図面を参照して説明する。図11は第3の実施形態に係る周波数シンセサイザの回路構成を示している。図11において図10と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第3の実施形態の第1変形例について図面を参照して説明する。図13は本変形例に係る周波数シンセサイザの回路構成を示している。図13において図12と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第3の実施形態の第2変形例について説明する。DCO回路10の発振周波数fは1/(2π√(LC)となる。Lはインダクタ11のインダクタンス、Cは可変容量部12の容量値である。従って、可変容量部12の容量値を直線的に変化させても、DCO回路10の発振周波数fを完全に直線的に変化させることができない。
以下に、本発明の第4の実施形態について図面を参照して説明する。図15は第4の実施形態に係る周波数シンセサイザの回路構成を示している。図15において図7と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第5の実施形態について図面を参照して説明する。図16は第5の実施形態に係る通信機器の回路構成を示している。
以下に、本発明の第6の実施形態について図面を参照して説明する。図17は第6の実施形態に係る通信機器の回路構成を示している。
11 インダクタ
12 可変容量部
13 負性抵抗生成部
14 第1の容量素子群
14a 第1の可変容量素子
14b 第1の可変容量素子
14c 第1の可変容量素子
14d 第1の可変容量素子
14e 第1の可変容量素子
14f 第1の可変容量素子
14g 第1の可変容量素子
15 第2の容量素子群
15a 第2の可変容量素子
15b 第2の可変容量素子
15c 第2の可変容量素子
15d 第2の可変容量素子
15e 第2の可変容量素子
15f 第2の可変容量素子
15g 第2の可変容量素子
16 第3の容量素子群
17 粗調整用容量素子群
18 チャネル調整用容量素子群
19 出力アンプ
20 発振周波数制御部
21 第1の容量素子選択回路
22 第2の容量素子選択回路
23 第3の容量素子選択回路
24 第1の容量素子選択切換回路
25 第2の容量素子選択切換回路
33 ループゲイン調整部
34 信号比較部
35 基準信号作成部
36 比較信号生成部
37 ΣΔ変調部
38 ディザリングクロック発生部
39 加算器
41 切換クロック部
43 減算回路
44 加算回路
45 演算回路制御部
51 制御データ補正回路
61 素子分離領域
70 受信回路
71 アンテナ
72 増幅回路
73 周波数変換回路
74 周波数シンセサイザ
80 送信回路
81 アンテナ
82 増幅回路
83 周波数変換回路
84 周波数シンセサイザ
Claims (34)
- 第1の容量状態と該第1の容量状態よりも容量値が大きい第2の容量状態とを切り換え可能な複数の第1の可変容量素子からなる第1の容量素子群及び第3の容量状態と該第3の容量状態よりも容量値が大きい第4の容量状態とを切り換え可能な複数の第2の可変容量素子からなる第2の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成する発振部を備え、
前記第2の容量状態と前記第1の容量状態との容量値の差である第1の容量変化量は、前記第4の容量状態と前記第3の容量状態との容量値の差である第2の容量変化量に2以上の整数値を乗じた値であり、
前記第2の可変容量素子の個数は、前記2以上の整数値から1を減じた値以上であることを特徴とするデジタル制御発振回路。 - 前記可変容量部は、第5の容量状態と該第5の容量状態よりも容量値が大きい第6の容量状態とを切り換え可能な複数の第3の可変容量素子を含む第3の容量素子群を有し、
前記第6の容量状態と前記第5の容量状態との容量値の差である第3の容量変化量は、前記第2の容量変化量と等しく、
前記第3の容量素子群は、ΣΔ変調により制御することを特徴とする請求項1に記載のデジタル制御発振回路。 - 前記可変容量部は、前記発振周波数を粗調整するための、粗調整用容量素子群を有していることを特徴とする請求項1又は2に記載のデジタル制御発振回路。
- それぞれが第1の容量状態と該第1の容量状態よりも容量値が大きい第2の容量状態とを有する複数の第1の可変容量素子からなる第1の容量素子群及びそれぞれが第3の容量状態と該第3の容量状態よりも容量値が大きい第4の容量状態とを有する複数の第2の可変容量素子からなる第2の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成するデジタル制御発振部と、
前記各第1の可変容量素子に対して前記第1の容量状態と前記第2の容量状態とを切り換え、前記各第2の可変容量素子に対して前記第3の容量状態と前記第4の容量状態とを切り換えることにより前記可変容量部の容量値を制御して、前記発振周波数を制御する発振周波数制御部とを備え、
前記第2の容量状態と前記第1の容量状態との容量値の差である第1の容量変化量は、前記第4の容量状態と前記第3の容量状態との容量値の差である第2の容量変化量に2以上の整数値を乗じた値であり、
前記第2の可変容量素子の個数は、前記2以上の整数値から1を減じた値以上であることを特徴とする周波数シンセサイザ。 - 前記発振周波数制御部は、
前記第2の容量状態とする前記第1の可変容量素子を選択する第1の容量素子選択回路と、
前記第4の状態とする前記第2の可変容量素子を選択する第2の容量素子選択回路と、
基準周波数信号を発生する基準周波数信号生成部と、
前記デジタル制御発振部の出力に基づいて比較信号を生成する比較信号生成部と、
前記基準周波数信号と前記比較信号との位相及び周波数の少なくとも一方を比較して差分信号を出力する信号比較部と、
前記差分信号に基づいて前記第1の容量素子選択回路及び第2の容量素子選択回路を制御する多ビットのデジタル制御信号を生成するループゲイン調整部とを有し、
前記デジタル制御信号は、前記第2の容量素子群の容量値を制御する下位ビット信号と、前記第1の容量素子群の容量値を制御する上位ビット信号とを含み、
前記第1の容量素子選択回路は、前記上位ビット信号に対応する前記第1の可変容量素子を前記第2の容量状態とし、
前記第2の容量素子選択回路は、前記下位ビット信号に対応する前記第2の可変容量素子を前記第4の容量状態とすることを特徴とする請求項4に記載の周波数シンセサイザ。 - 前記第1の容量素子選択回路は、前記上位ビット信号を対応するサーモメータコードに変換する第1のエンコーダであり、
前記第2の容量素子選択回路は、前記下位ビット信号を対応するサーモメータコードに変換する第2のエンコーダであることを特徴とする請求項5に記載の周波数シンセサイザ。 - 前記発振周波数制御部は、切換クロックを生成する切換クロック部を有し、
前記第1の容量素子選択回路は、前記第2の容量状態とする前記第1の可変容量素子の組み合わせを前記切換クロックに基づいて切り換え、
前記第2の容量素子選択回路は、前記第4の容量状態とする前記第2の可変容量素子の組み合わせを前記切換クロックに基づいて切り換えることを特徴とする請求項5に記載の周波数シンセサイザ。 - 前記デジタル制御信号は、前記可変容量部の容量値を前記第2の容量変化量よりも細かく変化させるための分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号と前記下位ビット信号とを加算する加算器と有していることを特徴とする請求項5から7のいずれか1項に記載の周波数シンセサイザ。 - 前記可変容量部は、複数の第3の可変容量素子を含む第3の容量素子群を有し、
前記デジタル制御信号は、前記第3の容量素子群を制御する分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号を対応するサーモメータコードに変換する第3の容量素子選択回路とを有していることを特徴とする請求項5から7のいずれか1項に記載の周波数シンセサイザ。 - 前記第2の可変容量素子の個数は、前記2以上の整数値の2倍から1を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から1を減算する減算回路と、
前記下位ビット信号に前記2以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、少なくとも前記上位ビット信号が1より大きい場合に、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項8又は9に記載の周波数シンセサイザ。 - 前記第3の可変容量素子の個数は、前記2以上の整数値の2倍から1を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から1を減算する減算回路と、
ΣΔ変調された前記分数部ビット信号に前記2以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、前記デジタル制御データに基づいて、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項9に記載の周波数シンセサイザ。 - 前記演算回路制御部は、前記下位ビット信号に基づいて、前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項10又は11に記載の周波数シンセサイザ。
- 前記演算回路制御部は、前記ΣΔ変調部と同期して前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項10から12のいずれか1項に記載の周波数シンセサイザ。
- 前記2以上の整数値をm、前記下位ビット信号の値をk、前記減算回路及び加算回路を動作状態とする期間をTon、前記減算回路及び加算回路を停止状態とする期間をToffとすると、
Toff:Ton=k:m−k
であることを特徴とする請求項13に記載の周波数シンセサイザ。 - 前記各第1の可変容量素子と、前記第2の可変容量素子とは互いに物理的構造が異なることを特徴とする請求項12から14のいずれか1項に記載の周波数シンセサイザ。
- 前記各第1の可変容量素子は、配線間容量素子とスイッチとを含み、
前記各第2の可変容量素子は、MOSバラクタ素子であることを特徴とする請求項15に記載の周波数シンセサイザ。 - 前記発振周波数制御部は、前記デジタル制御データの値を前記可変容量部の容量値に基づいて補正する制御データ補正回路を有していることを特徴とする請求項5から16のいずれか1項に記載の周波数シンセサイザ。
- 前記制御データ補正回路は、前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量が一定となるように前記デジタル制御データを補正することを特徴とする請求項17に記載の周波数シンセサイザ。
- 前記デジタル制御データは、基準となる周波数における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度に基づいて生成され、
前記制御データ補正回路は、前記デジタル制御データに前記発振周波数と前記基準となる周波数との比率に応じた係数を乗算して、前記デジタル制御データを補正することを特徴とする請求項17に記載の周波数シンセサイザ。 - 前記第2の可変容量素子の個数は、前記2以上の整数値から1を減じた数であることを特徴とする請求項4から9のいずれか1項に記載の周波数シンセサイザ。
- 前記可変容量部は、前記周波数を粗調整する粗調整用容量素子群を有していることを特徴とする請求項4から20のいずれか1項に記載の周波数シンセサイザ。
- 前記可変容量部は、前記周波数のチャネルを調整するチャネル調整用容量素子群を有していることを特徴とする請求項21に記載の周波数シンセサイザ。
- 請求項4から22のいずれか1項に記載の周波数シンセサイザを有する受信回路及び請求項4から20のいずれか1項に記載の周波数シンセサイザを有する送信回路の少なくとも一方を備えた無線通信機器。
- 第1の容量変化量を有する複数の第1の可変容量素子を含む第1の容量素子群と、前記第1の容量変化量を2以上の整数値で除した第2の容量変化量を有する複数の第2の可変容量素子を含む第2の容量素子群とを有する可変容量部を備えたデジタル制御発振回路の発振周波数の制御方法であって、
前記第1の容量素子群を制御する上位ビットのデータと、前記第2の容量素子群を制御する下位ビットのデータとを含む多ビットのデジタル制御データを生成するステップ(a)と、
前記デジタル制御データに基づいて前記第1の可変容量素子及び第2の可変容量素子を選択することにより、前記発振周波数を前記デジタル制御データに対応した周波数とするステップ(b)とを備え、
前記ステップ(b)は、
前記上位ビットのデータに対応した前記第1の可変容量素子の容量値を第1の容量状態から前記第1の容量変化量分変化した第2の容量状態にするステップ(b1)と、
前記下位ビットのデータに対応した前記第2の可変容量素子の容量値を第3の容量状態から前記第2の容量変化量分変化した第4の容量状態にするステップ(b2)とを含むことを特徴とするデジタル制御発振回路の制御方法。 - 前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ(b)は、
前記分数部ビットのデータをΣΔ変調するステップ(b3)と、
ステップ(b2)よりも前に、ΣΔ変調した前記分数部ビットのデータを、前記下位ビットのデータに加算するステップ(b4)とを含むことを特徴とする請求項24に記載のデジタル制御発振回路の制御方法。 - 前記可変容量部は、前記第2の容量変化量を有する複数の第3の可変容量素子を含む第3の容量素子群を有し、
前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ(b)は、
前記分数部ビットのデータをΣΔ変調するステップ(b5)と、
ΣΔ変調した前記分数部ビットのデータに対応した前記第3の可変容量素子を第5の容量状態から前記第2の容量変化量分変化した第6の容量状態にするステップ(b6)とを含むことを特徴とする請求項24に記載のデジタル制御発振回路の制御方法。 - 前記上位ビットのデータから1を減算し且つ前記下位ビットのデータに前記2以上の整数値を加算するステップ(c)をさらに備え、
前記ステップ(c)は前記ステップ(b)よりも前に選択的に実行されることを特徴とする請求項24から26のいずれか1項に記載のデジタル制御発振回路の制御方法。 - 前記上位ビットのデータから1を減算し且つ前記分数部ビットのデータに前記2以上の整数値を加算するステップ(d)をさらに備え、
前記ステップ(d)は前記ステップ(b)よりも前に選択的に実行されることを特徴とする請求項24から26のいずれか1項に記載のデジタル制御発振回路の制御方法。 - 前記デジタル制御データに基づいて前記ステップ(d)の実行を選択するステップ(e)をさらに備えていることを特徴とする請求項28に記載のデジタル制御発振回路の制御方法。
- 前記ステップ(e)は、前記下位ビットのデータの値に基づいて前記ステップ(d)の実行を選択することを特徴とする請求項29に記載のデジタル制御発振回路の制御方法。
- 前記ステップ(e)は、前記ステップ(d)が前記ΣΔ変調と同期して行われるように前記ステップ(d)の実行を選択することを特徴とする請求項29又は30に記載のデジタル制御発振回路の制御方法。
- 前記ステップ(e)は、
前記2以上の整数値をm、前記下位ビット信号の値をk、前記ステップ(d)の実行を選択する期間をTon、前記ステップ(d)を実行しない期間をToffとすると、
Toff:Ton=k:m−k
となるように前記ステップ(d)の実行を選択することを特徴とする請求項29から31のいずれか1項に記載のデジタル制御発振回路の制御方法。 - 前記ステップ(a)は、
基準となる基準信号を生成するステップ(a1)と、
前記デジタル制御発振回路の出力信号に基づいて比較信号を生成するステップ(a2)と、
前記基準信号と比較信号とを比較してずれを検出するステップ(a3)と、
検出した前記ずれに基づいて前記デジタル制御データを生成するステップ(a4)とを含むことを特徴とする請求項24から32のいずれか1項に記載のデジタル制御発振回路の制御方法。 - 前記ステップ(a)は、
前記発振周波数を第1の周波数とする場合の前記デジタル制御データと、前記発振周波数を第2の周波数とする場合の前記デジタル制御データの変化量に基づいて、前記第1の周波数の近傍における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度を算出するステップ(a5)と、
前記発振周波数を第3の周波数とする前記デジタル制御データを、前記制御感度及び前記第1の周波数と第3の周波数との比率に応じた係数を用いて算出するステップ(a6)とを含むことを特徴とする請求項24から33のいずれか1項に記載のデジタル制御発振回路の制御方法。
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