JP2008067368A - 電圧制御発振器、並びにそれを用いたpll回路及び無線通信機器 - Google Patents
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Abstract
【課題】複数の可変容量回路を用いることなく、広い制御電位の範囲で制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器を提供する。
【解決手段】電圧制御発振器100は、インダクタ101及び102を含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子111及び112と直流成分を遮断するための容量性素子113及び114とを含み、インダクタ回路と並列に接続される可変容量回路110と、発振トランジスタ103及び104がクロスカップリング接続された負性抵抗回路と、出力する基準電位を時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路108とを備える。接続点Aには発振周波数を制御するための制御電位Vtが印加され、接続点B及びCには時間切換えレベルシフト回路108が出力する基準電位Vrefが抵抗115及び116を介して印加される。
【選択図】図1
【解決手段】電圧制御発振器100は、インダクタ101及び102を含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子111及び112と直流成分を遮断するための容量性素子113及び114とを含み、インダクタ回路と並列に接続される可変容量回路110と、発振トランジスタ103及び104がクロスカップリング接続された負性抵抗回路と、出力する基準電位を時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路108とを備える。接続点Aには発振周波数を制御するための制御電位Vtが印加され、接続点B及びCには時間切換えレベルシフト回路108が出力する基準電位Vrefが抵抗115及び116を介して印加される。
【選択図】図1
Description
本発明は、無線通信機の局部発振信号の生成等に用いられる電圧制御発振器、並びにそれを用いたPLL回路及び無線通信機器に関する。
電圧制御発振器(VCO)は、無線通信機の局部発振信号を発生させるデバイスとして広く使用されている。図15は、従来の電圧制御発振器600の構成例を示す図である。この従来の電圧制御発振器600は、インダクタ601及び602と、可変容量素子611及び612と、発振トランジスタ603及び604と、電流源605とを備える。
インダクタ601及び602と可変容量素子611及び612とで、並列共振回路を構成している。可変容量素子611及び612の容量値は、その両端子の電位差によって変化する。すなわち、外部回路から周波数制御端子607に加えられた制御電位Vtに応じて、可変容量素子611及び612の容量値が変化し、その結果並列共振回路の共振周波数が変化する。従来の電圧制御発振器600は、並列共振回路の共振周波数近傍で発振するので、制御電位Vtを調整することで、従来の電圧制御発振器600の発振周波数を所望の周波数に制御することができる。発振トランジスタ603及び604は、負性抵抗を発生して並列共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために、設けられる。
ここで、従来の電圧制御発振器600の制御電位Vtと発振周波数との関係は、可変容量素子611及び612の特性でほぼ決定される。このため、使用する可変容量素子611及び612としては、広い範囲の制御電位Vtにわたって緩やかに容量変化することが望ましい。これは、発振周波数が、広い範囲の制御電位Vtにわたって線形に変化することが望ましいことと、同義である。
なぜならば、従来の電圧制御発振器600を用いてPLL(フェーズロックドループ)回路を構成した場合、PLL回路の過渡応答特性や雑音帯域特性は周波数感度(制御電位Vtに対する発振周波数の変化の割合)に依存する。よって、周波数によって周波数感度が異なる(周波数が非線形に変化する)と、PLL回路自身の特性が周波数によって変動してしまうからである。また、制御電位Vtに対する周波数感度が高い領域では、周波数制御端子607に加わるわずかな雑音によっても周波数が変動するため、位相雑音特性が劣化するという問題もある。
しかし、上述した従来の電圧制御発振器600を半導体基板上に実現する際、可変容量素子611及び612を形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図16Aは、CMOSプロセスで広く用いられるゲート容量を利用した可変容量素子の構成例を示す図である。図16Bは、MOSトランジスタのゲートに基準電位Vrefを加え、ドレイン及びソースに制御電位Vtを印加した場合のゲート容量の変化を示している。
このように、一般的に用いられるMOSトランジスタのゲート容量を利用した可変容量素子では、閾値電位(図16B中の電位Vth)近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、従来の電圧制御発振器600を用いたPLL回路の過渡応答特性や雑音帯域特性は、周波数によって大きく変動するといった問題が生じる。
そこで、上記問題を解決するため、可変容量素子の線形性を改善させた従来の電圧制御発振器700及び800が提案されている(例えば、特許文献1及び特許文献2を参照)。図17及び図18は、従来の電圧制御発振器700及び800の構成例を示す図である。なお、図17及び図18において図15と同様の構成部分には、同じ参照符号を付してその説明は省略する。なお、従来の電圧制御発振器700も従来の電圧制御発振器800も基本的な動作は同じであるため、従来の電圧制御発振器700を代表して説明することにする。
従来の電圧制御発振器700は、インダクタ601及び602と、発振トランジスタ603及び604と、電流源605と、基準電位発生部708と、可変容量素子711、712、721、722、731及び732と、DCカット用容量性素子713、714、723、724、733及び734と、高周波阻止用抵抗715、716、725、726、735及び736とを備える。
可変容量素子711及び712とDCカット用容量性素子713及び714は、第1の可変容量回路710を構成している。可変容量素子721及び722とDCカット用容量性素子723及び724は、第2の可変容量回路720を構成している。可変容量素子731及び732とDCカット用容量性素子733及び734は、第3の可変容量回路730を構成している。可変容量素子711、712、721、722、731及び732は、各々の可変容量素子とDCカット用容量性素子との接続点Bに入力される基準電位と、周波数制御端子607に加えられた制御電位Vtとによって、その容量値が変化し、その結果並列共振回路の共振周波数が変化する。
ここで、基準電位発生部708は、可変容量回路710、720、及び730に入力する基準電位が、それぞれVref、Vref−Vd、及びVref−2Vdの電圧となるように、出力を制御する。このとき、制御電位に対する可変容量回路710、720、及び730の特性は、図19に示すように電圧Vddずつシフトした特性になる。並列共振回路の容量は、これら3つの可変容量回路の容量の合計になるため、それらの合計容量は、図19の一点鎖線で示す特性になり、制御電位Vtに対する容量の変化を緩やかにすることができる。
特開2004−147310号公報
特開2001−352218号公報
しかしながら、上述した従来の従来の電圧制御発振器700及び800では、制御電位Vtに対する容量の変化を緩やかにするためには、複数の可変容量回路を使用する必要があり、より広い制御電位の範囲で容量の変化を緩やかにするためには、可変容量回路の並列数を多くする必要がある。このため、チップ面積が増大してしまうという問題を有していた。また、可変容量回路の並列数を多くすると、半導体チップにおけるレイアウトが困難となり、並列数にも限界が生じ、広い制御電位Vtの範囲で容量の変化を緩やかにすることは困難であった。
それ故に、本発明の目的は、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにその電圧制御発振器を用いたPLL回路及び無線通信機器を提供することである。
本発明は、高周波信号を発振するための電圧制御発振器、並びにその電圧制御発振器を用いたPLL回路及び無線通信機器に向けられている。そして、上記目的を達成するために、本発明の電圧制御発振器は、インダクタを含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子とこの可変容量素子の両端子に接続される直流成分を遮断するための容量性素子とを含み、インダクタ回路と並列に接続される可変容量回路と、インダクタ回路と可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、出力する基準電位を時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備えている。
そして、可変容量素子の一方端子には、発振周波数を制御するための制御電位を印加し、可変容量素子の他方端子には、時間切換えレベルシフト回路が出力する基準電位を印加する。又は、可変容量素子の一方端子には、発振周波数を制御するための制御電位と時間切換えレベルシフト回路が出力する基準電位とを印加し、可変容量素子の他方端子に固定電位を印加する。後者の場合には、容量性素子を削除することも可能である。
ここで、時間切換えレベルシフト回路は、基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させるか、基準電位のレベルをランダムに変化させる制御を行うことが好ましい。また、時間切換えレベルシフト回路が基準電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差が全て同一に設定されているか、電位が隣り合うレベル間の電位差のうち少なくとも1つが他の電位差と異なる値に設定されていることが好ましい。さらには、どちらの場合であっても、時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるか異なるように、2つ以上のレベルにシフトさせることが望ましい。
なお、典型的な時間切換えレベルシフト回路は、デジタル−アナログ変換器、アナログ−デジタル変換器、デルタシグマ変調回路、又はデルタシグマ変調回路及びローパスフィルタ、のいずれかを用いて構成されている。
なお、典型的な時間切換えレベルシフト回路は、デジタル−アナログ変換器、アナログ−デジタル変換器、デルタシグマ変調回路、又はデルタシグマ変調回路及びローパスフィルタ、のいずれかを用いて構成されている。
上記本発明によれば、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにそれを用いたPLL回路及び無線通信機器を実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る電圧制御発振器100の構成を示す図である。図1において、第1の実施形態に係る電圧制御発振器100は、インダクタ101及び102と、発振トランジスタ103及び104と、電流源105と、時間切換えレベルシフト回路108と、可変容量素子111及び112と、DCカット用容量性素子113及び114と、高周波阻止用抵抗115及び116とを備える。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る電圧制御発振器100の構成を示す図である。図1において、第1の実施形態に係る電圧制御発振器100は、インダクタ101及び102と、発振トランジスタ103及び104と、電流源105と、時間切換えレベルシフト回路108と、可変容量素子111及び112と、DCカット用容量性素子113及び114と、高周波阻止用抵抗115及び116とを備える。
インダクタ101及び102は、直列に接続されてインダクタ回路を構成する。発振トランジスタ103及び104は、互いにクロスカップリング接続されて負性抵抗回路を構成する。この発振トランジスタ103及び104は、MOSトランジスタ又はバイポーラトランジスタが適している。可変容量素子111及び112、及びDCカット用容量性素子113及び114は、可変容量素子111及び112が接続点Aにて直列に接続され、その直列回路の両端を接続点B及びCとして直流成分を遮断するためのDCカット用容量性素子113及び114がそれぞれ直列に接続されることで、可変容量回路110を構成する。また、可変容量素子111及び112の直列回路(点B−C間)には、高周波阻止用抵抗115及び116の直列回路が並列に接続される。
本発明の第1の実施形態に係る電圧制御発振器100は、上述したインダクタ回路、負性抵抗回路、及び可変容量回路110が、互いに並列接続された発振回路である。インダクタ回路及び可変容量回路110は、電圧制御発振器100の並列共振回路を構成している。
可変容量素子111と可変容量素子112との接続点Aには、周波数制御端子107から制御電位Vtが印加される。高周波阻止用抵抗115と高周波阻止用抵抗116との接続点Dには、時間切換えレベルシフト回路108から基準電位Vrefが印加される。インダクタ101とインダクタ102との接続点には、電源端子106から電源電圧Vddが供給される。発振トランジスタ103のソース及び発振トランジスタ104のソースは、共通接続されて電流源105を介して接地されている。
可変容量素子111及び112は、例えば図2A〜図2Cに示す素子が適している。図2Aは、CMOSプロセスで用いられるゲート容量を利用した可変容量素子であり、周波数制御端子107から供給される制御電位Vtは、ゲート側又はドレイン・ソース共通接続側のいずれかに印加される。図2Bも、CMOSプロセスで用いられるゲート容量を利用した可変容量素子であるが、制御電位Vtはゲート側又はバックゲート側のいずれかに印加される。図2Cは、PNバラクターである。
時間切換えレベルシフト回路108は、時間に応じて変化する電圧値を、基準電位Vrefとして高周波阻止用抵抗115及び116へ供給する。この時間切換えレベルシフト回路108は、例えば、図3Aに示す電流加算型や積分型のデジタル−アナログ変換器(DAC)や、図3Bに示す逐次比較型や積分型のアナログ−デジタル変換器(ADC)や、図3Cに示すデルタシグマ変調回路を用いて構成される。
次に、上記構成による本発明の第1の実施形態に係る電圧制御発振器100の動作を説明する。
今、図1に示した電圧制御発振器100において、インダクタ101のインダクタンスをLと、可変容量素子111及び112の容量値をC1と、DCカット用容量性素子113及び114の容量値をC2とすると、並列共振回路の共振周波数f0は、次式[1]で表される。但し、C’=C1・C2/(C1+C2)である。
f0=1/(2π√(2L・C’/2))
=1/(2π√(L・C’)) ‥‥[1]
今、図1に示した電圧制御発振器100において、インダクタ101のインダクタンスをLと、可変容量素子111及び112の容量値をC1と、DCカット用容量性素子113及び114の容量値をC2とすると、並列共振回路の共振周波数f0は、次式[1]で表される。但し、C’=C1・C2/(C1+C2)である。
f0=1/(2π√(2L・C’/2))
=1/(2π√(L・C’)) ‥‥[1]
可変容量回路110では、接続点Aに供給される制御電位Vtと接続点Bに印加される基準電位Vrefとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子111の容量値C1が変化し、かつ、接続点Aに供給される制御電位Vtと接続点Cに印加される基準電位Vrefとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子112の容量値C1が変化する。その結果、並列共振回路の共振周波数f0が変化する。
そこで、時間切換えレベルシフト回路108では、この共振周波数f0が広い範囲の制御電位にて線形変化するように可変容量素子111及び112の容量値を制御すべく、出力する基準電位Vrefを時間に応じて複数の値に変化させる。例えば、デジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)を用いて構成された時間切換えレベルシフト回路108を用いて、図4Aに示すように、所定周期当たりで3つの電圧V1、V2、及びV3が同じ割合で出現するように、基準電位Vrefを切り換えることが考えられる。
ここで、基準電位Vrefが電圧V1の時に、可変容量素子111及び112の容量が制御電位Vth近傍で変化する場合を考える。この場合、基準電位Vrefの電圧V1、V2、及びV3時の容量値は、制御電位Vtに対して図4Bのように変化する。時間に応じて電位差Va又はVbだけシフトした電圧V1、V2、及びV3を、基準電位Vrefとして時間切換えレベルシフト回路108から供給することで、その容量特性は時間に応じてVa又はVbだけシフトした特性になる。並列共振回路の容量は、時間で平均するとこれら3つの可変容量特性の平均値になるので、その合計容量は図4B及び図4Cの一点鎖線で示すように制御電位Vtに対して緩やかに線形変化し、その結果広い制御電位の範囲で周波数感度(制御電位に対する発振周波数の変化の割合)の線形性が向上する。
ところで、上記式[1]を可変容量回路110の容量値C’について解くと、次式[2]となる。
C’=1/(4π2Lf02) ‥‥[2]
この式[2]におけるインダクタンスLは一定であるので、周波数感度の線形性を向上させるためには、可変容量回路110の容量値C’を線形に変化させるのではなく、1/(f02)に比例して変化させることが望ましいことが理解できる。
C’=1/(4π2Lf02) ‥‥[2]
この式[2]におけるインダクタンスLは一定であるので、周波数感度の線形性を向上させるためには、可変容量回路110の容量値C’を線形に変化させるのではなく、1/(f02)に比例して変化させることが望ましいことが理解できる。
そこで、容量値C’を1/(f02)に比例して変化させる手法として、図4D〜図4Fに示すように、所定周期内において基準電位Vrefが電圧V1、V2、及びV3となる割合は同じで、かつ、電位差Va及びVbを異なる値にすることが考えられる。電位差Va及びVbが異なる値となる電圧V1、V2、及びV3は、例えば等電位差の4レベルの電圧(V00<V01<V10<V11)を出力する2ビットDACを用い、3つの電圧(V00、V10、及びV11)だけを使用すること等によって、簡単に得ることができる。
また、図4G〜図4Iに示すように、電位差Va及びVbは同じ値で、かつ、所定周期内において基準電位Vrefが電圧V1、V2、及びV3となる割合を異ならせることも考えられる。
また、図4G〜図4Iに示すように、電位差Va及びVbは同じ値で、かつ、所定周期内において基準電位Vrefが電圧V1、V2、及びV3となる割合を異ならせることも考えられる。
また、例えば、図5Aに示すように、所定周期内で5つの電圧V1〜V5が同じ割合で出現するように、基準電位Vrefを切り換えるようにしてもよい。この場合、並列共振回路の合計容量は、図5Bの一点鎖線で示すように図4Bよりも緩やかな傾斜で変化させことができ、周波数感度の線形性をより向上させることができる。このように、基準電位Vrefで変化させる電圧値の数を増やせば増やすほど、周波数感度の線形性を向上させることが可能となる。なお、基準電位Vrefで変化させる電圧値の数を増やすことは、例えばデジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)のビット数を増やせば容易に実現できる。また、基準電位Vrefで変化させる電圧値の数は奇数に限られず偶数であってもよく、どれだけの数をどの値で変化させるかは、電圧制御発振器が必要とする特性を満足するように自由に設計することが可能である。なお、図5Dに示すように、電圧V1〜V5間の電位差は全て同じ値で、かつ、所定周期内で5つの電圧V1〜V5が異なる割合で出現するように、基準電位Vrefを切り換えるようにしてもよい。
なお、時間切換えレベルシフト回路108にデジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)を用いた場合には、その出力が図5Aに示したように周期性を持つため、電圧制御発振器100の出力スペクトラムは図5Cに示すように発振周波数近傍にスプリアスが発生する場合がある。
これに対して、時間切換えレベルシフト回路108にデルタシグマ変調回路を用いた場合、電圧V1から電圧V5までをランダムに発生させることができるため、その出力は例えば図6Aに示すように周期性は崩れ、電力制御発振器100の出力スペクトラムは図6Bに示すように発振周波数近傍にスプリアスが発生しにくい。なお、図6Cに示すように、所定周期内で5つの電圧V1〜V5が同じ割合で出現し、かつ、電圧V1〜V5間の電位差が全て同じ値とならないように基準電位Vrefを切り換えるようにしてもよい。
また、時間切換えレベルシフト回路108にデジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)を用いた場合には、その出力には図7の実線で示すように周波数に対して一定の量子化ノイズが出力されるため、電圧制御発振器100の出力は重畳されるノイズによって発振周波数近傍の位相雑音が劣化してしまう場合がある。
これに対して、時間切換えレベルシフト回路108にデルタシグマ変調回路を用いた場合、出力される量子化ノイズは図7の実線以外で示すように周波数に対する傾きを持っており、デジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)よりも周波数が低い領域では低いノイズとなり、周波数が高い領域では高いノイズになる。また、デルタシグマ変調回路の次数が高くなるほど近傍のノイズは低くなる。次数が高くなると発振周波数より遙かに高い周波数のノイズは高くなるが、図8に示すようにデルタシグマ変調回路の出力にローパスフィルタを接続することで、遙かに高い周波数のノイズは低減することができ、適切な次数を選択することで、電圧制御発振器出力の位相雑音の劣化を抑えることができる。
これに対して、時間切換えレベルシフト回路108にデルタシグマ変調回路を用いた場合、出力される量子化ノイズは図7の実線以外で示すように周波数に対する傾きを持っており、デジタル−アナログ変換器(DAC)やアナログ−デジタル変換器(ADC)よりも周波数が低い領域では低いノイズとなり、周波数が高い領域では高いノイズになる。また、デルタシグマ変調回路の次数が高くなるほど近傍のノイズは低くなる。次数が高くなると発振周波数より遙かに高い周波数のノイズは高くなるが、図8に示すようにデルタシグマ変調回路の出力にローパスフィルタを接続することで、遙かに高い周波数のノイズは低減することができ、適切な次数を選択することで、電圧制御発振器出力の位相雑音の劣化を抑えることができる。
以上のように、本発明の第1の実施形態に係る電圧制御発振器100によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
(第2の実施形態)
図9は、本発明の第2の実施形態に係る電圧制御発振器210の構成を示す図である。図9において、第2の実施形態に係る電圧制御発振器210は、上記第1の実施形態に係る電圧制御発振器100と、時間切換えレベルシフト回路108が挿入される位置が異なる。なお、電圧制御発振器210における各構成の詳細な回路及び動作は、上述した電圧制御発振器100と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
図9は、本発明の第2の実施形態に係る電圧制御発振器210の構成を示す図である。図9において、第2の実施形態に係る電圧制御発振器210は、上記第1の実施形態に係る電圧制御発振器100と、時間切換えレベルシフト回路108が挿入される位置が異なる。なお、電圧制御発振器210における各構成の詳細な回路及び動作は、上述した電圧制御発振器100と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
この電圧制御発振器210では、時間切換えレベルシフト回路108の出力が周波数制御端子107に接続される。これにより、時間切換えレベルシフト回路108が出力する時間に応じて変化する電圧値は、制御電位Vtに加算されて接続点Aへ印加されることになる。一方、接続点Dに印加される基準電位Vrefは、固定値となる。この固定値は、周波数感度の線形性が確保できる範囲であれば自由に設定できる。例えば、固定値としては、電源電圧Vddの半分であるVdd/2や、時間切換えレベルシフト回路108が出力する変動電圧値の中間電圧(図4Aの例では電圧V2、図5Aの例では電圧V3)等が考えられる。
すなわち、上記第1の実施形態に係る電圧制御発振器100が、制御電位Vtを固定側とし基準電位Vrefを変動側としているのに対し、本第2の実施形態に係る電圧制御発振器210は、制御電位Vtを変動側とし基準電位Vrefを固定側としていることが異なるだけで、双方共に制御電位Vtと基準電位Vrefとの相対的電位差を利用した電圧制御発振器であることには変わりはない。
以上のように、本発明の第2の実施形態に係る電圧制御発振器210によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路108の挿入位置は、図9に示した位置に限られず、例えば図10に示す電圧制御発振器220の位置であっても構わない。
なお、時間切換えレベルシフト回路108の挿入位置は、図9に示した位置に限られず、例えば図10に示す電圧制御発振器220の位置であっても構わない。
(第3の実施形態)
図11は、本発明の第3の実施形態に係る電圧制御発振器310の構成を示す図である。図11において、第3の実施形態に係る電圧制御発振器310は、インダクタ101及び102と、発振トランジスタ103及び104と、電流源105と、時間切換えレベルシフト回路108と、可変容量素子111及び112とを備える。
図11は、本発明の第3の実施形態に係る電圧制御発振器310の構成を示す図である。図11において、第3の実施形態に係る電圧制御発振器310は、インダクタ101及び102と、発振トランジスタ103及び104と、電流源105と、時間切換えレベルシフト回路108と、可変容量素子111及び112とを備える。
この第3の実施形態に係る電圧制御発振器310は、上記第2の実施形態に係る電圧制御発振器210から、DCカット用容量性素子113及び114と、高周波阻止用抵抗115及び116とを削除した構成である。なお、電圧制御発振器310における各構成の詳細な回路及び動作は、上述した電圧制御発振器100及び210と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
この電圧制御発振器310では、接続点Aに供給される制御電位Vtに基準電位Vrefが加算された電位によって、可変容量素子111及び112の容量値C1が変化する。その結果、並列共振回路の共振周波数f0が変化する。従って、時間切換えレベルシフト回路108では、この共振周波数f0が広い範囲の制御電位にて線形変化するように可変容量素子111及び112の容量値を制御すべく、制御電位Vtが時間に応じて複数の値に変化するように、制御電位Vtに加算する電圧値を変化させる。
以上のように、本発明の第3の実施形態に係る電圧制御発振器310によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路108の挿入位置は、図11に示した位置に限られず、例えば図12に示す電圧制御発振器320の位置であっても構わない。
なお、時間切換えレベルシフト回路108の挿入位置は、図11に示した位置に限られず、例えば図12に示す電圧制御発振器320の位置であっても構わない。
(電圧制御発振器を用いた構成例)
図13は、本発明の第1〜第3の実施形態に係る電圧制御発振器を用いたPLL回路400の構成例を示す図である。図13において、PLL回路400は、位相比較器401と、ループフィルタ402と、本発明の電圧制御発振器403と、分周器404とを備える。
図13は、本発明の第1〜第3の実施形態に係る電圧制御発振器を用いたPLL回路400の構成例を示す図である。図13において、PLL回路400は、位相比較器401と、ループフィルタ402と、本発明の電圧制御発振器403と、分周器404とを備える。
位相比較器401は、入力される基準信号と、電圧制御発振器403の出力信号を分周器404で分周した信号とを比較する。位相比較器401から出力される信号は、ループフィルタ402を介して電圧制御発振器403の周波数制御端子107に制御電位Vtとして入力される。電圧制御発振器403は、制御電位Vtに基づいて所望周波数の信号を出力する。なお、分周器404の代わりにミキサを用いてもよいし、分周器404とミキサを併用してもよい。
また、図14は、上記PLL回路400を用いた無線通信機器500の構成例を示す図である。図14において、無線通信機器500は、アンテナ501と、電力増幅器502と、変調器503と、スイッチ504と、低雑音増幅器505と、復調器506と、PLL回路400とを備える。
無線信号を送信する場合、変調器503は、PLL回路400から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器503から出力される高周波変調信号は、電力増幅器502によって増幅され、スイッチ504を介してアンテナ501から放射される。無線信号を受信する場合、アンテナ501から受信された高周波変調信号は、スイッチ504を介して低雑音増幅器505に入力されて増幅され、復調器506に入力される。復調器506は、PLL回路400から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、PLL回路400は、送信側及び受信側で複数用いてもよい。また、PLL回路400が変調器を兼ねてもよい。
このように、広い制御電位の範囲で周波数感度の線形性を向上させることができるPLL回路及び無線通信機器を実現することができる。
本発明の電圧制御発振器は、無線通信機の局部発振信号の生成等に利用可能であり、特に、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性を向上させたい場合等に有用である。
100、210、220、310、320、600、700、800 電圧制御発振器
101、102、601、602 インダクタ
103、104、603、604 発振トランジスタ
105、605 電流源
108 時間切換えレベルシフト回路
110、710、720、730 可変容量回路
111、112、611、612、711、712、721、722、731、732 可変容量素子
113、114、713、714、723、724、733、734 DCカット用容量性素子
115、116、715、716、725、726、735、736 高周波阻止用抵抗
400 PLL回路
401 位相比較器
402 ループフィルタ
404 分周器
500 無線通信機器
501 アンテナ
502 電力増幅器
503 変調器
504 スイッチ
505 低雑音増幅器
506 復調器
708 基準電位発生部
101、102、601、602 インダクタ
103、104、603、604 発振トランジスタ
105、605 電流源
108 時間切換えレベルシフト回路
110、710、720、730 可変容量回路
111、112、611、612、711、712、721、722、731、732 可変容量素子
113、114、713、714、723、724、733、734 DCカット用容量性素子
115、116、715、716、725、726、735、736 高周波阻止用抵抗
400 PLL回路
401 位相比較器
402 ループフィルタ
404 分周器
500 無線通信機器
501 アンテナ
502 電力増幅器
503 変調器
504 スイッチ
505 低雑音増幅器
506 復調器
708 基準電位発生部
Claims (39)
- 高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する基準電位を、時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位が印加され、前記可変容量素子の他方端子に、前記時間切換えレベルシフト回路が出力する基準電位が印加される、電圧制御発振器。 - 高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加され、前記可変容量素子の他方端子に固定の基準電位が印加される、電圧制御発振器。 - 高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子を含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる2つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加される、電圧制御発振器。 - 前記時間切換えレベルシフト回路は、前記基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、前記基準電位のレベルをランダムに変化させることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記基準電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記基準電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも1つが、他の電位差と異なる値に設定されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも1つが、他の電位差と異なる値に設定されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路が前記電位をシフトする2つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも1つが、他の電位差と異なる値に設定されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記2つ以上のレベルにシフトさせることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項2に記載の電圧制御発振器。
- 前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項3に記載の電圧制御発振器。
- 請求項1に記載の電圧制御発振器を備えた、PLL回路。
- 請求項2に記載の電圧制御発振器を備えた、PLL回路。
- 請求項3に記載の電圧制御発振器を備えた、PLL回路。
- 請求項1に記載の電圧制御発振器を備えた、無線通信機器。
- 請求項2に記載の電圧制御発振器を備えた、無線通信機器。
- 請求項3に記載の電圧制御発振器を備えた、無線通信機器。
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JP2007205606A JP2008067368A (ja) | 2006-08-09 | 2007-08-07 | 電圧制御発振器、並びにそれを用いたpll回路及び無線通信機器 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010183362A (ja) * | 2009-02-05 | 2010-08-19 | Asahi Kasei Electronics Co Ltd | アクティヴインダクタ |
KR20110076560A (ko) * | 2009-12-29 | 2011-07-06 | 삼성전자주식회사 | 공진 전력 발생 장치 |
US8791764B2 (en) | 2011-03-03 | 2014-07-29 | Samsung Electronics Co., Ltd. | Digitally controlled oscillator, and phase locked loop (PPL) circuit including the same |
CN109412583A (zh) * | 2017-08-16 | 2019-03-01 | 三星电子株式会社 | 包括变抗器电路的振荡器及其操作方法 |
-
2007
- 2007-08-07 JP JP2007205606A patent/JP2008067368A/ja active Pending
Cited By (6)
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KR20110076560A (ko) * | 2009-12-29 | 2011-07-06 | 삼성전자주식회사 | 공진 전력 발생 장치 |
KR101649483B1 (ko) * | 2009-12-29 | 2016-08-19 | 삼성전자주식회사 | 공진 전력 발생 장치 |
US8791764B2 (en) | 2011-03-03 | 2014-07-29 | Samsung Electronics Co., Ltd. | Digitally controlled oscillator, and phase locked loop (PPL) circuit including the same |
CN109412583A (zh) * | 2017-08-16 | 2019-03-01 | 三星电子株式会社 | 包括变抗器电路的振荡器及其操作方法 |
CN109412583B (zh) * | 2017-08-16 | 2023-10-20 | 三星电子株式会社 | 包括变抗器电路的振荡器及其操作方法 |
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