JP2008535338A - 方形波信号を発生させるための回路構成および方法 - Google Patents
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Abstract
【解決手段】本発明は、方形波信号(UN2)を発生させるための回路構成に関する。該構成は、DC電圧(UG)を発生させるためのDC電圧源と、制御ノード(SK)をアース(GND)またはDC電圧(UG)に交互に接続するドライバ段(TS)と、DC電圧源の第1極(P1)と制御ノード(SK)との間で直列に連結されたダイオード(D1)および第1コンデンサ(C1)とを含む。さらに、回路構成は、第1トランジスタ(TR1)と第2トランジスタ(TR2)とを含む出力段(AS)を含み、これらのトランジスタは、出力段(AS)の動作中に交互に導通状態となるように接続されている。トランジスタ(TR1、TR2)は、ダイオード(D1)と第1コンデンサ(C1)との間に形成された接続ノード(N1)と、制御ノード(SK)との間で直列に連結されている。第1トランジスタ(TR1)と第2トランジスタ(TR2)との間の接続ノード(N2)は、方形波信号を発するための出力端子を形成する。
【選択図】図1
Description
‐DC電圧を発生させるステップと、
‐DC電圧と基準電圧、特に対地電圧との間で交番する第1方形波電圧をDC電圧から発生させるステップと、
‐DC電圧の倍数、特に2倍の電圧とDC電圧との間で交番する第2方形波電圧を第1方形波電圧から発生させるステップと、
‐第2方形波電圧がDC電圧よりも高い場合に第2方形波電圧を出力するステップ、または
‐第2方形波電圧がDC電圧と等しい場合に基準電位を出力するステップと
を含む。
Claims (7)
- 方形波信号(UN2)を発生させるための回路構成であって、
‐DC電圧(UG)を発生させるためのDC電圧源と、
‐基準電位(GND)または前記DC電圧(UG)に制御ノード(SK)を交互に連結するように配置されたドライバ段(TS)と、
‐前記DC電圧源の第1極(P1)と前記制御ノード(SK)との間で直列に連結されたダイオード(D1)および第1コンデンサ(C1)と、
‐制御可能な第1切替手段(TR1)および制御可能な第2切替手段(TR2)を備えた出力段(AS)であって、該切替手段が前記出力段(AS)の動作中に交互に導通状態となるように配線されている出力段と
を有し、
‐前記切替手段(TR1、TR2)が、前記ダイオード(D1)と前記第1コンデンサ(C1)との間に形成された接続ノード(N1)と、前記制御ノード(SK)との間で直列に連結されており、
‐前記第1切替手段(TR1)と前記第2切替手段(TR2)との間に形成された接続ノード(N2)が、前記方形波信号を発するための出力端子を形成する、回路構成。 - マイクロプロセッサ(MP)を含み、前記ドライバ段が前記マイクロプロセッサの出力端子であることを特徴とする、請求項1記載の回路構成。
- 前記制御ノードと前記ドライバ段との間に直列抵抗器(R1)が設けられ、前記ドライバ段が保護されることを特徴とする、請求項1または2記載の回路構成。
- 前記第1切替手段が第1バイポーラトランジスタ(TR1)であり、前記第2切替手段が第2バイポーラトランジスタ(TR2)であることを特徴とする、先行請求項のいずれか1項記載の回路構成。
- 前記第1および第2トランジスタが相補的トランジスタであることを特徴とする、請求項4記載の回路構成。
- 前記第1トランジスタのベース端子と前記基準電位との間で抵抗器(R2)と第2コンデンサ(C2)とが直列に連結されており、前記抵抗器(R2)と前記第2コンデンサ(C2)との間の接続ノード(N3)が前記第2トランジスタのベース端子に接続されており、さらに、前記第1トランジスタの前記ベース端子と前記基準電位との間に第3コンデンサ(C3)が連結されていることを特徴とする、請求項4または5記載の回路構成。
- 方形波信号を発生させるための方法であって、
‐DC電圧(UG)を発生させるステップと、
‐前記DC電圧(UG)と基準電位、特に対地電位(GND)との間で交番する第1方形波電圧(USK)を前記DC電圧(UG)から発生させるステップと、
‐前記DC電圧(UG)の倍数、特に2倍の電圧と前記DC電圧(UG)との間で交番する第2方形波電圧(UN1)を前記第1方形波電圧(USK)から発生させるステップと、
‐前記第2方形波電圧(UN1)が前記DC電圧(UG)よりも高い場合に前記第2方形波電圧(UN1)を発するか、または前記第2方形波電圧(UN1)が前記DC電圧(UG)と等しい場合に前記基準電位(GND)を発するステップと
を含む方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4016476A (en) * | 1972-09-20 | 1977-04-05 | Citizen Watch Co., Ltd. | Booster circuits |
US4149232A (en) * | 1977-12-16 | 1979-04-10 | Rca Corporation | Voltage boosting circuits |
JPH03186009A (ja) * | 1989-12-15 | 1991-08-14 | Nec Corp | レベル変換回路 |
JPH08250986A (ja) * | 1995-03-07 | 1996-09-27 | Alps Electric Co Ltd | パルス倍電圧回路 |
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---|---|---|---|---|
DE2524469A1 (de) * | 1969-09-29 | 1976-05-13 | Nils Anders Lennart Wikdahl | Verfahren und vorrichtung zum trennen von gasgemischen |
US3916342A (en) * | 1974-07-10 | 1975-10-28 | Ibm | Square wave generating circuit arrangement |
JP4337995B2 (ja) * | 1999-03-08 | 2009-09-30 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路およびそれを用いたチャージポンプ昇圧回路 |
US6472918B1 (en) * | 1999-08-23 | 2002-10-29 | Level One Communications, Inc. | Self-referencing slicer method and apparatus for high-accuracy clock duty cycle generation |
CN1153329C (zh) * | 2002-01-28 | 2004-06-09 | 艾默生网络能源有限公司 | 一种能够提高输入电压范围的不间断电源 |
US7057375B2 (en) * | 2002-03-21 | 2006-06-06 | Patent Treuhand Gesellschaft Fur Elektrische Gluhlampen Mbh | Power factor correction |
US6933759B1 (en) * | 2004-02-05 | 2005-08-23 | Texas Instruments Incorporated | Systems and methods of performing duty cycle control |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4016476A (en) * | 1972-09-20 | 1977-04-05 | Citizen Watch Co., Ltd. | Booster circuits |
US4149232A (en) * | 1977-12-16 | 1979-04-10 | Rca Corporation | Voltage boosting circuits |
JPH03186009A (ja) * | 1989-12-15 | 1991-08-14 | Nec Corp | レベル変換回路 |
JPH08250986A (ja) * | 1995-03-07 | 1996-09-27 | Alps Electric Co Ltd | パルス倍電圧回路 |
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