JP2008515203A - 積層されたダイモジュール - Google Patents

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dies
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wiring board
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ハンドロス，イゴール，ワイ．
ミラー，チャールズ，エー．
バーバラ，ブルース，ジェイ．
バスケス，バーバラ
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フォームファクター， インコーポレイテッド
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Abstract

各ダイの２つのエッジに沿って配置された端子が露出されるように、半導体ダイが互いにオフセットされて積層される。端子を有するダイの２つのエッジは同一方向に配向することが可能である。電気接続部により、１個のダイの端子を他のダイの端子に接続することが可能になり、ダイの端子を電気的に接続し得る配線基板に、スタックを配置することが可能である。

Description

発明の背景
公知のように、半導体ダイは、典型的に、シリコンまたはガリウムヒ素のような半導体材料で形成された電子回路からなる。端子（例えばボンドパッド）は、典型的に、ダイへのおよびそこからの信号用のインタフェースを設ける。多くの場合、複数のダイは、プリント回路基板のような配線基板に取り付けられて、マルチダイモジュールを形成するように相互接続される。このようなマルチダイモジュールには多数の例がある。例えば、多数のメモリダイは、多くの場合、プリント回路基板に単列に配置されて、互いにまたシングルインラインメモリモジュールとしばしば呼ばれるもののプリント回路基板の入力端子／出力端子に電気的に接続される。同様のものであるが、２つの列に配置されたメモリダイを有するモジュールは、デュアルインラインメモリモジュールとしばしば呼ばれる。マルチダイモジュールのさらに他の例は、プリント回路基板に取り付けられかつ互いにまたプリント回路基板の入力端子／出力端子に電気的に接続されたプロセッサダイおよび１個以上のメモリダイを有するプリント回路基板である。米国特許第５，９９８，８６４号明細書、米国特許第６，６２７，９８０号明細書、米国特許第６，８８２，５４６号明細書、および米国特許出願公開第２００４／０１１３２５０号明細書は、マルチダイモジュールのさらに他の例を開示している。上記の文献の各々が、その全体を参照により本明細書に援用されている。
多数の用途のために、マルチダイモジュールのダイの密度を増加させることが有利である。ダイを互いにまたプリント回路基板に相互接続することを容易にするように、ダイを構成および配置することも有利であり得る。
概要
本発明の例示的な実施形態では、複数のダイの端子はダイの２つのエッジに沿って配置される。ダイは、同一方向に配向されたダイの２つのエッジに沿って積層され、スタックのダイは、各ダイの端子を露出させるようにオフセットされる。電気接続部により、１個のダイの端子を他のダイの端子に接続することが可能になる。スタックは配線基板に配置することが可能であり、ダイの端子は配線基板の端子に電気的に接続することが可能である。異なるダイに配置された同様の端子を電気的に接続することによって、スタックのダイを相互接続するようにバスを形成することが可能である。複数のスタックのダイを、配線基板に配置し、メモリモジュールのようなモジュールを形成するように電気的に接続することが可能である。ダイスタックを、多層配線基板のキャビティに配置して、配線基板の端子に電気的に接続することが可能である。
例示的な実施形態の詳細な説明
本明細書は、本発明の例示的な実施形態および適用を記載している。しかし、本発明は、これらの例示的な実施形態および適用に、またはそれらの例示的な実施形態および適用が実施されるかまたは本明細書に記載されている方法に限定されない。
図１〜図３は、複数の半導体装置がマルチデバイスモジュールを形成するように積層される本発明の例示的な実施形態を示している。（図１は斜視図を示しており、図２は平面図を示しており、図３は側面断面図を示している。図１〜図３の各々には、配線基板１１２の部分図が示されている。）３つの半導体装置１０２、１０４、および１０６が図１〜図３のスタック１００に示されているが、それよりも多いかまたはそれよりも少ない半導体装置がスタック１００に存在することが可能である。例えば、スタック１００は、２つのみの半導体装置または１つのみの半導体装置を含んでもよい。その代わりに、スタック１００は、４つ、５つ、６つ、またはそれよりも多い半導体装置を含んでもよい。さらに、スタック１００の半導体装置は、ベアダイ（例えば、公知の優れたダイ）であってもよく、またはパッケージダイであってもよく、またはベアダイとパッケージダイとの組み合わせであってもよい。図１〜図３に示されている例では、半導体装置１０２、１０４、および１０６はベアダイであり、以下においてはダイと称す。
図１〜図３に示されている例示的なスタック１００では、ダイ１０６は配線基板１１２（部分図に示されている）に直接取り付けられ、ダイ１０４はダイ１０６の頂部に取り付けられて積層され、ダイ１０２はダイ１０４の頂部に取り付けられて積層される。取付要素１０８はダイ１０２と１０４を互いに付着させ、取付要素１１０はダイ１０４と１０６を互いに付着させる。取付要素１０８と１１０はダイボンディング材料であり得る。その代わりに、取付要素１０８と１１０は、ダイボンディング材料、および複数のダイの間に特定の空間を設けるように設計された離間要素の両方を含んでもよい。図１〜図３には示されていないが、同様の取付要素を使用して、ダイ１０６を配線基板１１２に取り付けてもよい。配線基板１１２は、１つ以上のダイスタック１００を支持するために、およびスタック１００の複数のダイ、または複数のスタックへのおよびそれらからの電気接続部を設けるために適切な任意のタイプの配線基板であり得る。このような配線基板の限定的ではない例は、プリント回路基板、フレックス回路材料、セラミック基板等を含む。このような配線基板は、必要ならば、異なる層のトレースを相互接続するように、配線基板および導電性経路の１つ以上の層に導電性トレースを含むことが可能である。
図１〜図３に示されているように、ダイ１０２、１０４、および１０６の端子（例えばボンドパッド）は各ダイの２つの側に沿って配置され、ダイ１０２、１０４、および１０６は、ボンドパッドを露出させるように互いにオフセットされる。より具体的には、ダイ１０２は、ダイ１０２の２つのエッジに沿って配置される２列のボンドパッド１１４、１２２を含む。同様に、ダイ１０４は、ダイ１０４の２つのエッジに沿って同様に配置される２列のボンドパッド１１６と１２４を含み、ダイ１０６は、ダイ１０６の２つのエッジに沿って配置される２列のボンドパッド１１８と１２６を含む。図２で最も分かりやすく見ることができるように、ダイ１０２、１０４、および１０６の２列のボンドパッドが露出されるようにオフセットされるべく、各ダイが積層される。具体的には、ダイ１０６の２列のボンドパッド１１８と１２６が露出されるように、ダイ１０４がダイ１０６からオフセットされる。同様に、ダイ１０４の２列のボンドパッド１１６と１２４が露出されるように、ダイ１０２がダイ１０４からオフセットされる。このようにして、スタック１００のダイ１０２、１０４、および１０６の各々のボンドパッドは、互いにおよび／または配線基板１１２の端子に容易に接続される。（図１〜図３には、配線基板１１２の２列の端子１２０と１２８が示されている。）
ダイ１０２、１０４、および１０６のエッジの近傍のボンドパッド（例えば、列１１４、１１６、１１８、１２２、１２４、１２６）の配置、およびオフセットされたダイの積層設備により、異なるダイのボンドパッドの間にまたダイのボンドパッドと配線基板１１２の端子との間に電気接続部が作製される。例えば、図１〜図３に示されているように、接続部１４８により、端子列１２８の端子がダイ１０２のボンドパッドのボンドパッド列１２２に接続される。同様に、接続部１４６と１４４により、端子列１２８の端子が、ダイ１０４のボンドパッドのボンドパッド列１２４、およびダイ１０６のボンドパッドのボンドパッド列１２６のそれぞれに接続される。接続部１３８により、ダイ１０４のボンドパッドのボンドパッド列１２４がダイ１０２のボンドパッドのボンドパッド列１２２に接続される。接続部１４０により、ダイ１０２のボンドパッドのボンドパッド列１２２がダイ１０６のボンドパッドのボンドパッド列１２６に接続され、接続部１４２により、ダイ１０２、１０４、および１０６の３つのボンドパッドのボンドパッド列１２２、１２４、および１２６の各々が接続される。
接続部１３０、１３２、１３４、および１３６によって示されているように、隣接するダイのボンドパッドは、配線基板１１２の端子に接続することも可能であるバス構造で容易に接続される。例えば、図１と図２で最も分かりやすく見ることができるように、接続部１３０、１３２、１３４、および１３６は４ビットバスを形成し、この４ビットバスにおいて、各接続部１３０、１３２、１３４、および１３６により、ダイ１０２、１０４、および１０６の各々の３つのボンドパッドが配線基板１１２の端子に相互接続される。このようにして、スタック１００のダイ１０２、１０４、および１０６はバス構造で容易に接続される。共通の信号形式または信号機能に対応するダイ１０２、１０４、および１０６の各々のボンドパッドおよび配線基板１１２の端子が位置合わせされるように、各ダイのボンドパッドと配線基板１１２の端子とが配向されることが好ましい。例えば、接続部１３０、１３２、１３４、および１３６によって形成された４ビットバスは、アドレスバスであることが可能であり、各列１１４、１１６、１１８の最も左側のボンドパッド、および列１２０の最も左側の端子は、アドレスの最小ビットに対応することが可能であり、各ボンドパッドの右側にある次の端子、または列１１４、１１６、１１８、および１２０の端子は、アドレスの次のビットに対応することが可能であり、各列１１４、１１６、１１８、および１２０の右側にある次のボンドパッドまたは端子は、アドレスの次のビットに対応することが可能であり、列１１４、１１６、１１８、および１２０の最も右側のボンドパッドまたは端子は、アドレスの最大ビットに対応することが可能である。接続部１３８、１４０、１４２、１４４、１４６、および１４８の作製を容易にするように、共通の機能に従って、列１２２、１２４、１２６、および１２８のボンドパッドまたは端子を位置合わせすることも可能である。
図１〜図３に示されている接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、および１４８は例示的なものに過ぎず、図１〜図３に示されている１つ以上の任意の数のボンドパッドおよび／または端子の間に、任意の接続部を作製してもよい。さらに、接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、および１４８を任意の適切な方法で作製してもよい。例えば、周知のワイヤボンディング方法を用いて、接続部を作製してもよい。すなわち、接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、および１４８は、図１〜図３に示されている１つ以上のボンドパッドおよび／または端子に接合されるワイヤを備え得る。実際に、ステッチボンディングを用いて、３つ以上のボンドパッドおよび／または端子の間に接続部を作製することが可能である。例えば、上記のようなバス構造を形成する各接続部１３０、１３２、１３４、および１３６は、図１〜図３に示されているように、第１のボンドを端子列１２０の端子の１つに形成し、次に、前記ワイヤを切断することなく、前記ワイヤをダイ１０６のボンドパッドのボンドパッド列１１８にステッチボンディングし、その次に、前記ワイヤを切断することなく、前記ワイヤをダイ１０４のボンドパッドのボンドパッド列１１６に接合し、さらにその次に、前記ワイヤをダイ１０２のボンドパッドのボンドパッド列１１４に接合することによって形成してもよい。ダイ１０２、１０４、および１０６は、それらのダイの任意のボンドパッドと端子列１２０と１２８の任意の端子とにワイヤを接合するためのワイヤボンディングツールによって各列１１４、１１６、１１８、１２２、１２４、および１２６のボンドパッドへのアクセスを許容するように、スタック１００で互いに十分にオフセットされることが好ましい。
図４と図５は、図１〜図３の例示的なスタック１００用の２つの例示的な接続構成を概略的に示している。図４に示されている例および図５に示されている例の両方において、ダイ１０２、１０４、および１０６はメモリダイであり、各ダイは、４つのデータ入力部および／またはデータ出力部と、３つのアドレス入力部と、１つのチップイネーブル入力部とを有する。分かりやすくするために、図４と図５は概略的に示されており、ダイ１０２、１０４、および１０６が明確には図示されていない。それにもかかわらず、図１〜図３に示されているように、ボンドパッド列１１４と１２２はダイ１０２にあり、ボンドパッド列１１６と１２４はダイ１０４にあり、ボンドパッド列１１８と１２６はダイ１０６にある。端子列１２０と１２８の端子は、図１〜図３に示されているように配線基板１１２に配置される。
図４と図５に示されているように、ダイ１０２のボンドパッド列１１４はボンドパッド４０２、４０４、４０６、および４０８を含み、さらに、ダイ１０２のボンドパッド列１２２はボンドパッド４２６、４２８、４３０、および４３２を含む。同様に、ダイ１０４のボンドパッド列１１６はボンドパッド４１０、４１２、４１４、および４１６を含み、さらに、ダイ１０４のボンドパッド列１２４はボンドパッド４３４、４３６、４３８、および４４０を含む。さらに同様に、ダイ１０６のボンドパッド列１１８と１２６はボンドパッド４１８、４２０、４２２、４２４、４４２、４４４、４４６、および４４８をそれぞれ含む。
図４と図５に示されている例では、データ入力ボンドパッドおよび／またはデータ出力ボンドパッドは各ダイの一方のエッジに沿って配置され、アドレスボンドパッドおよびコマンドボンドパッドは各ダイの他方のエッジに沿って配置される。より具体的には、ボンドパッド列１１４のボンドパッドの各々はダイ１０２用のデータ入力パッドおよび／またはデータ出力パッドであり、列１２２のパッド４２８、４３０、および４３２はダイ１０２用のアドレス入力部であり、パッド４２６はダイ１０２用のチップイネーブル入力部である。同様に、ボンドパッド列１１６のボンドパッドの各々はダイ１０４用のデータ入力パッドおよび／またはデータ出力パッドであり、列１２４のパッド４３６、４３８、および４４０はダイ１０４用のアドレス入力部であり、パッド４３４はダイ１０４用のチップイネーブル入力部である。さらに同様に、ボンドパッド列１１８のボンドパッドの各々はダイ１０６用のデータ入力パッドおよび／またはデータ出力パッドであり、列１２６のパッド４４４、４４６、および４４８はダイ１０６用のアドレス入力部であり、パッド４４２はダイ１０６用のチップイネーブル入力部である。上記のように、共通のデータまたは制御信号または他の共通の機能に対応するダイの各々のボンドパッドおよび配線基板の端子を位置合わせして、複数のダイの間におけるおよびダイと配線基板との間における電気接続部の形成を容易にすることが可能である。例えば、ボンドパッド４０２、４１０、および４１８が、互いに位置合わせされ、同一の信号または同一の機能に対応する配線基板の列１２０の端子に位置合わせされるように、ダイを積層してもよい。より一般的に言えば、互いに接続すべきボンドパッドおよび端子（隣接するダイおよび／または配線基板にある）を互いに隣接して配置しおよび／あるいは同様に位置合わせするかまたは配向することが可能である。
図４に示されている例では、４ビットデータ入力バスおよび／または４ビットデータ出力バス４５０は、パッド４０２、４１０、および４１８を電気的に接続してデータバス４５０の第１のビットを形成することによって、パッド４０４、４１２、および４２０を電気的に接続してデータバス４５０の第２のビットを形成することによって、パッド４０６、４１４、および４２２を電気的に接続してデータバス４５０の第３のビットを形成することによって、パッド４０８、４１６、および４２４を電気的に接続してデータバス４５０の第４のビットを形成することによって形成される。上記の接続部は、図１〜図３の接続部１３０、１３２、１３４、および１３６によって示されているように作製することが可能である。このようにして、データバス４５０が形成され、スタック１００のダイ１０２、１０４、および１０６の各々がデータバス４５０に接続される。同様に、図４にも示されているように、３ビットアドレスバス４５４は、アドレスパッド４２８、４３６、および４４４を電気的に接続してアドレスバス４５４の第１のビットを形成することによって、アドレスパッド４３０、４３８、および４４６を電気的に接続してアドレスバス４５４の第２のビットを形成することによって、アドレスパッド４３２、４４０、および４４８を電気的に接続してアドレスバス４５４の第３のビットを形成することによって形成される。アドレスパッド４２８、４３６、および４３８は、図１と図２に示されている接続部１３０のような接続部に接続することが可能である。アドレスパッド４３０、４３８、および４４６も、アドレスパッド４３２、４４０、および４４８のように、図１と図２に示されている接続部１３０のような接続部に接続することが可能である。３つのチップイネーブル信号（４５２で集合的に表されている）は、チップイネーブルパッド４２６、４３４、および４４２に接続される。図１〜図３の接続部１４４、１４６、および１４８のような接続部を使用して、各パッド４２６、４３４、および４４２をプリント回路基板の３つの制御端子の内の１つに接続し得る。図４に示されている例示的な接続構成では、各ダイ１０２、１０４、および１０６が同一のデータバス４５０およびアドレスバス４５４に接続され、各ダイ１０２、１０４、および１０６が、異なる制御信号４５２によって別々にイネーブルされるように、スタック１００が構成される。図４に示されているような構成では、スタック１００は、４ビットワードを記憶し、ダイ１０２、１０４、および１０６の任意の１つが記憶できる数の３倍の数の４ビットワードを記憶できる。
図５に示されている例示的な構成では、スタック１００はダイ１０２、１０４、または１０６の任意の１つと同一の数のワードを記憶するように接続されるが、記憶された各ワードは、ダイ１０２、１０４、または１０６の１つに記憶し得るワードの３倍の大きさ（この例では１２ビットワイド）である。図５に示されているように、３個のすべてのダイ１０２、１０４、および１０６が、同一のイネーブル信号５５２によって同時にイネーブルされるように、チップイネーブルパッド４２６、４３４、および４４２が電気的に接続される。図１と図２の接続部１３０のような接続部を使用して、チップイネーブルパッド４２６、４３４、および４４２を相互接続し得る。図４の構成のように、図５の各ダイ１０２、１０４、および１０６のアドレスパッドが、同一のアドレスを各ダイ１０２、１０４、および１０６に提供するバス構造５５４を介して接続されるべく、各ダイ１０２、１０４、１０６のアドレスパッドが相互接続される。ダイ１０２、１０４、および１０６のデータパッド４０２、４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、４２２、および４２４の各々は、１２ビットデータバス５５０を形成する別個の接続部に接続される。図１〜図３の接続部１４４、１４６、または１４８のような接続部によって、データパッド４０２、４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、４２２、および４２４の各々を配線基板の端子に接続し得る。図５に示されているような構成では、スタック１００は、１２ビットワード、すなわち、ダイ１０２、１０４、および１０６の各々の４ビットワードを記憶する。
図１と図２のダイ１０２、１０４、および１０６について示されているように、多くの場合、半導体ダイのネイティブボンドパッドはダイの２つのエッジに沿って配置すべきでない。このようにして、ネイティブボンドパッドをエッジボンドパッドに接続するために、１つ以上の層の再分配トレースをダイに含むことが可能である。図６は、ダイ１０２のボンドパッドのボンドパッド列１１４と１２２が、ダイ１０２に付加され、再分配トレース６９４によってネイティブボンドパッド６９２に電気的に接続される例を示している。このようにして、ダイのネイティブボンドパッドの位置に関係なく、ボンドパッドをダイの２つのエッジに沿って配置し得る。図６に示されている例では、ダイ１０２のネイティブボンドパッド６９２はリード・オン・センタ構成で配置され、単層の再分配トレース６９４により、ネイティブボンドパッド６９２がエッジボンドパッド１１４と１２２に接続される。もちろん、その代わりに、多層の再分配トレースを使用してもよい。さらに、再分配トレースを使用してダイのネイティブボンドパッドをエッジボンドパッドに接続することは、リード・オン・センタ構成のネイティブボンドパッドを有するダイに限定されない。当然、ダイのネイティブボンドパッドが、ダイの２つのエッジに沿って配置され、再分配トレースの必要性を回避するように、ダイを設計することが可能である。
図７Ａは、４つのダイスタック７０４、７１０、７１６、および７２２を含む例示的なマルチスタックモジュール７００を示している。ダイスタック７０４、７１０、７１６、および７２２は、エッジコネクタ７２８と４つのデータバス７３０、７３２、７３４、および７３６とアドレスバス／制御バス７３８とを含む配線基板７０２（配線基板１１２とほぼ同様であり得る）に取り付けられる。レジスタ（すなわちバッファ）ダイ７４０も配線基板７０２に取り付けられる。図７Ｂは、ダイスタック７０４、７１０、７１６、７２２またはレジスタダイ７４０を有しない配線基板７０２を示している。図７Ｂは、それらのダイスタックの位置を示すための輪郭のみを含む。図７Ａに示されている例示的なマルチスタックモジュール７００には、図１〜図６に関連して図示及び説明されているダイスタック１００のようなダイスタックの例示的な使用方法が示されている。マルチスタックモジュール７００は、もちろん、例示的なものに過ぎず、多数の異なる構造の、多数の異なる数の、および多数の異なるタイプの半導体ダイをマルチスタックモジュール内に積層して構成することが可能である。
限定的ではない一例として、図７Ａに示されているマルチスタックモジュール７００は、４つの同一のダイスタック７０４、７１０、７１６、および７２２を有するリードオンリメモリモジュールであることが可能であり、各スタックは３個のリードオンリメモリダイを備える。図７Ｃは、ダイスタック７１０を示しており、ダイスタック７０４、７１６、および７２２はダイスタック７１０と同様である。図７Ｃに示されているように、ダイスタック７１０は、図１〜図３に示されている上記のダイスタック１００と同様に配置されて積層された３個のリードオンリメモリダイ６０２、６０４、および６０６を含む。取付要素６０８と６１０は、図１と図２の取付要素１０８と１１０と同様であり得る。各ダイは、ダイの２つのエッジに沿って配置された２列のボンドパッドを含み、すなわち、４つのデータ出力ボンドパッドの第１の列と、３つのアドレスボンドパッドおよび１つのダイイネーブルボンドパッドを有する第２の列とを含む。ダイ６０２の列６１４、ダイ６０４の列６１６、およびダイ６０６の列６１８はデータ出力ボンドパッドである。ダイ６０２の列６２２は３つのアドレスボンドパッドと１つのダイイネーブルボンドパッド６２３とを含む。同様に、ダイ６０４の列６２４およびダイ６０６の列６２６の各々は、３つのアドレスボンドパッドおよび１つのダイイネーブルボンドパッド６２５と６２７を含む。
図７Ｃにも示されているように、接続部６３０により、各ダイ６０２、６０４、および６０６の１つのデータボンドパッドが、互いにまたデータバス７３２の１つのトレースに電気的に接続される。同様に、接続部６３２、６３４、および６３６により、各ダイ６０２、６０４、および６０６の１つのデータボンドパッドが、互いにまた配線基板７０２のデータバス７３２の１つのトレースに電気的に接続される。このようにして、ダイスタック７１０のダイ６０２、６０４、および６０６の各々のデータ出力ボンドパッドのすべてが、４ビットバス構造でデータバス７３２に接続される。同様に、各ダイスタック７０４、７１６、および７２２の３個のダイのデータ出力ボンドパッドが、４ビットバス構造でデータバス７３０、７３４、および７３６に電気的に接続される。図７Ａに示されているように、データバス７３０、７３２、７３４、および７３６は配線基板７０２のエッジコネクタ７２８に電気的に接続される。
再び図７Ｃを参照すると、接続部６３８により、各ダイ６０２、６０４、および６０６の１つのアドレスボンドパッドが、互いにまたアドレスバス／コマンドバス７３８の１つのトレースに電気的に接続される。同様に、接続部６４０と６４２により、各ダイ６０２、６０４、および６０６の１つのアドレスボンドパッドが、互いにまたアドレスバス／コマンドバス７３８の１つのトレースに電気的に接続される。このようにして、ダイスタック７１０のダイ６０２、６０４、および６０６の各々のアドレスボンドパッドのすべてが、３ビットバス構造でアドレスバス／コマンドバス７３８の３つのトレースに接続される。図７Ｃにも示されているように、バス７３８の他の３つのトレースは、ダイ６０２、６０４、および６０６のダイイネーブルボンドパッド６２３、６２５、または６２７の１つに電気的に接続される。各ダイスタック７０４、７１０、７１６、および７２２の各ダイのデータボンドパッドが、好ましくは、図７Ｃに例示されているように配向され、すなわち、データバス７３０、７３２、７３４、または７３６の１つのトレースに隣接して配置されることに留意されたい。同様に、各ダイスタック７０４、７１０、７１６、および７２２の各ダイのアドレスボンドパッドおよびダイイネーブルボンドパッドが、好ましくは、図７Ｃに例示されているように配向され、すなわち、アドレスバス／コマンドバス７３８のトレースに隣接して配置される。このようにして、上記のように、共通の信号形式または信号機能（例えば、アドレスワードにおけるビット２、データワードにおけるビット４、リード制御信号等）に対応する各ダイのボンドパッドが互いに位置合わせされるべく、各スタック７０４、７１０、７１６、および７２２のダイを配置することが可能であり、共通の信号形式または信号機能を共有する前記各ダイのボンドパッドが、共通の信号形式または信号機能を同様に共有する配線基板７０２のトレースに位置合わせされるべく、各スタック７０４、７１０、７１６、および７２２を配線基板７０２に配置することが可能である。
図７Ａに示されているように、導電性内部トレース７０６と７０８からアドレスバス／コマンドバス７３８のトレースに延在する配線基板７０２および経路の内層に配置された内部トレース７０６と７０８によって、アドレスバス／コマンドバス７３８のトレースの各々をエッジコネクタ７２８の１つに電気的に接続し得る。（トレース７０６と７０８が配線基板７０２内に配置されていることを示すために、トレース７０６と７０８が図７Ａに破線で示されていることに留意されたい。）このようにして、２つのみの配線層を使用するだけで、図７Ａの配線基板７０２が、ダイスタック７０４、７１０、７１６、および７２６の複数のダイへのおよび複数のダイからのおよび複数のダイの間の必要とされる電気接続部のすべてを設け得ることが明らかである。
特に図７Ｂに示されているように、例示的なアドレスバス／コマンドバス７３８は、そのトレースから絶縁されかつそれに干渉しないように配線基板７０２に取り付け得るダイスタック７１０と７１６の内部に延在する。モジュール７００に、他の電子素子を含むことが可能である。例えば、アドレスバス／コマンドバス７３８のアドレス信号およびコマンド信号をバッファリングするためのレジスタダイ７４０を含んでもよい。図７Ａに示されているように、選択されたトレースに電気的に接続されるべく、さもなければ、アドレスバス／コマンドバス７３８の信号から絶縁されかつそれに干渉しないようにすべく、レジスタダイ７４０をアドレスバス／コマンドバス７３８の１つ以上のトレースにわたって配置し得る。レジスタおよびデカップリングキャパシタに限定されることなく、さらに他の電子構成要素（図示せず）を含んでもよい。
動作時、図７Ａに示されている例示的なマルチスタックモジュール７００は以下のように動作する。３ビットのアドレスイネーブル信号およびダイイネーブル信号がアドレスバス／コマンドバス７３８に配置され、このアドレスバス／コマンドバスが、各スタック７０４、７１０、７１６、および７２２の１個のダイを選択し、選択された各ダイにより、アドレスバス／コマンドバス７３８に配置されたアドレスに対応する４ビットワードが、データ出力バス７３０、７３２、７３４、または７３６に出力される。このようにして、図７Ａ〜図７Ｃの構成に示されているように、アドレスバス／コマンドバス７３８の３ビットのアドレスイネーブル信号およびダイイネーブル信号に応答して、マルチスタックモジュール７００が１６ビットデータワードをデータバス７３０、７３２、７３４、および７３６に出力する。
接続部６３０、６３２、６３４、６３６、６３８、６４０、および６４２は、図１と図２の接続部１３０、１３２、１３４、および１３６と同様であることが可能であり、接続部６４４、６４６、および６４８は、図１〜図３の接続部１４４、１４６、および１４８と同様であることが可能である。
上記のように、図７Ａ〜図７Ｃに示されている例示的なマルチスタックモジュール７００は、例示的なものに過ぎず、リードオンリメモリモジュールである必要はない。例えば、マルチスタックモジュール７００は、任意のタイプのランダムアクセスメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ））、任意のタイプのフラッシュメモリ、または他の任意のタイプのメモリに限定されることなく、任意のタイプのメモリモジュールであってもよい。さらに他の例として、マルチスタックモジュール７００はメモリモジュールである必要はない。むしろ、マルチスタックモジュール７００は任意のタイプのマルチダイモジュールである方がよい。例えば、各スタックは１つのマイクロプロセッサおよび１個以上のメモリダイを備えてもよく、このようにして、各スタックは、独立した処理ユニットであってもよい。１つのみのこのような例として、１個のダイはプロセッサであることが可能であり、他のダイは、プロセッサで実行されるプログラムコードを記憶するためのリードオンリメモリであることが可能であり、さらに他のダイは、読み取りメモリ／書き込みメモリ（例えば、いわゆるランダムアクセスメモリ）であることが可能である。さらに他の例として、ダイスタックは、同一である必要はない。例えば、ダイスタック７０４は、ダイスタック７１０とは異なるダイタイプを有してもよい。このようにして、例えば、ダイスタック７０４はプロセッサダイと２個のメモリダイとを含んでもよく、ダイスタック７１０、７１６、および７２２はすべてのメモリダイを含んでもよく、これにより、プロセッサ用の追加のメモリがダイスタック７０４に設けられる。他の例として、１つ以上のスタック７０４、７１０、７１６、７２２は、異なる数のダイを有し得る。例えば、ダイスタック７０４は３個のダイを含んでもよく、ダイスタック７１０は２個のダイを含んでもよく、ダイスタック７１６は１個のダイを含んでもよく、ダイスタック７２２は１０個のダイを含んでもよい。
図８は、熱放散素子を含むが、その他の点では、マルチスタックモジュール７００とほぼ同様であり得るマルチスタックモジュール８００の部分図を示している。図８の部分図には、２つのダイスタック８０４と８０６が示されており、これらの２つのダイスタックの各々はダイ８１０、８１４、８１６、および８１８を含む。図８に示されているように、取付要素８１２（上記の図１と図３の取付要素１０８と１１０と同様であり得る）により、ダイ８１０、８１４、８１６、および８１８が互いに固定される。熱伝導性素子８２０は、各スタック８０４と８０６の外部ダイ８１０に配置され、各スタックのダイによって発生される熱を放散するためのヒートスプレッダ８０８に熱的に接続される。他の熱伝導性素子８２０により、各スタック８０４と８０６の他の外部ダイ８１８を配線基板８０２（配線基板１１２とほぼ同様であり得る）に接続して、熱をダイから配線基板８０２に放散することが可能になる。また、取付要素８１２は、ダイスタック８０４と８０６からヒートスプレッダ８０８と配線基板８０２とに向かって熱を伝導するのを補助するために熱伝導性であり得る。
図９、図１０、および図１１は、多層配線基板１００２の例示的な階層キャビティ１００４のダイスタック１０１２の配置を示している。図９は、ダイスタックを有しない１つのキャビティ１００４を示したこのような配線基板１００２の部分図を示している。図１０は、キャビティ１００４内に配置されたダイスタック１０１２を有する配線基板１００２の部分平面図を示しており、図１１は、図１０の側面断面図を示している。
図９〜図１１に示されている例示的な配線基板１００２は３つの層１１０２、１１０４、および１１０６を含む。各層は、任意のタイプの配線基板（例えばプリント回路基板等）を備え得る。図９〜図１１に示されているように、キャビティ１００４の底部は層１１０６の頂面１０１０であり、２列の端子１０３８と１０３２は層１１０６の頂面１０１０のキャビティ１００４内に配置される。トレース１０５６（図１０を参照）により、端子列１０３８の端子が配線基板１００２の他の部分に電気的に接続され、同様に、トレース１０５０（図１０を参照１０）により、端子列１０３２の端子が配線基板１００２の他の部分に電気的に接続される。（トレース組１０５０の１つのトレース１１１２が図１１に示されている。）
図９〜図１１にも示されているように、層１１０４の頂面１００８の部分はレッジを形成するように露出され、２列の端子、すなわち、端子列１０４０と端子列１０３４とが当該レッジに配置される。端子１０４２と１０３６の追加の２つの列、すなわち、端子列１０３６と端子列１０４０とが、キャビティ１００４に隣接するように層１１０２の表面１００６に配置される。トレース１０５８（図１０を参照）により、端子列１０４０の端子が配線基板１００２の他の部分に電気的に接続され、同様に、トレース１０５２により、端子列１０３４の端子が配線基板１００２の他の部分に電気的に接続される。（トレース組１０５２の１つのトレース１１１０が図１１に示されている。）同様に、トレース１０６０（図１０参照）により、端子列１０４２の端子が配線基板１００２の他の部分に電気的に接続され、さらに同様に、トレース１０５４により、端子列１０３６の端子が配線基板１００２の他の部分に電気的に接続される。（トレース組１０５４の１つのトレース１１０８が図１１に示されている。）
図１０で最も分かりやすく見ることができるように、ダイスタック１０１２は３個のダイ１０１４、１０１６、および１０１８を含み、これらの３個のダイの各々は、ダイのエッジに沿って配置された２列のボンドパッドを含み、またダイ１０１４、１０１６、および１０１８は、ほぼ図１〜図３のダイスタック１００に関連して上述したようにオフセットされて積層される。（ダイスタック１０１２は、ダイスタック１００とほぼ同様であり得る。）引き続き図１０を参照すると、ダイ１０１４はボンドパッド列１０２０と１０２２を含み、ダイ１０１６はボンドパッド列１０２４と１０２６を含み、またダイ１０１８はボンドパッド列１０２８と１０３０を含む。接続部が図９〜図１１には示されていないが、ボンドパッドのボンドパッド列１０２０、１０２２、１０２４、１０２６、１０２８、および１０３０のいずれかを、互いにおよび／または端子列１０３２、１０３４、１０３６、１０３８、１０４０、および１０４２の端子のいずれかに電気的に接続することが可能である。このような接続部は、図１〜図３に示されている上記の接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、および１４８と同様であり得る。すなわち、接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、および１４８はワイヤボンドを備えてもよい。
階層キャビティと共に、本明細書に記載されているようなダイスタックおよび／または配線基板を使用することにより、複数の利点が得られる。例えば、このようなダイスタックおよび／または配線基板は、パッケージされていないベアダイの使用に対応している。他の例として、ダイを互いに相互接続するおよびダイを配線基板に相互接続する複雑さを低減できる。図７Ｂから理解できるように、互いに交差しなければならない配線基板７０２のトレースの数を最小にすることができる。例えば、図７Ｂでは、配線基板７０２の６つのみのトレース７０６、７０８がアドレスバス／コマンドバス７３８に交差する。このようにして、配線基板７０２は、異なる配線層を２つのみ有すればよい。また、交差トレースの数を最小にすることにより、層の間で必要とされる経路の数も最小になり、これにより、配線基板７０２のサイズを著しく低減できるが、この理由は、経路が、典型的に、トレースよりも数倍広いからである。図７Ｃから理解できるように、互いに交差しなければならないスタックのダイの間の相互接続部の数も最小にすることができる。このことにより、他の問題、特に、クロストークの問題を低減できる。
実際に、スタックの他のダイに対してまた配線基板の導電性トレースに対してスタックの各ダイを適切に配向することにより、配線基板のコストを低減するかまたは最小限に抑えることが可能になる。配線基板のコストに影響を与える要因は、信号トレースの層の数を限定することなく（例えば、上記のように、図７Ｂの例示的な配線基板７０２が２つの層の信号トレースを有する）、配線基板の異なる層に配置された信号トレースを相互接続するのに必要な導電性経路の数と、配線基板上のおよびその中の信号トレースの許容可能な最大幅と、配線基板のサイズとを含む。もちろん、信号層の数が少なくなり、経路の数が少なくなり、また配線基板が小さくなり、信号トレースの許容可能な最大幅が広くなると、それだけ配線基板のコストが少なくなる。このようにして、トレース層の数、経路の数、および／または配線基板のサイズを低減することによって、配線基板のコストまたはコスト関数を低減するかあるいは最小限に抑えることが可能であり、その代わりにまたはそれに追加して、配線基板のトレースの許容可能な最大の幅を広くすることによっても、配線基板のコストまたはコスト関数を低減することが可能である。
配線基板のコストを低減するかまたは最小限に抑えるための本明細書で説明する限定的ではない２つの例示的な配向方法は、以下のようなものである。図７Ａ〜図７Ｃを参照すると、また前述したように、共通の信号形式または信号機能（例えば、アドレスワードにおけるビット２、データワードにおけるビット４、リード制御信号等）に対応する各ダイのボンドパッドが互いに位置合わせされるべく、各スタック７０４、７１０、７１６、および７２２のダイが配向され、また共通の信号形式または信号機能を共有する前記各ダイのボンドパッドが、共通の信号形式または信号機能を同様に共有する配線基板７０２のトレースに位置合わせされるべく、各スタック７０４、７１０、７１６、および７２２が配線基板７０２に配置される。
図１２は、図示されているように複数のダイ１２０２（図示されているのは２個であるが、それよりも多いかまたはそれよりも少ないダイ１２０２をスタック１２００に含んでもよい）を含む他の例示的なダイスタック１２００を示している。ダイ１２０２は、図１のダイ１０２、１０４、１０６とほぼ同様であり得る。図示されているように、各ダイ１２０２は、ダイ１２０２の２つのエッジ１２１０の各々に沿って配置されたボンドパッド列１２０４を含む。図１２では、ダイ１２０２は、取付要素１２１４によって互いにまた配線基板１２１２に取り付けられる。配線基板１２１２は、図１の配線基板１１２と同様であることが可能であり、また図１のトレース１２０、１２８と同様であり得る導電性トレース１２０６を含む。取付要素１２１４は、図１の取付要素１０８、１１０と同様であり得る。図１２に示されているように、複数の接続部１２０８（図１の接続部１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８のいずれかと同様であり得る）により、１つ以上のボンドパッド１２０４が１つ以上のトレース１２０６に電気的に接続される。しかし、図１に示されているダイスタック１００とは異なり、図１２のスタック１２００のダイ１２０２のエッジ１２１０は、オフセットされず、スタック１２００の上部ダイ１２０２の各エッジ１２１０がスタック１２００の下部ダイ１２０２の対応するエッジ１２１０の真上に配置されるように位置合わせされる。図１２には示されていないが、代わりに、上部ダイ１２０２の２つのエッジ１２１０の一方が、下部ダイ１２０２の対応するエッジ１２１０の真上に（図１２に示されているように）配置され、また上部ダイ１２０２の他方のエッジ１２１０が、下部ダイ１２０２の対応するエッジ１２１０から（図１と同様に）オフセットされるように、スタック１２００を構成してもよい。いずれかの構成において、図面に示されているおよび／または本明細書に記載されている任意のダイスタックの代わりに、ダイスタック１２００を使用してもよい。同様に、図示されていないが、ボンドパッド１２０４を１個以上のダイ１２０２の２つの側に含んでもよく、実際に、ボンドパッドを、図面のいずれかに開示されているダイのいずれかの２つの側に含むことが可能である。
本発明の例示的な実施形態および適用について本明細書で説明してきたが、本発明は、これらの例示的な実施形態および適用に、またはそれらの例示的な実施形態および適用が実施されるかまたは本明細書に記載されている方法に限定されることを意図しない。
例示的なダイスタックの斜視図である。 図１のダイスタックの平面図である。 図１および図２のダイスタックの側面断面図である。 図１〜図３のダイスタックの例示的な構成図である。 図１〜図３のダイスタックの他の例示的な構成図である。 図１〜図３のダイスタックのダイにおけるネイティブボンドパッド位置の例示的な再分布図である。 例示的なマルチスタックモジュールの平面図である。 ダイスタックまたは他の電子素子を有しない図７Ａの例示的なマルチスタックモジュールの図面である。 図７Ａのマルチスタックモジュールの例示的な１つのダイスタックの図面である。 熱放散素子を有する例示的なマルチスタックモジュールの図面である。 ダイスタックを収容するように構成されたキャビティを有する配線基板の部分斜視図である。 キャビティ内に配置されたダイスタックを含む図９の配線基板の部分平面図である。 図１０の側面断面図である。 他の例示的なダイスタックの斜視図である。

Claims (46)

  1. 複数の半導体ダイを含むスタックであって、該各半導体ダイが、前記ダイの第１のエッジに沿った第１の列と前記ダイの第２のエッジに沿った第２の列とに配置された複数の端子を含む、スタックを備え、
    前記スタックの前記ダイの各々の前記第１のエッジが同一方向に配置され、前記スタックの前記ダイの各々の前記第２のエッジが同一方向に配置されるように、前記複数の半導体ダイが前記スタックで構成され、共通の機能に対応する前記端子の１つが前記スタックの前記ダイの各々で同一方向に配置されるマルチダイモジュール。
  2. アドレス信号として機能する端子が前記ダイの各々で同一方向に配置される請求項１に記載のマルチダイモジュール。
  3. データ信号として機能する端子が前記ダイの各々で同一方向に配置される請求項１に記載のマルチダイモジュール。
  4. 制御信号として機能する端子が前記ダイの各々で同一方向に配置される請求項１に記載のマルチダイモジュール。
  5. 前記スタックの前記ダイが、前記ダイの各々の前記第１の列の端子および前記第２の列の端子を露出させるように互いにオフセットされる請求項１に記載のマルチダイモジュール。
  6. 前記複数の半導体ダイが少なくとも３個のダイを備える請求項１に記載のマルチダイモジュール。
  7. 配線基板をさらに備え、該配線基板に前記スタックが配置される請求項１に記載のマルチダイモジュール。
  8. 前記配線基板が複数の導電性トレースを備え、
    特定の信号に対応する前記ダイの前記端子の１つが、前記特定の信号に対応する前記トレースの１つと同一方向に配置される方向において、前記スタックが前記配線基板に配置される請求項７に記載のマルチダイモジュール。
  9. 複数の電気接続部をさらに備え、該各電気接続部により、前記配線基板の前記トレースの１つが前記ダイの各々の前記端子の１つに電気的に接続される請求項８に記載のマルチダイモジュール。
  10. 前記トレースの１つが信号バスを備え、前記マルチダイモジュールが複数の電気接続部をさらに備え、該各電気接続部により、前記バスの前記トレースの１つが前記ダイの複数の端子に電気的に接続される請求項８に記載のマルチダイモジュール。
  11. 各ダイが、前記ダイの１組のネイティブボンドパッドを前記第１の列の端子と前記第２の列の端子とに電気的に接続する複数のトレースを備える請求項１に記載のマルチダイモジュール。
  12. 前記ダイの少なくとも１つに熱的に接続する熱放散素子をさらに備える請求項１に記載のマルチダイモジュール。
  13. 複数の半導体ダイを含むスタックであって、該各半導体ダイが、前記ダイの第１のエッジに沿った第１の列と前記ダイの第２のエッジに沿った第２の列とに配置された複数の端子を含み、かつ前記スタックの前記ダイの各々の前記第１のエッジが同一方向に配向され、前記スタックの前記ダイの各々の前記第２のエッジが同一方向に配向されるように、前記複数の半導体ダイが前記スタックで構成される、スタックと、
    複数の第１の電気接続部であって、該第１の電気接続部の各々が、端子を同一の信号機能を有する前記ダイの各々に接続し、前記ダイの各々が接続される第１のバスを形成する、複数の第１の電気接続部と、
    を備えるマルチダイモジュール。
  14. 複数の第２の電気接続部であって、該第２の電気接続部の各々が、端子を同一の信号機能を有する前記ダイの各々に接続し、前記ダイの各々が接続される第２のバスを形成する、複数の第２の電気接続部をさらに備える請求項１３に記載のマルチダイモジュール。
  15. 前記第１のバスがアドレスバスであり、前記第２のバスがデータバスである請求項１４に記載のマルチダイモジュール。
  16. 前記第１のバスに対応する第１の複数のトレースを備える配線基板をさらに備え、前記第１の複数のトレースに前記第１の複数の電気接続部が電気的に接続される請求項１３に記載のマルチダイモジュール。
  17. 前記スタックが、前記第１の複数の電気接続部の各々の長さを最小にするように前記配線基板に配置される請求項１６に記載のマルチダイモジュール。
  18. 前記第１のバスがアドレスバスまたはデータバスのうちの一方である請求項１６に記載のマルチダイモジュール。
  19. 前記スタックの前記ダイが、前記ダイの各々の前記第１の列の端子および前記第２の列の端子を露出させるように互いにオフセットされる請求項１３に記載のマルチダイモジュール。
  20. 前記複数の半導体ダイが少なくとも３個のダイを備える請求項１３に記載のマルチダイモジュール。
  21. 複数のトレースを含む基板と、
    前記基板に配置された複数のダイスタックであって、該各ダイスタックが複数の半導体ダイを含み、該各半導体ダイが、前記ダイの第１のエッジに沿って配置された第１の列の端子と、前記ダイの第２のエッジに沿って配置された第２の列の端子とを含み、前記ダイが、前記ダイの各々の前記第１の列の端子および前記第２の列の端子を露出させるように互いにオフセットされて積層される、複数のダイスタックと、
    前記ダイスタック内で複数のダイを互いに電気的に接続し、複数のダイを前記トレースに電気的に接続する複数の電気接続部と、
    を備え、
    前記端子の１つが、共通の信号機能を有する前記トレースの１つに位置合わせされるように、前記ダイが前記スタック内に配置され、かつ前記スタックが前記配線基板に配置されるマルチダイモジュール。
  22. 前記ダイがベアであり、パッケージされていない請求項２１に記載のマルチダイモジュール。
  23. スタック内の前記ダイおよび前記スタックが、メモリモジュールを形成するように互いに電気的に接続される請求項２１に記載のマルチダイモジュール。
  24. 共通の機能を有する端子が、前記ダイの各々の前記第１の列の端子の各々で同一方向に配置される請求項２１に記載のマルチダイモジュール。
  25. 共通の機能を有する端子が、前記ダイの各々の前記第２の列の端子の各々で同一方向に配置される請求項２４に記載のマルチダイモジュール。
  26. 前記スタックの各々の前記ダイの各々における前記第１の列の端子の前記端子の１つが、データ端子である請求項２１に記載のマルチダイモジュール。
  27. 前記各スタックが、前記基板において前記データ端子をデータバスに位置合わせするように前記基板に配置される請求項２６に記載のマルチダイモジュール。
  28. 各スタックのために、データバスを形成しかつ前記基板において前記スタックの各ダイの対応するデータ端子を前記データバスに電気的に接続する複数の第１の電気接続部をさらに備える請求項２７に記載のマルチダイモジュール。
  29. アドレス端子および制御端子が、前記スタックの各々の前記ダイの各々の前記第２の列の端子に配置される請求項２８に記載のマルチダイモジュール。
  30. 前記基板に配置されたアドレスバスおよび制御バスをさらに備える請求項２９に記載のマルチダイモジュール。
  31. 各スタックのために、前記スタックの前記ダイの前記アドレス端子および前記制御端子の１つを前記アドレスバスおよび前記制御バスに電気的に接続する複数の第２の電気接続部をさらに備える請求項３０に記載のマルチダイモジュール。
  32. 前記スタックの各々の各ダイの前記第１のエッジおよび前記第２のエッジが同一方向に配向される請求項２１に記載のマルチダイモジュール。
  33. 互いに配置された複数の基板材料層と、
    複数の表面領域を露出させる、前記配線基板のキャビティであって、該各表面領域が前記層の１つに対応する、キャビティと、
    複数の端子群であって、該各端子群が前記露出された表面領域の１つに配置される複数の端子群と、
    を備える配線基板。
  34. 前記キャビティに配置されたダイスタックをさらに備える請求項３３に記載の配線基板。
  35. 前記スタックの前記ダイの各々のダイ端子が前記ダイの第１のエッジと前記ダイの第２のエッジとに沿って配置される請求項３４に記載の配線基板。
  36. 前記端子群が、前記ダイの前記ダイ端子に対応する方向において、前記露出された表面領域に配置される請求項３５に記載の配線基板。
  37. 前記露出された表面領域に配置された前記端子の１つに、前記ダイ端子の１つを電気的に接続する電気接続部をさらに備える請求項３６に記載の配線基板。
  38. 前記スタックの前記ダイが、前記ダイの各々の前記ダイ端子を露出させるように互いにオフセットされて積層される請求項３７に記載の配線基板。
  39. 前記複数の半導体ダイを積層してダイスタックを形成するステップと、
    前記ダイの端子に電気的に接続するように構成された導電性トレースを備える配線基板に、前記ダイスタックを配置するステップと、
    を含み、
    前記ダイが前記配線基板のコスト関数を低減するように前記ダイスタックで互いに配置されるマルチダイモジュールの製造方法。
  40. 前記積層ステップを繰り返して複数のダイスタックを形成するステップと、
    前記ダイスタックの各々を前記配線基板に配置するステップと、
    をさらに含み、
    前記ダイが、前記配線基板のコスト関数を低減するように前記各ダイスタックで互いに配置される請求項３９に記載の方法。
  41. 前記ダイが、前記トレース用の前記配線基板のいくつかの別個の層を低減するように配置される請求項３９に記載の方法。
  42. 前記ダイが、前記トレースを電気的に相互接続するための前記配線基板のいくつかの導電性経路を低減するように配置される請求項３９に記載の方法。
  43. 前記ダイが、前記配線基板のサイズを低減するように配置される請求項３９に記載の方法。
  44. 前記ダイが、前記トレースの許容可能な最大のサイズを大きくするように配向される請求項３９に記載の方法。
  45. 共通の機能に対応する前記ダイの端子が前記スタックの前記ダイの各々で同一方向に配置されるように、前記複数の半導体ダイが前記ダイスタックで構成される請求項３９に記載の方法。
  46. 特定の機能に対応する前記ダイの端子が、前記特定の機能に対応する前記配線基板のトレースに位置合わせされるように、前記スタックが前記配線基板に配置される請求項３９に記載の方法。
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