JP2014132662A - 記憶装置用の複数チップモジュールおよびパッケージの積層方法 - Google Patents

記憶装置用の複数チップモジュールおよびパッケージの積層方法 Download PDF

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Abstract

【課題】チップモジュールおよびパッケージを戦略的に積層して垂直および水平方向の両方における小型化およびメモリー拡張性を実現する。
【解決手段】積層ＳＤＲＡＭモジュールを有するコントローラモジュールがコントローラパッケージ１１０３の役割を果たす。積層フラッシュモジュールを有するメモリーモジュールがメモリーパッケージ１１０４の役割を果たす。互いに積層された４個のメモリーパッケージがメモリー群１１０５を形成する。コントローラパッケージが単一または複数のメモリー群と積層されているとき、垂直拡張が起き、メモリー群に対してＰＣＢ上の異なる場所に位置しているとき、水平拡張が起こる。また複数のメモリー群がＰＣＢ上の異なる場所に位置することもできる。
【選択図】図１１

Description

本出願は、２００５年１２月２９日付けで出願された「Ｍｕｌｔｉｐｌｅ Ｃｈｉｐ Ｍｏｄｕｌｅ ａｎｄ Ｐａｃｋａｇｅ Ｓｔａｃｋｉｎｇ Ｍｅｔｈｏｄ ｆｏｒ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅｓ」と題する米国特許非仮出願第１１／３２２，４４２号に対して優先権を主張するものである。
分野
本発明はコンピュータシステムに関する。特に、本発明は、フラッシュメモリー型半導体ディスクドライブ、および小型化およびメモリー拡張性を支持するための複数チップモジュール（ｍｕｌｔｉｐｌｅ ｃｈｉｐ ｍｏｄｕｌｅ：ＭＣＭ）およびパッケージ積層技術の使用方法に関する。
関連技術の説明
フラッシュメモリー型半導体ディスクドライブは一般に、そのインターフェースコントローラ、そのＤＭＡコントローラ、およびそのプロセッサのための別個のパッケージと、そのフラッシュ素子、そのＦＰＲＯＭ、およびそのＲＡＭのための別個のパッケージとを使用する。この現行の方法では、前記記憶装置全体の小型化に限界がある。前記小型化を達成するためには、チップモジュールおよびパッケージを積層する必要がある。チップモジュールおよびパッケージのレベルでの積層により限られた面積における容量が最大化され、前記記憶装置全体の小型化が実現される。従って、チップモジュールおよびパッケージを戦略的に積層して垂直および水平方向の両方における小型化およびメモリー拡張性を支持する技術を提案する。
本発明の実施例に図示される積層技術において、半導体ダイはモジュール内に搭載され、その基本構成要素としての役割を果たすＭＣＭとなる。基板内にこれらモジュールおよびダイを組み合わせることで、特定の機能または様々なメモリー容量を有するパッケージが作られる。これらパッケージが積層されて容量を増加し、または機能を追加する。フリップチップ、ワイヤーボンド、ＭＣＭ、モジュール積層、先進パッケージングなどの異なる既存技術の組み合わせを使用して、高信頼性のモジュール間およびパッケージ間の相互接続および拡張性が達成される。使用される前記ダイのメモリー容量および前記パッケージ内で積層されるモジュールの数により、単一のパッケージが様々な容量を有することができる。前記提案のパッケージ積層技術において、パッケージ内で積層されたモジュールが前記パッケージレベルの積層の構成要素としての役割を果たす。複数のパッケージを積層して所望のメモリー容量が作られ、異なるパッケージを積層して所望の機能が作られる。前記水平および垂直方向の両方への拡張が可能である。前記技術はピンの割り当てにある。容量の小さな小型記憶装置には前記垂直拡張を使用でき、より大きな形状の大容量装置には垂直および水平拡張の両方を使用して容量を最大化することができる。この技術を使用することにより、小さなパッケージ装置内に大容量記憶装置が実施され、より大きな形状でより大きなメモリー容量が達成される。
本発明は、前記モジュールおよびパッケージレベルの両方において前記既存の積層技術を活用する。これにより、小面積における容量が最大化され、前記小型化が実現される。最終パッケージングの前に個別に試験でき容易に交換できる基本構成要素の製作にモジュール方式を使用することで、前記技術の信頼性が高まりかつ経済的となる。ダイ容量を変え、モジュールおよび／またはパッケージを積層することにより様々な容量を構成できる。基板面積および所望の容量に応じて、垂直および水平双方向への拡張が実施される。
上述した本発明の特徴、利点、および目的が達成され、詳細に理解できるように、付属の図面に図示された本発明の実施形態の参照により、上記に簡単に要約したそのより具体的な説明を得ることができる。
但し、本発明はその他の等しく効果的な実施形態を認めることから、前記付属の図面はこの発明の一般的な実施形態のみを図示し、従ってその範囲を制限すると考えるべきものではないことに留意すべきである。
図１ａは、本発明の実施例に従った高性能、大容量装置のための積層可能なシステムのブロック図を示す。 図１ｂは、本発明の実施例に従ったより低性能、より小容量装置の積層可能なシステムのブロック図を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。 図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。 図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。 図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。 図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。 図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。 図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。 図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。 図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。 図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。 図９は、本発明の実施例に従ったコントローラモジュール上にさらに積層された積層ＳＤＲＡＭモジュールを示す。この構成はハイエンド用途に使用される。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。 図１０は、本発明の実施例に従ったメモリーモジュール上にさらに積層された積層フラッシュモジュールを示す。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。 図１１は、本発明の実施例に従った第１の高性能コントローラモジュールおよびメモリーモジュールのために考え得る積層の選択肢を示す。基板インターフェースは、１群の積層モジュールを別の群の積層モジュールに結合させるために使用される。 図１２ａは、図１１に提示された、本発明の実施例に従った積層技術の等角投影分解図である。この図面には、複数の同一の積層は含まれていない。 図１２ｂは、ボール・グリッド・アレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ：ＢＧＡ）ではなくピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ：ＰＧＡ）を使用した、本発明の実施例に従った別のパッケージ積層技術である。これは、容易な交換および拡張のために使用される。 図１３は、本発明の実施例に従った積層フラッシュモジュールを有するローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１４は、図１１に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１６は、図１４に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１８は、図１７に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１９は、本発明の実施例に従った複数積層モジュール内の特定の層を選択可能なピン割り当ておよび接続技術を示す。 図２０ａは、回転積層配置を使用して異なるバスインターフェースに相当する４個の同一のモジュールの積層を可能とする、本発明の実施例に従った別のピン割り当て技術を示す。 図２０ｂは、本発明の実施例により、回転積層技術による４個の積層モジュールの断面表示、およびそれらピンの結合の様子を示す。 図２１ａは、本発明の実施例により、積層内の複数モジュールからの直列チェーン配線を接続可能とする別のピン割り当ておよび接続技術を示す。 図２１ｂは、本発明の実施例により、直列チェーン接続が１つの積層位置から別の積層位置まで配線され、垂直および水平両方の拡張の適用を独立して、または同時に可能とする様子を示す。
図１ａは、本発明の第１の実施例によるフラッシュ記憶システムのブロック図である。前記ブロック図は、前記技術の所望の機能を達成するためにモジュール化し、積層し、パッケージングしたハイエンドのシステムの全体を示す。前記システムの中心は、そのフラッシュメモリー、そのフラッシュＰＲＯＭ、およびそのＳＤＲＡＭメモリーの各ブロックとインターフェースするその主コントローラプロセッサ１０１である。前記ＳＤＲＡＭは、その所望の容量により単一バンク１０２から最大４バンクまでで構成される。１０２などの各バンクが３個のＳＤＲＡＭを含む。１０７などの前記フラッシュ装置は、１０５のような、そのフラッシュ用インターフェースコントローラにより制御される。各コントローラはフラッシュバスＡ１１、１０６などの４個のフラッシュバスを支持し、各フラッシュバスは最大８個のフラッシュ装置を支持する。前記主コントローラプロセッサは、Ｂバス１０４などの４個の異なるバスを通じて４個のフラッシュ用インターフェースコントローラを支持する。前記４個のフラッシュ用インターフェースコントローラとそれらに対応するフラッシュ装置はそのメモリー群１０８を有する。前記主コントローラプロセッサは、１個のメモリー群から最大１５個のメモリー群までを支持できる。これは最大１，９２０個のフラッシュ装置を支持することになる。
図１ｂは、本発明の第２の実施例によるフラッシュ記憶システムのブロック図である。前記ブロック図は、前記技術の所望の機能を達成するためにモジュール化し、積層し、パッケージングしたローエンドのシステムの全体を示す。ローエンドのシステムは大きなメモリー容量を必要としないので、ＳＤＲＡＭは１個のバンク１０９であってよく、または一切なくてもよく、前記支持されたフラッシュ装置もまた最小限から２組のフラッシュ用バスのみである。１組のフラッシュ用バス１１０は、フラッシュ用バス当たり８個のフラッシュ装置が支持された４個のフラッシュ用バスで構成される。
前記基本ダイから、本発明において提示される前記積層技術の基本構成要素となるＳＤＲＡＭと、ＦＰＲＯＭと、フラッシュメモリーと、フラッシュ用インターフェースコントローラと、前記主コントローラプロセッサと、単一および複数チップモジュールが作られる。ＳＤＲＡＭモジュールの上面図である図２ａを参照して、単一の基板２０３内に、前記基本構成要素の１つである前記ＳＤＲＡＭモジュールとなる３個のＳＤＲＡＭダイ２０１が配置されている。前記ＳＤＲＡＭモジュールは、前記ＳＤＲＡＭインターフェース１０３に接続されたＳＤＲＡＭ００と、ＳＤＲＡＭ０１と、ＳＤＲＡＭ０２とからなる単一のバンク１０２として図１内に表示されている。前記コントローラモジュールおよびその他ＳＤＲＡＭモジュールとインターフェースするために必要な全ての信号は、底部ボール２０４および上部パッド２０２の両方にそれぞれ割り当てられる。底部ボール２０４は前記ＳＤＲＡＭモジュールの底面図である図２ｂに示され、前記ＳＤＲＡＭのダイのパッド取り付け部位の下に底部ワイヤーボンディングを収容するための３個のスロット２０５が作られている。図２ｃは前記積層モジュールの断面表示である。上部パッド２０２および底部ボール２０４は、全てのＳＤＲＡＭモジュール間の、および前記コントローラモジュールとの垂直相互接続の役割を果たす。前記製品用途に応じて、前記ＳＤＲＡＭのダイ容量および前記積層数を変えることにより、ＳＤＲＡＭの全体容量が大きく変わる。前記ＳＤＲＡＭ装置の構成、容量、およびバンク制限は、前記主コントローラプロセッサのＳＤＲＡＭインターフェース仕様により定義される。本発明のこの実施例に使用する目的の前記主コントローラプロセッサは、３２ビット幅、最大４バンクのＳＤＲＡＭ構成を支持する。
図３ａは、これもまた基本構成要素である前記フラッシュモジュールとなる単一基板３０３内の４個のフラッシュダイ３０１を示す上面図である。前記メモリーモジュールおよびその他のフラッシュモジュールとインターフェースする必要のある全ての信号は、前記底部ボール３０４および前記上部パッド３０２の両方にそれぞれ割り当てられる。図３ｃにおいて、前記フラッシュモジュールが積層されている。最大積層数は、前記フラッシュ用インターフェースコントローラの仕様による。上部パッド３０２および底部ボール３０４は、積層フラッシュモジュール間の、および前記メモリーモジュールへの垂直相互接続子の役割を果たす。前記製品用途および必要容量に応じて、前記フラッシュのダイ容量および前記積層数を変えることにより、フラッシュの全体容量が大きく変わる。前記フラッシュ装置の構成および容量制限は、前記フラッシュ用インターフェースコントローラの仕様により定義される。本発明のこの実施例に使用する目的の前記フラッシュ用インターフェースコントローラは、フラッシュ用バス当たり８個のフラッシュ装置を支持するので、最大８個のフラッシュモジュールの積層が可能である。
図４ａは、第１のハイエンドのコントローラモジュールの構成に図示された本発明の第１の実施例の上面図を示す。単一のＦＰＲＯＭのダイ４０１が前記基板４０４の中央に配置されている。パッドは、１つは４０２として示された前記ＳＤＲＡＭモジュール用インターフェース、もう１つは４０３として示された前記メモリーモジュール用インターフェースである、２つの部分からなる。この技術は、単一パッケージ内でのＳＤＲＡＭモジュールおよびメモリーモジュールの両方の複数の積層を可能とする。図４ｂは、前記コントローラモジュールの底面図を示す。単一の主コントローラプロセッサのダイ４０６がその基板の中央に配置されている。前記コントローラモジュールがそのパッケージの基本モジュールとなる。一般にプリント回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ：ＰＣＢ）である前記主基板との接続のために、前記ボール４０５が使用される。
図５ａは、これもまた基本構成要素である前記メモリーモジュールの上面図を示す。前記基板５０４の中央に単一のフラッシュ用インターフェースコントローラのダイ５０１が配置されている。パッドは、１つは５０２として示された前記フラッシュモジュール用インターフェースであり、もう１つは５０３として示された前記その他のメモリーモジュール用インターフェースである、２つの部分からなる。この技術は、単一のパッケージ内でのフラッシュモジュールおよびメモリーモジュールの複数積層を可能にする。前記メモリーモジュールは前記パッケージの基本モジュールとなる。図５ｂは、前記メモリーモジュールの底面図を示す。所望の構成の種類に応じて、前記主基板ＰＣＢ、前記コントローラモジュール、または前記その他のメモリーモジュールに接続するために、前記メモリーモジュール用ボール５０５が使用される。
図６ａは、第１のローエンドのコントローラモジュールの構成に図示された本発明の第２の実施例の上面図を示す。前記モジュールの２個のＳＤＲＡＭ６０１と単一のＦＰＲＯＭ６０２とが配置されている。この構成には自由度がある。前記ＳＤＲＡＭは、低性能用途においては実装しなくてもよい。前記主コントローラプロセッサ内の内部ＳＲＡＭが前記ＳＤＲＡＭの機能を肩代わりする。前記主コントローラプロセッサ６０５は前記モジュールの底部に配置されている。この構成では、低容量用途には必要のない前記ＳＤＲＡＭの積層ができない。フラッシュモジュールは上部に積層され、前記パッド６０３とインターフェースする。前記基板６０４は前記フラッシュモジュールと同じ大きさであり、その最終パッケージをより小さくする。前記主ＰＣＢとインターフェースするために前記底部ボール６０６が使用される。
図７ａは、４個のメモリーモジュール７０１を別個の位置に相互に隣接して搭載できる、第２のハイエンドのコントローラモジュールの構成に図示された、本発明の第１の実施例の上面図を示す。メモリーモジュール用インターフェースパッド７０４が、複数積層構成のために割り当てられている。前記メモリーモジュール用インターフェースパッドの中央に、３個のＳＤＲＡＭダイ７０２が搭載されている。各部位が１個のＳＤＲＡＭバンク７０３に相当し、前記パッケージ内には合計で最大４個のＳＤＲＡＭバンクとなる。図７ｂには、前記主コントローラプロセッサのダイ７０５と前記ＦＰＲＯＭのダイ７０６とが隣接して搭載された底面図が提示されている。前記主ＰＣＢとの外部インターフェースのために、前記モジュールのボール７０７が使用される。
図８ａは、２個のメモリーモジュール８０１のみが隣接して搭載可能な第２のローエンドのコントローラモジュールの構成に図示された本発明の第２の実施例の上面図を示す。メモリーモジュール用インターフェースパッド８０２が複数積層構成のために割り当てられている。前記メモリーモジュール用インターフェースパッドの中央に、３個のＳＤＲＡＭダイ８０３が搭載されている。各部位が１個のＳＤＲＡＭバンク８０４に対応し、パッケージ内に合計で最大２個のＳＤＲＡＭバンクのみとなる。その用途次第で、前記ＳＤＲＡＭは搭載してもしなくてもよい。また、前記ＳＤＲＡＭの代わりに、内部ＳＲＡＭを使用してもよい。前記積層メモリーモジュールは、内部および外部両方のフラッシュ用インターフェースコントローラの用途を支持するように構成することもできる。図８ｂには、前記主コントローラプロセッサのダイ８０５と前記ＦＰＲＯＭのダイ８０６とが隣接して搭載された底面図が提示されている。前記主ＰＣＢとの外部インターフェースのために、前記モジュール用ボール８０７が使用されている。
図９は、ＳＤＲＡＭモジュール９０１とコントローラモジュール９０２との積層を示す。単一の、または積層されたＳＤＲＡＭモジュールをコントローラモジュールの上に配置することができる。前記ＳＤＲＡＭモジュール用インターフェースのパッド９０３は前記ＳＤＲＡＭモジュール用ボール９０４と位置合わせされなければならない。最下層のＳＤＲＡＭモジュール９０５がバンク０としての役割を果たし、最上層のモジュール９０６がバンク３としての役割を果たす。低容量ＳＤＲＡＭの要求に対しては、単一または２連のバンクで十分である。大容量装置は前記最大ＳＤＲＡＭ容量を有する必要があるので、最大４個のモジュールを積層する。前記外側パッド９０７は前記メモリーモジュール用インターフェース用である。
図１０は、フラッシュモジュール１００１とメモリーモジュール１００２との積層を示す。メモリーモジュールの上に、４層または８層フラッシュモジュールが配置されている。前記フラッシュモジュール用インターフェースのパッド１００３が前記フラッシュモジ
ュール用ボール１００４と位置合わせされなければならない。前記外側パッド１００５はその他のメモリーモジュール用インターフェース用である。本発明のこの実施例に使用する目的の前記フラッシュ用インターフェースコントローラは、最大４個のフラッシュ用バスを支持し、各フラッシュ用バスは最大８個のフラッシュ装置を支持する。最下層のフラッシュモジュール１００６は前記４個のフラッシュ用バスのフラッシュ００装置を含み、最上層モジュール１００７は前記４個のフラッシュ用バスのフラッシュ０７装置を含む。
図１１は、水平方向、垂直方向、またはその組み合わせの拡張により構成できる最大化された積層技術のサンプルを示す。複数積層により前記モジュールの全体高さが増加するので、２個の積層モジュールを物理的に相互接続するためのフィラー１１０１が必要である。適用される積層数に依存する前記モジュール間の高さの差によってはより薄いフィラー１１０２を使用できる。前記積層ＳＤＲＡＭモジュールを有するコントローラモジュールが前記コントローラパッケージ１１０３の役割を果たす。積層フラッシュモジュールを有するメモリーモジュールが前記メモリーパッケージ１１０４の役割を果たす。互いに積層された４個のメモリーパッケージが前記メモリー群１１０５を形成する。前記コントローラパッケージが単一または複数のメモリー群と積層されているとき、垂直拡張が起こる。前記図は、前記コントローラパッケージに積層されるべき単一のメモリー群を示す。前記コントローラパッケージが前記メモリー群に対して前記ＰＣＢ上の異なる場所に位置しているとき、水平拡張が起こる。また、複数のメモリー群がＰＣＢ上の異なる場所に位置することもできる。垂直および水平両方の拡張技術が同時に実施されているとき、組み合わせ拡張が起こる。前記所望のメモリー容量、主ＰＣＢのサイズ制限、さらに高さ制限に応じて、前記拡張技術は大きな自由度を有する。
図１２は、前記第１のハイエンドのコントローラの構成のための前記積層技術の等角投影分解図を示す。ピンが戦略的に割り当てられ、パッケージ内のシステム全体の小型化を可能とするように、モジュールが積層されている。
１２０１−フラッシュモジュール
１２０２−フラッシュダイ
１２０３−その他のフラッシュモジュールとのフラッシュモジュール用パッドインターフェース
１２０４−フラッシュモジュール用半田ボール
１２０５−メモリーモジュール
１２０６−フラッシュ用インターフェースコントローラのダイ
１２０７−フラッシュモジュール用のメモリーモジュール用パッドインターフェース
１２０８−その他のメモリーモジュール用のメモリーモジュール用パッドインターフェース
１２０９−メモリーモジュール用半田ボール
１２１０−ＳＤＲＡＭモジュール
１２１１−ＳＤＲＡＭダイ
１２１２−その他のＳＤＲＡＭモジュールとのＳＤＲＡＭモジュール用パッドインターフェース
１２１３−ＳＤＲＡＭモジュール用半田ボール
１２１４−コントローラモジュール
１２１５−上側のＦＰＲＯＭダイおよび底側の主コントローラプロセッサのダイ
１２１６−ＳＤＲＡＭモジュールとのコントローラモジュール用パッドインターフェース
１２１７−メモリーモジュールとのコントローラモジュール用パッドインターフェース
１２１８−コントローラモジュール用半田ボール
図１２は、この発明に使用される、交換を容易にし、拡張を容易にする別の技術である。ボール・グリッド・アレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ：ＢＧＡ）の代わりにピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ：ＰＧＡ）１２１９が使用される。この方法は、一切の組立工程を必要とせずに交換を迅速に終える、この技術に固有の特徴故に、より自由度が高い。この技術は水平拡張においてもまた有利である。前記図は、例としてその積層メモリーモジュールを示す。前記メモリーモジュールは前記ＰＧＡ技術を使用してパッケージングされ、前記パッケージの上部がそのソケット１２２０となり、その底部がそのピンアレイ１２１９となる。そのフィラー１２２１が前記パッケージの上部ソケットとなり、前記ＢＧＡ１２２３を介してその基底モジュール１２２２内部とインターフェースする。前記基底モジュールは、ＰＧＡを使用して前記底部パッケージまたはその主基板１２２４とインターフェースする。また、フィラー１２２５も前記主基板内に搭載され、前記積層メモリーモジュールとインターフェースする。
図１３は、そのフラッシュモジュール１３０１の積層と、その第１のローエンドのコントローラモジュール１３０２とを示す。前記コントローラモジュールの上には単一または積層されたフラッシュモジュールを配置することができる。前記フラッシュモジュール用インターフェースのパッド１３０３は、前記フラッシュモジュール用ボール１３０４と位置合わせされなければならない。この構成は低容量、低性能用途向けである。積層されるべきフラッシュモジュールの数はその所望の容量に依存し、その主コントローラプロセッサの支持された機能に制限される。前記主コントローラプロセッサのフラッシュ用インターフェースは、最大８個のバスおよびバス当たり最大８個のフラッシュ装置を支持できる。
図１４は、前記第１のローエンドのコントローラの構成のための積層技術の等角投影分解図を示す。ピンが戦略的に割り当てられ、モジュールがパッケージ内のシステム全体の小型化を可能にするように積層されている。
１４０１−フラッシュモジュール
１４０２−フラッシュダイ
１４０３−その他のフラッシュモジュールとのフラッシュモジュール用パッドインターフェース
１４０４−フラッシュモジュール用半田ボール
１４０５−コントローラモジュール
１４０６−底部のＦＰＲＯＭダイおよび主コントローラプロセッサのダイ
１４０７−ＳＤＲＡＭダイ
１４０８−フラッシュモジュールとのコントローラモジュール用パッドインターフェース
１４０９−コントローラモジュール用半田ボール
図１５ａは、前記第２のハイエンドのコントローラの構成のための積層技術を示す。前記積層フラッシュモジュール１５０１は、前記メモリーモジュール１５０２の上にさらに積層され、次にそれらが前記コントローラモジュール１５０３の異なる４箇所に搭載される。４個のメモリーモジュールを前記コントローラモジュール上の異なる４箇所に搭載してメモリー群を作ることができる。より多くのメモリー群を積層することによりその総容量が増加する。図１５ｂには前記積層技術の断面表示が示されている。前記メモリーモジュール用ボール１５０４は、前記コントローラモジュール上の前記パッドインターフェース１５０５と位置合わせされなければならない。図１１において前述したように、２個の連続して積層されたモジュールを物理的に接続するためにフィラーが使用される。前記コントローラ用ボール１５０６が前記主基板の外部インターフェースとなる。その最終パッケージは前記第１のハイエンドのオプションよりも４倍大きくなる。
図１６は、図１５において説明した前記積層技術の等角投影分解図を示す。ピンが戦略的に割り当てられ、前記最大積層数およびモジュール間の相互接続を可能とするようにモジュールが積層されている。図１１において前述したように、２個の連続して積層されたモジュールを物理的に接続するためにフィラーが使用される。
１６０１−フラッシュモジュール
１６０２−フラッシュダイ
１６０３−その他のフラッシュモジュールとのフラッシュモジュール用パッドインターフェース
１６０４−フラッシュモジュール用半田ボール
１６０５−メモリーモジュール
１６０６−フラッシュ用インターフェースコントローラのダイ
１６０７−フラッシュモジュールとのメモリーモジュール用パッドインターフェース
１６０８−その他のメモリーモジュールとのメモリーモジュール用パッドインターフェース
１６０９−メモリーモジュール用半田ボール
１６１０−コントローラモジュール
１６１１−上側のＳＤＲＡＭダイおよび底側のＦＰＲＯＭおよび主コントローラプロセッサ
１６１２−メモリーモジュールとのコントローラモジュール用パッドインターフェース
１６１３−コントローラモジュール用半田ボール
図１７ａは前記第２のローエンドの構成のための積層技術を示す。前記積層フラッシュモジュール１７０１は、前記メモリーモジュール１７０２の上にさらに積層され、次にこれらが前記コントローラモジュール１７０３上の異なる２箇所に搭載される。この技術は、内部および外部両方のフラッシュ用インターフェースコントローラの構成を使用することで、この技術に自由度を持たせることができる。図１７ｂにその断面図を示す。前記メモリーモジュール用ボール１７０４は、前記コントローラモジュール上の前記パッドインターフェース１７０５と位置合わせされなければならない。前記コントローラ用ボール１７０６が前記主基板との外部インターフェースとなる。その最終パッケージは前記第１のハイエンドの選択肢の２倍のサイズとなる。
図１８は、図１７において説明した前記積層技術の等角投影分解図を示す。ピンが戦略的に割り当てられ、前記最大積層数およびモジュール間の相互接続を可能とするようにモジュールが積層されている。図１１において前述したように、２個の連続的に積層されたモジュールを物理的に接続するためにフィラーが使用される。
１８０１−フラッシュモジュール
１８０２−フラッシュダイ
１８０３−その他のフラッシュモジュールとのフラッシュモジュール用パッドインターフェース
１８０４−フラッシュモジュール用半田ボール
１８０５−メモリーモジュール
１８０６−フラッシュ用インターフェースコントローラのダイ
１８０７−フラッシュモジュールとのメモリーモジュール用パッドインターフェース
１８０８−その他のメモリーモジュールとのメモリーモジュール用パッドインターフェース
１８０９−メモリーモジュール用半田ボール
１８１０−コントローラモジュール
１８１１−上側のＳＤＲＡＭダイおよび底側のＦＰＲＯＭおよび主コントローラプロセッサ
１８１２−メモリーモジュールとのコントローラモジュール用パッドインターフェース
１８１３−コントローラモジュール用半田ボール
以下の段落では、前記積層において、ピンの割り当て方および異なる方向へのモジュールの配置の仕方に関するより詳細な技術を説明する。
図１９は、複数のモジュール積層内の特定のモジュールの選択を可能とする第１のピン割り当ておよび接続技術を示す。前記図は例としてそのコントローラとＳＤＲＡＭモジュールとを図示している。１９０７のような前記ＳＤＲＡＭモジュールのボールは大きな矩形によって表示されており、１９０８のようなパッドは小さな矩形によって表示されている。パッドとボール間の接続は１９０６のような長方形によって表示されている。前記コントローラモジュールは、１９０１のような４個の前記ＳＤＲＡＭモジュールに各々１個ずつ、１９０４のような４個の動的パッドを有する。前記コントローラモジュールのパッド００、１９０４がＳＤＲＡＭモジュール０のＸ０ボール１９０３に接続され、パッド０１がＳＤＲＡＭモジュール１のＸ０ボール１９０２に接続され、というように続く。前記Ｘ０ボールは前記ＳＤＲＡＭモジュールのアクティブボールである。全てのＳＤＲＡＭモジュールは同一であり、Ｘ１ボールがＸ１パッドに接続され、Ｘ２ボールがＸ２パッドに接続され、というように続く接続を含む。前記技術は、前記積層モジュール上に１９０５のような梯子状の配線を必要とする。この技術により、前記コントローラモジュールの動的パッドを前記積層内の所望の特定モジュールに配線することが可能となる。図１９に図示された実施例は、前記ボールおよびパッド用の反復パターンを有する。パッシブボールは、各モジュール内で前記反復パターンの１周期の距離に等しいズレ量を伴ってパッシブパッドに接続される。反復パターンを使用し、各モジュール内のパッシブパッドまで前記パッシブボールをずらす手法が重要であり、本発明のその他の実施形態において他のズレ量を使用することもでき、例えば前記反復パターンの周期的距離の２または任意の倍数のズレ量を使用してもよい。前記実施例は、本発明の範囲を制限しない。
この発明において紹介されるピン割り当て、接続、および積層の組み合わせのもう１つの方法が、回転積層法である。図２０ａは、一定の基底モジュールのためのパッド相互接続を示し、戦略的番号付けが割り当てられている。番号１〜４を付けられたパッドはその異なる４群の信号を表す。５番を付けられたパッドは、その垂直積層ＩＯのために使用される（さらなる詳細は図２１に図示されている）。６番を付けられたパッドは、前記積層内の全てのモジュールに共通の電源およびグラウンド用に確保されている。前記積層されたモジュールは同一であるので、回転積層を使用して１モジュールを１群の信号に接続し、次の回転した積層モジュールを別の群の信号に接続し、というように続けることができる。このようにして、４個の同一のモジュールを一般的にはコントローラである前記基底モジュールからの異なる４群の信号に確実に積層して接続することができる。前記基板が時計方向に９０度回転した時に、パッド１、２００１は、一般的にコントローラである前記基底基板のような回転していない基板に対してパッド２、２００２の位置を占める。同様に、前記基板が時計方向にそれぞれ１８０度および２７０度回転した時に、パッド１、２００１は、パッド３、２００３の位置に位置することができ、次にパッド４、２００４の位置に位置することができる。図２０ｂは、前記基底モジュール上に積層された４個のこのようなモジュールの断面図を示す。例としてメモリーおよびコントローラモジュールを使用する。２００５のような、前記積層モジュール上のピン１のみが前記モジュールのアクティブ信号ピンである。残り（２番〜４番）のピン２００６はそれらの下のボールに直接接続されているが、それ以外の接続は一切ない。こうすることで、底部から上部まで接続が続く。前記第１のモジュール２００８の動的ピン２００７が前記基底モジュール上のピン１のパッド２００９と位置合わせされ、前記第２のモジュールの動的ピン２０１０が第２のモジュールが時計方向に９０度回転している前記基底モジュールの要素番号２０１１として示されたピン２上に位置合わせされる。前記第１のモジュール上に要素番号２０１２として示されたピン２がその下のボールに直接接続されるので、前記第２のモジュール上のピン１、２０１３を前記基底モジュールのピン２、２０１１に接続することが可能となる。次の積層モジュールをさらに９０度回転させることにより、その動的ピンが前記基底モジュールのピン３に位置合わせされ、第４の回転までこれが継続する。
前記積層内の全てのモジュールの直列配線のために最後の接続法を使用して、それらをＰＣＢ上での水平拡張のために外部アクセス可能とする。図２１ａは、前記積層方法にこの技術が実施された様子を示す。前記主基板２１０１はその入力信号２１０２を含み、次にその基底モジュール２１０３のＩＮボール２１０４に接続される。前記基底モジュールのＯＵＴパッド２１０５はその第１の積層モジュール２１０６のＩＮボール２１０７に接続され、以下同様に続く。その上部モジュール２１０８は前記上部パッド２１０９への信号を終端し、接続２１１２によって前記信号をその下の前記ボール２１１３に直接接続された別のパッド２１１０に内部的に配線する。前記モジュールは同一であるので、この配線された信号は、前記主基板の外部アクセス用のＯＵＴパッド２１１４に達するまで前記積層のパッドおよびボール２１１１を通る。図２１ｂには、前記上部モジュールが前記直列チェーンを終端し、その他のパッドに分岐する様子が示されている。全てのモジュールが、ローに落とされたときに前記入力を３値状態とする、選択可能なバッファー２１１５を有する。前記ＩＮボール２１１６からの信号がその内部回路２１１７に入り、そのＯＵＴパッド２１１８に接続された回路から出る。そのバッファーの２１１５制御線が内部的に弱く引き上げられる。その「ＳｔｋＬｏｗ」用ボールはＧＮＤ２１１９に内部的に接続されているので、モジュールがその上に積層されているときは前記バッファー制御線をローに落とし、その真上にモジュールが積層されていないときはハイに引き上げる。前記バッファーがハイに引き上げられると、前記入力信号がその他のパッドに分岐２１２０し、従ってそのトレースが前記基底モジュールの半田ボールに折り返すことを可能とする。モジュールの上にモジュールが積層されると、前記バッファー制御信号がローに落とされ、前記入力信号を３値状態にして前記分岐効果を阻止する。この技術により、前記信号が前記基底モジュールの外部ボールにアクセス可能となり、従って直列信号のための水平拡張が達成可能となる。次に、前記ボールは、接続２１２１によってその他の位置のその他のモジュール２１２２に配線される。前記「ＳｔｋＬｏｗ」上にパッケージが検出されないとき、前記主基板２１２３について同一の技術が使用され、前記バッファーは、前記入力が前記その他の位置の指定されたパッドに接続することを可能とする。前記３値状態のバッファー技術は、全ての位置において同様である。例としてＪＴＡＧ ＴＤＩ−ＴＤＯ信号がある。その駆動回路２１２５は前記パッドにＴＤＩ信号を送り、その閉鎖ＴＤＯ信号２１２４が前記駆動回路に折り返す。
これら積層、ピン割り当て、および接続技術の組み合わせにより、並列および直列信号の両方を有するモジュール間の相互接続の垂直および水平拡張が可能となる。前記技術は前記特定の用途、容量、基板サイズおよび高さ制限に応じて、自由度が非常に高い。
関連技術の説明
フラッシュメモリー型半導体ディスクドライブは一般に、そのインターフェースコントローラ、そのＤＭＡコントローラ、およびそのプロセッサのための別個のパッケージと、そのフラッシュ素子、そのＦＰＲＯＭ、およびそのＲＡＭのための別個のパッケージとを使用する。この現行の方法では、前記記憶装置全体の小型化に限界がある。前記小型化を達成するためには、チップモジュールおよびパッケージを積層する必要がある。チップモジュールおよびパッケージのレベルでの積層により限られた面積における容量が最大化され、前記記憶装置全体の小型化が実現される。従って、チップモジュールおよびパッケージを戦略的に積層して垂直および水平方向の両方における小型化およびメモリー拡張性を支持する技術を提案する。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
米国特許第６，１７２，８７４号明細書 米国特許第６，９００，５２８号明細書 国際公開第１９９４／００６２１０号パンフレット
但し、本発明はその他の等しく効果的な実施形態を認めることから、前記付属の図面はこの発明の一般的な実施形態のみを図示し、従ってその範囲を制限すると考えるべきものではないことに留意すべきである。
図１ａは、本発明の実施例に従った高性能、大容量装置のための積層可能なシステムのブロック図を示す。 図１ｂは、本発明の実施例に従ったより低性能、より小容量装置の積層可能なシステムのブロック図を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図２ａ〜図２ｃは、本発明の実施例に従った、ＳＤＲＡＭモジュールの上面図および底面図、および積層された複数のＳＤＲＡＭモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図３ａ〜図３ｃは、本発明の実施例に従った、フラッシュモジュールの上面図および底面図、および積層された複数のフラッシュモジュールの断面表示を示す。 図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。 図４ａおよび図４ｂは、本発明の実施例に従った第１のハイエンドのコントローラモジュールの上面図および底面図を示す。 図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。 図５ａおよび図５ｂは、本発明の実施例に従ったメモリーモジュールの上面図および底面図を示す。 図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。 図６ａおよび図６ｂは、本発明の実施例に従った第１のローエンドのコントローラモジュールの上面図および底面図を示す。 図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。 図７ａおよび図７ｂは、本発明の実施例に従った第２のハイエンドのコントローラモジュールの上面図および底面図を示す。 図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。 図８ａおよび図８ｂは、本発明の実施例に従った第２のローエンドのコントローラモジュールの上面図および底面図を示す。 図９は、本発明の実施例に従ったコントローラモジュール上にさらに積層された積層ＳＤＲＡＭモジュールを示す。この構成はハイエンド用途に使用される。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。 図１０は、本発明の実施例に従ったメモリーモジュール上にさらに積層された積層フラッシュモジュールを示す。図はまた、ボールがそれらに対応するモジュール間接続用のパッドを有する様子を示す。 図１１は、本発明の実施例に従った第１の高性能コントローラモジュールおよびメモリーモジュールのために考え得る積層の選択肢を示す。基板インターフェースは、１群の積層モジュールを別の群の積層モジュールに結合させるために使用される。 図１２ａは、図１１に提示された、本発明の実施例に従った積層技術の等角投影分解図である。この図面には、複数の同一の積層は含まれていない。 図１２ｂは、ボール・グリッド・アレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ：ＢＧＡ）ではなくピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ：ＰＧＡ）を使用した、本発明の実施例に従った別のパッケージ積層技術である。これは、容易な交換および拡張のために使用される。 図１３は、本発明の実施例に従った積層フラッシュモジュールを有するローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１４は、図１１に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１５ａおよび図１５ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のハイエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１６は、図１４に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１７ａおよび図１７ｂは、本発明の実施例に従った積層メモリーモジュールを有する第２のローエンドのコントローラモジュールの構成を示す。また、図はボールがそれらに対応するモジュール間接続用パッドを有する様子をも示す。 図１８は、図１７に提示した本発明の実施例に従った積層技術の等角投影分解版である。 図１９は、本発明の実施例に従った複数積層モジュール内の特定の層を選択可能なピン割り当ておよび接続技術を示す。 図２０ａは、回転積層配置を使用して異なるバスインターフェースに相当する４個の同一のモジュールの積層を可能とする、本発明の実施例に従った別のピン割り当て技術を示す。 図２０ｂは、本発明の実施例により、回転積層技術による４個の積層モジュールの断面表示、およびそれらピンの結合の様子を示す。 図２１ａは、本発明の別の実施例により、一組の直列チェーン接続により積層内の複数モジュールを介して直列チェーン配線を生成する別のピン割り当ておよび接続技術を示す。 図２１ｂは、本発明の実施例により、直列チェーン接続が１つの積層位置から別の積層位置まで配線され、垂直および水平両方の拡張の適用を独立して、または同時に可能とする様子を示す。
図１９は、複数のモジュール積層内の特定のモジュールの選択を可能とする第１のピン割り当ておよび接続技術を示す。前記図は一例としてそのコントローラとＳＤＲＡＭモジュールとを図示している。１９０７のような前記ＳＤＲＡＭモジュールのボールは大きな長円形によって表示されており、１９０８のようなパッドは小さな長円形によって表示されている。パッドとボール間の接続は１９０６のような長方形によって表示されている。前記コントローラモジュールは、１９０１のような４個の前記ＳＤＲＡＭモジュールに各々１個ずつ、１９０４のような４個のアクティブパッドを有する。アクティブパッドは本明細書では以下「アクティブポート」といいます。前記コントローラモジュールのアクティブパッド００（１９０４）は最終的にＳＤＲＡＭモジュール０のＸ０ボール（１９０３）に接続され、アクティブパッド０１がＳＤＲＡＭモジュール１のボール（１９０２）に接続され、というように続く。前記Ｘ０ボールは前記ＳＤＲＡＭモジュールのアクティブボールである。このように、図１９に示すように、ＸＯのようにアクティブボール毎に１つのアクティブボールがあり、最終的にモジュール毎に１つのアクティブパッドに結合している。
全てのＳＤＲＡＭモジュールは同一であり、図１９に示してある実施例にあるように、Ｘ１パッシブボールがＸ１パッシブパッドに接続され、Ｘ２パッシブボールがＸ２パッシブパッドに接続され、というように続く接続を含む。図１９のＸ１パッシブボールとＸ１パッシブボールの接続のような、ＳＤＲＡＭモジュールの１つの表面にあるパッシブボールと同一のＳＤＲＡＭモジュールの別の表面にあるパッシブボールとの間の接続は「パッシブポート」と呼ばれ、これは例えば図１９に示したパッシブポート１９０９です。前記技術は、前記積層モジュール上に１９０５のような梯子状の配線パスの使用を含む。この技術により、前記コントローラモジュールのアクティブパッドを前記積層内の所望の特定モジュールに配線することが可能となる。コントローラモジュール１９１０の参照番号１９０４と共に示された例えばアクティブパッド０２のようなアクティブパッドに適用されるアクティブ信号は、例えばパッシブボールＸ２をパッシブパッドＸ２に接続し、パッシブボールＸ１をパッシブパッドＸ２にそれぞれ接続するパッシブポートのように、パッシブボールとパッシブパッドに接続する少なくとも１つのパッシブポートを介して配線され、これにより、当該アクティブ信号は最終的に図１９に示すＸ０ボールＳＤＲＡＭモジュール２のようなアクティブボールに到達する。図１９に図示された実施例は、前記ボールおよびパッド用の反復パターンを有する。パッシブボールは、各モジュール内で前記反復パターンの１周期の距離に等しいズレ量を伴ってパッシブパッドに接続される。例えば、図１９において、Ｘ１パッシブボールはＸ１パッシブパッドに、Ｘ２パッシブボールはＸ２パッシブパッドというように接続される。反復パターンを使用し、各モジュール内のパッシブパッドまで前記パッシブボールをずらす手法により、他のズレ量が本発明の別の実施形態において使用できる。例えば、別の実施形態は前記反復パターンの周期的距離の２または任意の倍数のズレ量を使用しいる。この別の実施形態は、決して本発明の範囲を限定することを意味するものではない。
この発明において紹介されるピン割り当て、接続、および積層の組み合わせのもう１つの方法が、回転積層法である。図２０ａは、一定の基底モジュールのためのパッド相互接続を示し、戦略的番号付けが割り当てられている。番号１〜４を付けられたパッドはその異なる４群の信号を表す。５番を付けられたパッドは、その垂直積層ＩＯのために使用される（さらなる詳細は図２１ａに図示されている）。６番を付けられたパッドは、前記積層内の全てのモジュールに共通の電源およびグラウンド用に確保されている。前記積層されたモジュールは同一であるので、回転積層を使用して１モジュールを１群の信号に接続し、次の回転した積層モジュールを別の群の信号に接続し、というように続けることができる。このようにして、４個の同一のモジュールを一般的にはコントローラである前記基底モジュールからの異なる４群の信号に確実に積層して接続することができる。前記基板が時計方向に９０度回転した時に、パッド１、２００１は、一般的にコントローラである前記基底基板のような回転していない基板に対してパッド２、２００２の位置を占める。同様に、前記基板が時計方向にそれぞれ１８０度および２７０度回転した時に、パッド１、２００１は、パッド３、２００３の位置に位置することができ、次にパッド４、２００４の位置に位置することができる。
図２０ｂは、前記基底モジュール上に積層された４個のこのようなモジュールの断面図を示す。例としてメモリーおよびコントローラモジュールを使用する。２００５のような、前記積層モジュール上のピン１のみが前記モジュールのアクティブ信号ピンである。残り（２番〜４番）のピン２００６はそれらの下のボールに直接接続されているが、それ以外の接続は一切ない。こうすることで、底部から上部まで接続が続く。前記第１のモジュール２００８のアクティブピン２００７が前記基底モジュール上のピン１のパッド２００９と位置合わせされ、前記第２のモジュールのアクティブピン２０１０が第２のモジュールが時計方向に９０度回転している前記基底モジュールの要素番号２０１１として示されたピン２上に位置合わせされる。前記第１のモジュール上に要素番号２０１２として示されたピン２がその下のボールに直接接続されるので、前記第２のモジュール上のピン１、２０１３を前記基底モジュールのピン２、２０１１に接続することが可能となる。次の積層モジュールをさらに９０度回転させることにより、そのアクティブピンが前記基底モジュールのピン３に位置合わせされ、第４の回転までこれが継続する。
前記積層内の全てのモジュールの直列配線のために最後の接続法を使用して、それらを主基板のようなＰＣＢ上での水平拡張のために外部アクセス可能とする。図２１ａは、前記積層方法にこの技術が実施された様子を示す。前記主基板２１０１はその入力信号２１０２を含み、次にその基底モジュール２１０３のＩＮボール２１０４に接続される。基底モジュール２１０３、積層モジュール２１０６および２１３０、および上部モジュール２１０８のような終端モジュールを含む前記モジュールは、それぞれが直列チェーン回路により結合されたボールおよびパッドを有する。例えば、基底モジュール２１０３は、ＩＮボール２１０４をＯＵＴパッド２１０５と結合する直列チェーン回路２１２７、およびＯＵＴパッド２１３７をＯＵＴボール２１３８と結合する直列チェーン回路２１３６を有し、モジュール２１０６はＩＮボール２１０７をＯＵＴパッド２１２９と結合する直列チェーン回路２１２８、およびＯＵＴパッド２１４０をＯＵＴボール２１４１と結合する直列チェーン回路２１３９を有し、モジュール２１３０はＩＮボール２１３２をＯＵＴパッド２１３３と結合する直列チェーン回路２１３１、およびＯＵＴパッド２１４３をＯＵＴボール２１４４と結合する直列チェーン回路２１４２を有し、上部モジュール２１０８はＩＮボール２１３５をＯＵＴパッド２１０９と結合する直列チェーン回路２１３４、およびＯＵＴパッド２１１０をＯＵＴボール２１１３と結合する直列チェーン回路２１４５を有する。このように、前記基底モジュールのＯＵＴパッド２１０５はその第１の積層モジュール２１０６のＩＮボール２１０７に接続され、以下同様に続く。
ボールとパッドを結合する直列チェーン回路を含む信号ルートは本明細書では以下「直列チェーン接続」と言い、少なくとも２つの直列チェーン接続が直列で接続されているものは「直接チェーン配線」と言う（例えば、直列チェーン配線２１４６または２１１１など）。その上部モジュール２１０８は前記上部パッド２１０９への信号を終端し、接続２１１２によって前記信号をその下のＯＵＴボール２１１３のようなボールに直接接続された別のパッド２１１０に内部的に配線する。前記モジュールは同一であるので、この配線された信号は、前記主基板の外部アクセス用のＯＵＴパッド２１１４に達するまで例えば前記積層の直列チェーン配線２１１１のような別の直列チェーン配線を有する一組の直列チェーン接続を通る。直列チェーン接続は直列チェーン入力および直列チェーン出力を有する。直列チェーン入力は、直列チェーン出力が信号を提供するように配置されているとき当該信号を受け取るように配置される。例えば、図２１ａでは、ＩＮボール２１０４、２１０７、２１３２、および２１３５、およびＯＵＴパッド２１１０、２１４３、および２１４０はそれぞれ直列チェーン入力である。ＯＵＴパッド２１０５、２１２９、２１３３、および２１０９、およびＯＵＴボール２１１３、２１４４、２１４１、および２１３８はそれぞれ直列チェーン出力である。アクティブパッド２１０１に適用された信号２１０２のようなアクティブ信号は個々のボールおよびパッドに結合する一連の直列チェーン回路を通して配線できるので、それぞれのチェーン回路に結合するボールおよびパッドの少なくとも１つは、それぞれパッシブボールおよびパッシブパッドの形式である。実際、これらの直列チェーン回路はパッシブポートとして機能します。しかしながら、直列チェーン回路は、直列チェーン配線２１４６のような直列チェーン配線を終端することもでき、この直列チェーン配線を以下で更に説明するように例えば直列チェーン配線２１１１のような別の直列チェーン配線の直列チェーン入力として機能する別のパッドに分岐する又は配線することもできる。
図２１ｂには、前記上部モジュールにおいて前記直列チェーンを終端し、その他のパッドに分岐する様子が示されている。全てのモジュールは、ロー（ｌｏｗ）に落とされたときに前記入力を３値状態とする、選択可能なバッファー２１１５を含む制御回路を有する。前記ＩＮボール２１１６からの信号がその内部回路２１１７に入り、そのＯＵＴパッド２１１８に接続された回路から出る。そのバッファーの２１１５制御線が内部的に弱く引き上げられる。その「ＳｔｋＬｏｗ」用ボールはＧＮＤ２１１９に内部的に接続されているので、モジュールがその上に積層されているときは前記バッファー制御線をローに落とし、その真上にモジュールが積層されていないときはハイ（ｈｉｇｈ）に引き上げる。前記バッファー制御線がハイに引き上げられると、前記入力信号がその他のパッドに分岐２１２０し、このようにして前記基底モジュールの半田ボールに折り返す接続配線またはトレースを生成する。上述したような方法で選択可能バッファー２１１５と共に配置されたモジュールの上にモジュールが積層されると、前記バッファー制御信号がローに落とされ、前記入力信号を３値状態にして前記分岐効果を阻止する。この技術により、前記信号が前記基底モジュールの外部ボールにアクセス可能となり、従って直列信号のための水平拡張が達成可能となる。次に、前記ボールは、接続２１２１によってその他の位置のその他のモジュール２１２２に配線される。前記「ＳｔｋＬｏｗ」上にパッケージが検出されないとき、前記主基板２１２３について同一の技術が使用され、前記バッファーは、前記入力が前記その他の位置の指定されたパッドに接続することを可能とする。前記３値状態のバッファー技術は、全ての位置において同様である。例としてＪＴＡＧ ＴＤＩ−ＴＤＯ信号がある。その駆動回路２１２５は前記パッドにＴＤＩ信号を送り、その閉鎖ＴＤＯ信号２１２４が前記駆動回路に折り返す。

Claims (26)

  1. 複数のモジュールを積層する方法であって、
    １若しくはそれ以上のアクティブ信号を伝送する前記複数のモジュール上に１若しくはそれ以上のアクティブポートを提供する工程と、
    前記１若しくはそれ以上のアクティブ信号を通過させる、前記複数のモジュール上の１若しくはそれ以上のパッシブポートを提供する工程と、
    前記複数のモジュールを積層する工程と
    を有する方法。
  2. 請求項１記載の方法において、前記１若しくはそれ以上のパッシブポートは梯子状のルーティングパスを形成するものである。
  3. 請求項１記載の方法において、１若しくはそれ以上の前記複数のモジュールは積層する前に回転され、前記１若しくはそれ以上のパッシブポートは回転ルーティングパスを形成するものである。
  4. 請求項１記載の方法において、この方法は、さらに、
    第１のデイジーチェーン接続を形成する、１若しくはそれ以上の対のデイジーチェーン入力ポートおよびデイジーチェーン出力ポートを提供する工程を有し、前記デイジーチェーン入力ポートおよび前記デイジーチェーン出力ポートの各対はデイジーチェーン回路により接続されるものである。
  5. 請求項４記載の方法において、この方法は、さらに、
    終端モジュール内の前記第１のデイジーチェーン接続を延伸するルーティングパスを動作可能にする、１若しくはそれ以上の制御ポートを提供する工程を有するものである。
  6. 請求項５記載の方法において、前記終端モジュール内の前記ルーティングパスは第２のデイジーチェーン接続に接続されたものである。
  7. 請求項１記載の方法において、１若しくはそれ以上の前記複数のモジュールは主基板である。
  8. 請求項７記載の方法において、１若しくはそれ以上の垂直積層モジュールは前記主基板に接続されたものである。
  9. 請求項２記載の方法において、
    前記複数のモジュールの各々は第１の側部と第２の側部を有し、
    前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
    前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上の前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで相互に所定の距離をおいて位置し、前記所定の距離は、前記反復パターンの周期的距離の倍数に等しく、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記梯子状ルーティングパスを介して１若しくはそれ以上のモジュールの同一の位置に配線され、
    前記梯子状ルーティングパスは、１若しくはそれ以上のパッシブボールおよび１若しくはそれ以上のパッシブパッドを有するものである。
  10. 請求項３記載の方法において、
    前記複数のモジュールの各々は、第１の側部と第２の側部を有し、
    前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
    前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよびその前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記回転ルーティングパスを介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記回転ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
  11. 請求項４記載の方法において、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュールの同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有する。
  12. 請求項５記載の方法において、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
    前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有するものである。
  13. 請求項６記載の方法において、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
    前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有し、
    １若しくはそれ以上のデイジーチェーン接続は、主基板に接続された１若しくはそれ以上の垂直積層モジュールを介して延伸するものである。
  14. 複数のモジュールを有する積層モジュールであって、各モジュールが、
    １若しくはそれ以上のアクティブ信号を伝送する１若しくはそれ以上のアクティブポートと、
    前記１若しくはそれ以上のアクティブ信号を通過させる１若しくはそれ以上のパッシブポートと
    を有する積層モジュール。
  15. 請求項１４記載の積層モジュールにおいて、前記１若しくはそれ以上のパッシブポートは梯子状のルーティングパスを形成するものである。
  16. 請求項１４記載の積層モジュールにおいて、１若しくはそれ以上の前記複数のモジュールは積層する前に回転され、前記１若しくはそれ以上のパッシブポートは回転ルーティングパスを形成するものである。
  17. 請求項１記載の積層モジュールにおいて、この積層モジュールは、さらに、
    第１のデイジーチェーン接続を形成する１若しくはそれ以上の対のデイジーチェーン入力ポートおよびデイジーチェーン出力ポートを有し、前記デイジーチェーン入力ポートおよび前記デイジーチェーン出力ポートの各対は、デイジーチェーン回路により接続されるものである。
  18. 請求項１７記載の積層モジュールにおいて、この積層モジュールは、さらに、
    終端モジュール内で前記第１のデイジーチェーン接続を延伸するルーティングパスを動作可能にする１若しくはそれ以上の制御ポートを有するものである。
  19. 請求項１８記載の積層モジュールにおいて、前記終端モジュール内の前記ルーティングパスは、第２のデイジーチェーン接続に接続されるものである。
  20. 請求項１４記載の積層モジュールにおいて、１若しくはそれ以上の前記複数のモジュールは、主基板である。
  21. 請求項２０記載の方法において、１若しくはそれ以上の垂直に積層されたモジュールは、前記主基板に接続されるものである。
  22. 請求項１５記載の積層モジュールにおいて、前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のボールに接続され、
    前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで相互に所定の距離をおいて位置し、前記所定の距離は、前記反復パターンの周期的距離の倍数に等しく、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記梯子状ルーティングパスを介して１若しくはそれ以上のモジュールの同一の位置に配線され、
    前記梯子状ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
  23. 請求項１６記載の積層モジュールにおいて、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のアクティブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のアクティブボールに接続され、
    前記１若しくはそれ以上のパッシブポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールおよび前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のパッシブポートに接続された前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、反復パターンで向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記回転ルーティングパスを介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記回転ルーティングパスは、１若しくはそれ以上のパッシブボールと１若しくはそれ以上のパッシブパッドとを有するものである。
  24. 請求項１７記載の積層モジュールにおいて、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有するものである。
  25. 請求項１８記載の積層モジュールにおいて、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
    前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有するものである。
  26. 請求項１９記載の積層モジュールにおいて、
    前記複数のモジュールの各々は、第１の側部と第２の側部とを有し、
    前記１若しくはそれ以上のデイジーチェーン入力ポートは、対応する１若しくはそれ以上のモジュールの前記第１の側部の１若しくはそれ以上のパッシブボールに接続され、前記１若しくはそれ以上のデイジーチェーン出力ポートは、前記第２の側部の１若しくはそれ以上のパッシブパッドに接続され、
    同一のデイジーチェーン用ポートに対応する前記１若しくはそれ以上のパッシブボールの各々および前記１若しくはそれ以上のパッシブパッドの各々は、向かい合って位置し、
    基底モジュールの１若しくはそれ以上のアクティブポートは、前記デイジーチェーン接続を介して１若しくはそれ以上のモジュール上の同一の位置に配線され、
    前記デイジーチェーン接続は、１若しくはそれ以上のデイジーチェーン回路と、１若しくはそれ以上のパッシブボールと、１若しくはそれ以上のパッシブパッドとを有し、
    前記ルーティングパスは、前記１若しくはそれ以上の制御ポートにより制御される１若しくはそれ以上の３ステートドライバを有し、
    １若しくはそれ以上のデイジーチェーン接続は、主基板に接続された１若しくはそれ以上の垂直に積層されたモジュールを介して延伸するものである。
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