JP2008219388A - オープンドレイン出力回路 - Google Patents

Abstract

【課題】出力回路１００の出力端子ＯＵＴに接続される電源電圧によっては、出力信号の遷移時間が変化してしまう場合があった。
【解決手段】出力回路１００は、出力端子ＯＵＴに印加されるプルアップ電源電圧を検出するレベル検出回路１と、レベル検出回路１の検出結果に基づいて駆動能力が切り替えられるオープンドレインバッファ回路２とを有する。電源電圧の異なる回路に接続される出力回路であっても、その出力の遷移時間を安定させて出力することが可能となる。
【選択図】 図１

Description

本発明は、オープンドレイン出力回路に関し、特にオープンドレイン出力回路が接続される回路の電源系が複数存在する場合のオープンドレイン出力回路に関する。

例えばＩ^２Ｃ（アイ・スクエア・シー）バッファなどのように半導体集積回路の出力バッファ回路として、オープンドレインバッファが用いられる。非特許文献１は、このようなＩ^２Ｃバスを例にした場合のオープンドレインバッファを示している。図９は、非特許文献１に示されたオープンドレインバッファの回路図を示している、図９に示すように、Ｉ^２Ｃバスでは、１つの出力端子ＯＵＴ７１に対して、オープンドレインバッファＤＯＵＴ１の出力と後段の回路の入力回路ＤＩＮ２が接続される。このオープンドレインバッファＤＯＵＴ１の出力が接続される出力端子ＯＵＴ７１は、外部抵抗Ｒ_Ｐを介してプルアップ電源ＶＤＤに接続されている。

一方で、近年の高集積化、低消費電力化を目的に上述のオープンドレインバッファなどの入出力回路に用いられる電源電圧（ＩＯ電源電圧）は、５Ｖ→３．３Ｖ→２．５Ｖ→１．８Ｖと低下してきている。そしてこのような入出力回路は各ＩＯ電源電圧に応じて個別に設計されてきた。また、ＩＯ電源電圧が異なる入出力回路間を接続する場合に、例えばＩ^２Ｃ（アイ・スクエア・シー）バッファではバッファ間にレベルシフト回路を挿入していた。（非特許文献１Ｐ４３）
ＴＨＥ Ｉ２Ｃ−ＢＵＳ ＳＰＥＣＩＦＩＣＡＴＩＯＮ ＶＥＲＳＩＯＮ ２．１ ＪＡＮＵＡＲＹ ２０００、Ｐ８、Ｐｈｉｌｉｐｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ（ＮＸＰ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）

しかしながら、上述のようにレベルシフト回路を挿入せずに、１．８Ｖの電源で動作する回路で設計されたオープンドレインバッファの出力端子を、３．３Ｖの電源で動作する回路の入力回路に接続した場合、両回路間で良好な入出力特性を得ることは困難となる。

例えば、１．８Ｖの電源で動作するオープンドレインバッファを、３．３Ｖの電源で動作する回路に入力した場合について説明する。このような場合、オープンドレインバッファの出力が接続される出力端子を、外部プルアップ抵抗を介して３．３Ｖの電源につなぐことで、出力端子を３．３Ｖ（つまりＨレベル）のレベルとすることは可能である。しかしながら、オープンドレインバッファは、１．８Ｖの電源電圧で動作することを前提として設計されている。そのため、この出力端子が例えばＨレベルからＬレベルに遷移する場合は、その遷移時間が増加してしまう。

この遷移時間の変化により、例えばＩ^２Ｃ規格を満たさない時間を要して遷移を行う回路、あるいは速度に対するマージンが極めて小さい回路となってしまう場合がある。すなわち、従来のオープンドレイン出力回路では、電源電圧の異なる回路に接続された場合、その出力の遷移時間が変化してしまう問題があった。

本発明の態様によるオープンドレイン出力回路は、出力端子に印加されるプルアップ電源電圧を検出するレベル検出回路と、レベル検出回路の検出結果に基づいて駆動能力が切り替えられるバッファ回路とを有する。

電源電圧の異なる回路に接続されるオープンドレイン出力回路であっても、その出力の遷移時間を安定させて出力することが可能となる。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は、本発明の実施の形態１に関わるオープンドレイン出力回路１００を示す模式図である。本実施の形態では、このオープンドレイン出力回路１００は、第１の電源電圧（例えば１．８Ｖ）で動作する回路内に設けられた回路であり、このオープンドレイン出力回路１００自体も第1の電源電圧１．８Ｖで動作するものとする。

本実施の形態のオープンドレイン出力回路１００は、レベル検出回路１、バッファ回路２を有している。レベル検出回路１は、回路の起動時に出力端子ＯＵＴに印加されるプルアップ電源の電圧レベルを検出し、出力端子ＯＵＴに印加されるプルアップ電源電圧のレベル検出信号を出力する。バッファ回路２は、内部回路からの信号Ａに基づいてＨレベルあるいはＬレベルの信号を出力するための回路である。なお、このバッファ回路２は、レベル検出回路１からのレベル検出信号に基づいて、その駆動能力が変化する。このバッファ回路２の駆動能力の変化については後述する。

本実施の形態の出力端子ＯＵＴは、オープンドレイン出力回路１００外部のプルアップ抵抗Ｒ１を介して第２の電源電圧（例えばプルアップ電源電圧）に接続されている。ここで、プルアップ電源電圧としては、例えばオープンドレイン出力回路１００の出力する信号を受信する後段の回路の電源電圧であるとする。このプルアップ電源電圧は、オープンドレイン出力回路１００と同じ１．８Ｖであっても、オープンドレイン出力回路１００の電源電圧とは異なる電圧（例えば３．３Ｖ）であっても構わないが、以後の説明では、１．８Ｖであった場合と、３．３Ｖであった場合を例にして説明する。

このレベル検出回路１及びバッファ回路２の詳細について図２を用いて説明する。本実施の形態のレベル検出回路１は、レベルシフト部１１、基準電圧生成部１２、比較部１３、ラッチ部（比較結果保持部）１４を有している。レベルシフト部１１は、出力端子ＯＵＴの電圧をシフトさせ出力する回路である。

本実施の形態では、レベルシフト部１１は、１．８Ｖの第１の電源電圧と接地電位との間に直列に接続された２つのＮＭＯＳトランジスタＮ１、Ｎ２により構成されている。レベルシフト部１１の出力と第１の電源電圧（１．８Ｖ）の間に接続されたＮＭＯＳトランジスタＮ１のゲートにはオープンドレイン出力回路１００の出力端子ＯＵＴが接続されている。また、レベルシフト部１１と接地電位との間に接続されたＮＭＯＳトランジスタＮ２のゲートには固定電位である第１の電源電圧が与えられている。本実施の形態では、このレベルシフト部１１は、出力端子ＯＵＴの電圧のレベルに応じて０〜１．８Ｖの間の電圧を出力する。

基準電圧生成部１２は、一定の基準電圧を生成する回路である。本実施の形態では、基準電圧生成部１２は第１の電源電圧と接地電位の間に直列に接続された抵抗Ｒ２、Ｒ３により構成されている。この基準電圧生成部１２は、抵抗Ｒ２、Ｒ３の抵抗値の比に基づいた所定電圧を出力する。

比較部１３は、レベルシフト部１１によってレベルシフトされた出力端子の電圧と、基準電圧生成部１２の出力する基準電圧を比較し、その比較結果を出力する。本実施の形態では比較部１３は、差動増幅器を用いた比較器で構成されている。本実施の形態の比較器では、出力端子ＯＵＴの電圧に基づいたレベルシフト部１１の出力が、反転入力端子に接続されている。また、基準電圧生成部１２の出力が非反転入力端子に接続されている。そのため、本実施の形態では、出力端子ＯＵＴの電圧が基準電圧生成部１２の出力電圧よりも高かった場合にＬレベルの信号を出力する比較部１３となっている。

ラッチ部１４は、比較部１３による比較結果を示す信号を保持する部分である。詳細には後述するが、本実施の形態では、回路起動時の出力端子ＯＵＴの電圧と、基準電圧生成部１２の出力電圧の比較結果を保持すればよい。ラッチ部１４によって、起動直後の電圧比較結果を保持することによって、バッファ回路２の駆動能力を決定する。本実施の形態では、このラッチ部１４は、ＲＳ−ＦＦ（セット・リセット型フリップフロップ）で構成されている。このラッチ部１４のリセット端子には回路の起動信号が与えられ、回路を起動するたびに、そのラッチしていた値がリセットされるものとする。なお、以降は、ラッチ部１４を、ＲＳ−ＦＦ（セット・リセット型フリップフロップ）で構成されている例をもとに実施例を説明するが、回路起動時の出力端子ＯＵＴの電圧と、基準電圧生成部１２の出力電圧の比較結果を保持することが可能なレジスタであればよい。

本実施の形態のバッファ回路２は、ＡＮＤゲート２１、出力端子ＯＵＴと接地電位の間に接続されたＮＭＯＳトランジスタＮ３、Ｎ４で構成されている。このＮＭＯＳトランジスタＮ３及びＮ４は、互いに並列に接続されている。

ＡＮＤゲート２１は、内部回路からの出力信号を示す信号Ａと、ラッチ部１４からの論理信号に基づいてＨレベルあるいはＬレベルの信号を出力する。ＮＭＯＳトランジスタＮ３は、ゲートにＡＮＤゲート２１の出力信号が与えられている。ＮＭＯＳトランジスタＮ３は、内部回路からの信号ＡとＡＮＤゲート２１の出力に応じてその導通状態が制御される。

ＮＭＯＳトランジスタＮ４は、ゲートに内部回路からの出力信号Ａが与えられ、内部回路からの出力によって、その導通状態が制御される。

図２に示した回路を例として、本発明の実施の形態の動作を説明する。なお、図３は、本実施の形態の出力端子の印加電圧、レベルシフト部１１の出力電圧、比較部１３の出力を示す図である。

ここでは、オープンドレイン出力回路１００の出力端子ＯＵＴに、プルアップ電源電圧として、１．８Ｖまたは３．３Ｖのいずれかが一方が接続されるものとして、説明する。

まず、オープンドレイン出力回路１００を備える半導体チップに電源が供給された状態で、ＯＵＴ端子にプルアップ電源電圧（１．８Ｖ／３．３Ｖのいずれか）が印加された後、ラッチ１４のリセット端子にＬレベル（"０"）、オープンドレイン出力回路１００に接続される内部回路からの信号ＡをＨレベル（"１"）とする。

これによって、ＯＵＴ端子の電圧レベルはどちらのプルアップ電源電圧が印加されてもＬレベルとなり、レベルシフト部１１の出力が基準電圧生成部１２の出力電圧よりも低いレベルとなって、比較部１３の出力がＨ（"１"）レベルとなり、ラッチ１４の出力がＬレベルにクリアされる。

その後リセットを解除（すなわちＨレベルに）する。この状態では、ラッチ１４をクリアしているため、プルアップ電源電圧としては低いほうのレベル（ここでは１．８Ｖ）が選択された状態となる。

そして、信号ＡがＬレベルを出力した時点で、ＯＵＴ端子に印加されたプルアップ電源電圧が高いほうのレベル（３．３Ｖ）であった場合には、ＯＵＴ端子の電圧レベルがプルアップ電源電圧に等しくなり、レベルシフト部１１の出力が基準電圧生成部１２の出力電圧よりも高いレベルとなって、比較部１３の出力がＬレベルとなり、ラッチ１４の出力はＨレベルとなる。つまり印加されたプルアップ電源電圧を高いほうのレベル（３．３Ｖ）とした設定値がラッチ１４に取り込まれる。

一方、ＯＵＴ端子に印加されたプルアップ電源電圧が低いほうのレベル（１．８Ｖ）であった場合には、信号ＡがＬレベル、ＯＵＴ端子の電圧レベルがプルアップ電源電圧となっても、レベルシフト部１１の出力のレベルは基準電圧生成部１２の出力電圧よりも高いレベルとならないので比較部１３の出力はＨレベルのままである。つまり、ラッチ１４は低いほうのレベル（１．８Ｖ）を選択する設定値（Ｌ）のままである。

なお、プルアップ電源電圧が低いほうのレベル（１．８Ｖ）の場合は、この後信号ＡがＨレベルを出力（ＯＵＴがＬレベル）となっても、プルアップ電源電圧によらずレベルシフト部１１の出力は基準電圧生成部１２の出力電圧よりも低いレベルであるため、ラッチ１４に取り込まれたレベルを選択する設定値は変更されない。

次にレベルシフト部１１について説明する。レベルシフト部１１では、ＮＭＯＳトランジスタＮ２は、電流源として動作している。Ｎ１のゲート−ソース間電圧はＮ２に流れるドレイン電流と等しくなるようにその電圧が決まるため、ＮＭＯＳトランジスタＮ１のゲートに与えられる電圧により、レベルシフト部１１の出力する電圧は変化する。例えば、Ｎ１とＮ２のＬ、Ｗが等しい場合にはＮ１のゲート−ソース間電圧はＮ２のゲート−ソース間電圧と等しくなるため、出力端子ＯＵＴの電圧が３．３Ｖであった場合はレベルシフト部１１の出力電圧は、１．５Ｖとなる。

基準電圧生成部１２の出力電圧は抵抗Ｒ２、Ｒ３の設定により任意の値とすることが可能である。ここでは、仮にＲ２＝Ｒ３として０．９Ｖであるとすると、レベルシフト部１１の出力電圧は、基準電圧生成部１２の出力電圧を上回る。そのため、比較部１３はＬレベルの信号を出力する（図３参照）。ラッチ部１４のＲＳ−ＦＦにはＨレベルが設定され、Ｈレベルを保持し、出力する。ラッチ部１４がＨレベルを保持し、出力しているため、ＡＮＤゲート２１は、内部回路の出力する信号Ａに基づいたＨレベルあるいはＬレベルの出力を行う。

オープンドレイン出力回路１００の接続される後段の回路が、オープンドレイン出力回路１００の電源電圧よりも高い電圧で動作する回路であれば、本実施の形態のオープンドレイン出力回路１００は、出力信号をＮＭＯＳトランジスタＮ３およびＮ４で駆動する回路として動作する。

そのため、本実施の形態では、オープンドレイン出力回路１００が接続される後段回路が、オープンドレイン出力回路１００の電源電圧よりも高い電圧で動作する回路であれば、出力信号を２つのトランジスタＮ３及びＮ４で駆動する。この場合、オープンドレイン出力回路１００内のバッファ回路２は、駆動能力の高い回路として動作することが可能である。

逆に、オープンドレイン出力回路１００が接続される後段回路が、、オープンドレイン出力回路１００の電源電圧よりも低い電圧で動作する回路であった場合（出力端子ＯＵＴの電圧が１．８Ｖの場合）、回路起動時にレベルシフト部１１の出力電圧は、Ｎ１のゲート−ソース間電圧をＮ２のゲート−ソース間電圧と等しくするよう動作するため、０Ｖに近づくことになる。ただし実際には、０Ｖを出力するとＮ２に電流が流れなくなるため、Ｎ２に電流が流れるようドレインーソース間に０．５Ｖ程度の一定の電圧が発生することになる。この場合、前述したように基準電圧生成部１２の出力電圧がレベルシフト部１１の出力電圧を上回るため、比較部１３は、Ｈレベルの信号を出力する（図３参照）。比較部の出力に基づいてラッチ部１４は、Ｌレベルの信号を保持する。そのため、ＡＮＤゲート２１は、内部回路からの出力信号Ａに関わらずＬレベルの信号を出力する。この場合、ＮＭＯＳトランジスタＮ３は、出力信号の駆動に寄与せず、出力信号はＮＭＯＳトランジスタＮ４によってのみ駆動されることとなる。したがって、オープンドレイン出力回路１００が接続される後段回路の電源電圧が１．８Ｖであれば、出力信号の駆動をＮＭＯＳトランジスタＮ４のみで行う駆動能力を抑えたオープンドレイン出力回路１００とすることが可能である。

このように本発明の実施の形態によれば、起動時にレベル検出部１が検出したプルアップ電源電圧によって、バッファ回路２の駆動能力を変化させることが可能となる。バッファ回路２の駆動能力を変化させるため、オープンドレイン出力回路１００が接続される後段回路の電源電圧が変化した場合でも、その電源電圧に応じた駆動能力をオープンドレイン出力回路１００内で設定することが可能となる。そのため、オープンドレイン出力回路１００の後段に接続される回路の電源電圧が変化しても、その出力の遷移時間を安定させることが可能となる。

なお、上記の説明では、オープンドレイン出力回路１００が１．８Ｖの電源電圧で動作し、後段の回路が１．８Ｖあるいは３．３Ｖの電源電圧で動作する場合を例に説明したが、その逆の場合も可能である。例えば、オープンドレイン出力回路１００が３．３Ｖの電源電圧で動作し、後段の回路が１．８Ｖの電源電圧で動作するような場合、後段の回路に合わせて最適な駆動能力となるように、トランジスタ数を設定することが可能である。なお、オープンドレイン出力回路１００に接続される回路の電源電圧が、オープンドレイン出力回路１００の電源電圧よりも低くなるような場合などには、本実施の形態で示しているレベルシフト部１１は、必ずしも必要ではない。すなわち、本発明のオープンドレイン出力回路１００は、その出力に接続されうるプルアップ電源の複数の電圧レベルを、あらかじめ想定して設計される。このため、どのプルアップ電源の電圧レベルが印加されたかを、オープンドレイン出力回路１００に印加されたプルアップ電源電圧と、基準電圧生成部１２の出力電圧との高低判定によって、印加されたプルアップ電圧を判断できる。それゆえ、基準電圧生成部１２の出力電圧レベルは、印加が想定されたプルアップ電圧レベル（換言すれば判定すべきプルアップ電源電圧レベル）の間の値とすることができる。たとえば印加が想定されたプルアップ電圧レベルが１．８Ｖと３．３Ｖのいずれかである場合、基準電圧生成部１２の出力電圧は１．８Ｖと３．３Ｖの間の電圧であればどのようなレベルであってもよい。したがって、基準電圧生成部１２の出力電圧が、印加が想定されたプルアップ電圧レベルの間の値を出力できる構成である場合、レベルシフト部１１は、省略することが可能である。このような場合は、後述するようにレベル検出回路は、出力端子ＯＵＴのレベル検出が出来る構成となっていればよい。

実施形態２
図４は、本発明の実施形態２のオープンドレイン出力回路２００を示す回路図である。図４において、図２と同じ構成要素に関しては同一の符号を付し、その詳細な説明については、省略する。本実施の形態において、実施の形態１と異なるのはバッファ回路２の構成である。

図４に示した回路では、バッファ回路２がインバータ２２、スイッチ素子２３、２４及びＮＭＯＳトランジスタＮ５、Ｎ６で構成されている。インバータ２２は、上述したラッチ回路１４の出力を反転して出力する。スイッチ素子２３、ＮＭＯＳトランジスタＮ５は出力端子と接地電位の間に直列に接続されている。スイッチ素子２４、ＮＭＯＳトランジスタＮ６は、スイッチ素子２３及びＮＭＯＳトランジスタＮ５に対して並列に接続され、出力端子ＯＵＴと接地電位の間に直列に接続されている。スイッチ素子２３及び２４は、ラッチ部１４の出力に応じて、その導通状態が制御される。ＮＭＯＳトランジスタＮ５、Ｎ６のゲートには内部回路からの信号Ａが与えられている。図４では、スイッチ素子２３、２４としてＮＭＯＳトランジスタを用いた回路例を示している。ＮＭＯＳトランジスタＮ５及びＮ６は、サイズが異なり、その電流駆動能力が異なるトランジスタである。

図４に示した回路において、レベル検出回路１によって後段の回路の電源電圧に応じた信号が出力される点までは、実施の形態１で示した動作と同様である。ここで、仮に後段の回路の電源電圧が、オープンドレイン出力回路２００の電源電圧よりも高く、レベル検出回路１からＨレベルが出力されていた場合、スイッチ素子２３はオフ状態、スイッチ素子２４はオン状態となる。そのため、後段の回路の電源電圧がオープンドレイン出力回路の電源電圧よりも高い場合は、出力端子ＯＵＴの出力信号は、ＮＭＯＳトランジスタＮ６を用いて駆動される。一方、後段の回路の電源電圧が、オープンドレイン出力回路２００の電源電圧と同じ電圧の場合は、スイッチ素子２３がオン状態、スイッチ素子２４がオフ状態となる。そのため、出力端子ＯＵＴの出力信号はＮＭＯＳトランジスタＮ５を用いて駆動される。ここで、ＮＭＯＳトランジスタＮ６の駆動能力をＮＭＯＳトランジスタＮ５よりも大きく設定をしておけば、実施の形態１と同様に後段の回路の電源電圧に応じて、バッファ回路２の駆動能力を変化させることが可能となる。また、実施の形態1のＡＮＤゲート２１であれば、最低限で６つのトランジスタが必要となるが、本実施の形態では増加するトランジスタは４つでよく部品点数を減らすことが可能となる。

実施の形態３
図５は、本発明の実施の形態３のオープンドレイン出力回路３００を示す回路図である。図５において、図２と同じ構成要素に関しては同一の符号を付し、その詳細な説明については、省略する。本実施の形態において、実施の形態１と異なるのは、基準電圧生成部１２において複数種類の基準電圧を生成し、後段に接続される回路の電源電圧が例えば３段階に分かれていたとしても、対応可能とした点である。

そのため、本実施の形態の基準電圧生成部１２は、３つの抵抗Ｒ２、Ｒ３，Ｒ４が電源電圧と接地電位の間に直列に接続されている。また比較部１３は、第１、第２の比較器１３１、１３２の二つの比較器を有している。２つの比較器の比較結果を保持するため、ラッチ部１４も、ＲＳ−ＦＦ１４１、１４２の２つとされている。

さらに、バッファ回路部２では、第２のＡＮＤゲート２５及び出力端子ＯＵＴと接地電位の間に接続されたＮＭＯＳトランジスタＮ７が設けられている。

基準電圧生成部１２の低圧側の分圧点（Ｒ３とＲ４の間のノード）の第1の基準電圧が比較器１３２の非反転入力端子に接続され、高圧側の分圧点（Ｒ２とＲ３の間のノード）の第2の基準電圧が比較器１３１の非反転入力端子に接続されている。

ラッチ部１４のＲＳ−ＦＦ１４２には、比較器１３３の比較結果が入力されその値を保持する。ＲＳ−ＦＦ１４１には、比較器１３１の比較結果が保持される。ＲＳ−ＦＦ１４２の保持している値は、第２のＡＮＤゲート２５に入力され、ＲＳ−ＦＦ１４１の保持している値は、第１のＡＮＤゲート２１に入力される。

このように構成した場合、例えば起動時の出力端子ＯＵＴの電圧が３．３Ｖであれば、比較器１３１、１３２が共にＬレベルの信号を出力する。そのため、バッファ回路２ではＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ７の３つのトランジスタを用いて出力信号が駆動される。起動時の出力端子ＯＵＴの電圧が２．５Ｖの時は、比較器１３２のみがＬレベルの信号を検出し、ＮＭＯＳトランジスタＮ４、Ｎ７を用いて出力信号が駆動される。起動時の出力端子ＯＵＴの電圧が１．８Ｖであれば、比較器１３１、１３２が共にＬレベルの信号を出力せず（つまり、Ｈレベルを出力する）、ＮＭＯＳトランジスタＮ４のみで出力信号が駆動される。

このように、本実施の形態によれば、出力端子ＯＵＴに接続される回路の電源電圧が、多様になった場合でも、その電源電圧に合わせてオープンドレイン出力回路３００の駆動能力を設定することが可能である。なお、出力端子ＯＵＴに接続される回路の電源電圧がより、多段階で考えられる場合は、適宜その数に合わせて基準電圧、比較部を設定することで対応することが可能である。

変形例
前述のとおり、基準電圧生成部１２の出力電圧が、印加が想定されたプルアップ電圧レベルの間の値を出力できる構成である場合は、レベルシフト部１１を省略することができる。図６は、上記実施の形態１で述べたオープンドレイン出力回路１００において、レベルシフト部１１を省略した場合の回路の模式図である。ここでは、本発明のオープンドレイン出力回路１００は、１．８Ｖまたは３．３Ｖのいずれかのプルアップ電源に接続されるケースを示している。基準電圧生成部１２の出力電圧は、オープンドレイン出力回路１００に供給されるＩＯ電源電圧（３．３Ｖ）からＲ２，Ｒ３により分圧した電圧レベルとして供給する構成である。それゆえ、基準電圧生成部１２は、印加が想定されたプルアップ電圧レベル（１．８Ｖと３．３Ｖ）の間の値（望ましくは１．８Ｖと３．３Ｖの中間値）を、ＩＯ電源電圧（３．３Ｖ）とＲ２，Ｒ３から生成することが可能である。この場合、図６に示すように、出力端子ＯＵＴは、比較部１３の反転入力端子に直接接続される。比較部１３を構成するトランジスタの耐圧が、出力端子ＯＵＴに接続されるオープンドレイン電源電圧に十分に対応できるものであれば、このような構成とすることも可能である。これによって、レベルシフト部１１が必要ないため、回路面積の削減が可能である。

図７は、本実施の形態の変形例を示す模式図である。図７に示す模式図は、複数の回路に複数の信号を出力する場合を説明する為の模式図である。図７に示すレベル検出回路１'は、図２に示したレベル検出回路１のレベルシフト部１１、比較部１３、ラッチ部１４のみを有するレベル検出回路である。バッファ回路２は、図２、図４どちらに示したバッファ回路でもよい。図７に示すように、複数の出力がある場合は、図２において示した基準電圧生成部２１を複数のレベル検出回路１'に対して共通に設けることが可能となる。

このように複数のレベル検出回路１、バッファ回路２に対して共通で基準電圧を接続する構成とすれば例えば１つの半導体チップ上から複数の信号が出力される場合などに、半導体チップ上で１つの基準電圧生成部２１を設けることで、複数のオープンドレイン出力回路に対する基準電圧を提供することが可能である。また、それぞれの出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３が接続される後段の回路の電源電圧が、図７に例示するようにばらばらであった場合でも、個々のレベル検出回路１'で駆動能力を設定し、出力信号を生成することが可能である。

なお、図７では、本願発明のオープンドレインバッファは、１．８Ｖまたは３．３Ｖのプルアップ電源に接続できるように設計されており、ＯＵＴ１，３に１．８Ｖの、ＯＵＴ２に３．３Ｖのプルアップ電源にそれぞれ接続された例を示している。ＯＵＴ１〜３個々に対してレベル検出回路１'が設けられているが、判定のための基準電圧生成部１２の出力電圧はそれぞれに共用できるので、１つとする構成である。

また、図７に示す変形例とは異なる変形例の模式図を図８に示す。図７に示す例では、複数のバッファ回路２に対して、複数のレベル検出回路１'を有していた。これに対し、図８に示す例では、複数のバッファ回路２を１つのレベル検出回路１''によって制御する。

たとえば、複数のオープンドレイン出力回路がバスを構成した場合などは、これらのオープンドレイン出力回路は同じプルアップ電源レベルに接続される構成となる。バスの接続先のプルアップ電源レベルに応じてオープンドレイン出力回路の駆動能力を対応させるためには、バスを構成するオープンドレイン出力回路のうちの１つのプルアップ電源電圧を検出し、すべてのオープンドレイン出力回路の駆動能力を決定することが可能である。このような場合には、本願発明のオープンドレイン出力回路は、図８に示すような構成とすることができる。図８では、これら複数のオープンドレイン出力回路が１．８Ｖのプルアップ電源に接続されているが、１．８Ｖのプルアップ電源電圧をＯＵＴ１より入力しレベル検出をおこなって、すべてのオープンドレイン出力回路の駆動能力を変更している。

レベル検出回路１''は、出力端子ＯＵＴ１〜ＯＵＴ３のうち１つの出力端子のプルアップ電圧を検出し、この検出結果に応じて、同一のプルアップ電源電圧に接続された複数のバッファ回路２を同時に制御するレベル検出回路１''は、出力端子ＯＵＴ１〜ＯＵＴ３のそれぞれの電圧を検出し、この検出結果に応じて、複数のバッファ回路２を独立して制御する。

なお、本明細書では、たとえば図２、図６に示すように、基準電圧生成部１２は、オープンドレイン出力回路１００に供給されるＩＯ電源電圧（たとえば１．８Ｖや３．３Ｖ）からＲ２，Ｒ３により分圧した電圧レベルとして供給する構成と示したが、より正確に基準電圧を生成するためにレギュレータなどで構成することも可能である。図７、８の基準電圧生成部１２も同様である。

また、基準電圧生成部１２が出力する電圧は、レベルシフト部１１に有無に関わらず、印加が想定されたプルアップ電圧レベル（１．８Ｖと３．３Ｖ）の高低判定ができるレベルであればよい。図６のようにレベルシフト部１１を削除する場合は、印加が想定されたプルアップ電圧レベル（１．８Ｖと３．３Ｖ）間の値であればよい。

以上、実施の形態に基づいて詳細に説明したように、本発明では出力端子に印加されるプルアップ電源電圧によって、そのオープンドレイン出力回路内のバッファ回路の駆動能力が決定される。したがって、オープンドレイン出力回路に接続されるプルアップ電源電圧が複数種類ある場合でも、その出力信号の遷移時間を一定とすることが可能である。

以上、実施の形態について詳細に説明したが、本発明は本発明の主旨を逸脱しない限り、種々の変形が可能である。例えば、それぞれの実施の形態の構成要素を組み合わせて、図示していない回路例として使用することなども可能である。また、レベルシフト部、基準電圧生成部、ラッチ部やバッファ回路などは実施の形態の回路例に限定されず、上記詳細な説明で説明した動作を実施することが可能な回路であれば、種々の変形が可能である。

本発明のオープンドレイン出力回路を示す図である。 実施の形態１のオープンドレイン出力回路の詳細を示す回路図である。 実施の形態1の電圧レベルを示す図である。 実施の形態２のオープンドレイン出力回路の詳細を示す回路図である。 実施の形態３のオープンドレイン出力回路の詳細を示す回路図である。 変形例のオープンドレイン出力回路の詳細を示す回路図である。 変形例のオープンドレイン出力回路の詳細を示す回路図である。 変形例のオープンドレイン出力回路の詳細を示す回路図である。 従来の出力回路を示す図である。

符号の説明

１ レベル検出回路
２ バッファ回路
１１ レベルシフト部
１２ 基準電圧生成部
１３ 比較部
１４ ラッチ部（比較結果保持部）
２１、２５ ＡＮＤゲート
Ｎ１〜Ｎ７ トランジスタ
Ｒ１〜Ｒ４ 抵抗

Claims (9)

1. 出力端子に印加されるプルアップ電源電圧を検出するレベル検出回路と、
   前記レベル検出回路の検出結果に基づいて駆動能力が切り替えられるバッファ回路とを有するオープンドレイン出力回路。
2. 前記バッファ回路は、オープンドレインバッファを有するバッファ回路であることを特徴とする請求項１に記載のオープンドレイン出力回路。
3. 前記レベル検出回路は、
   前記出力端子に印加された電圧と基準電圧を比較する比較部と、
   前記比較部の比較結果を保持する比較結果保持部とを有する請求項１あるいは２に記載のオープンドレイン出力回路。
4. 前記レベル検出回路は、さらに、前記出力端子に印加された電圧をレベルシフトするレベルシフト部を有し、
   前記比較部は、前記レベルシフト部の出力電圧と前記基準電圧を比較することを特徴とする請求項３に記載のオープンドレイン出力回路。
5. 前記レベル検出回路は、さらに、前記基準電圧を生成する基準電圧生成部を有することを特徴とする請求項３あるいは４に記載のオープンドレイン出力回路。
6. 前記比較部は、
   出力端子に印加された電圧と第１の基準電圧を比較する第１の比較器と、
   出力端子に印加された電圧と第２の基準電圧を比較する第２の比較器とを有することを特徴とする請求項３乃至５のいずれか１項に記載のオープンドレイン出力回路。
7. 前記バッファ回路は、前記比較結果保持部の保持する比較結果に基づいて駆動能力が設定されることを特徴とする請求項３乃至５のいずれか１項に記載のオープンドレイン出力回路。
8. 前記バッファ回路は、複数の出力トランジスタを有し、前記比較結果保持部の保持する比較結果に基づいて出力信号を生成する出力トランジスタが決定されることを特徴とする請求項３乃至７のいずれか１項に記載のオープンドレイン出力回路。
9. 前記バッファ回路は、複数の出力トランジスタを有し、前記比較結果保持部の保持する比較結果に基づいて出力信号を生成する出力トランジスタの数が決定されることを特徴とする請求項３乃至７のいずれか１項に記載のオープンドレイン出力回路。

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