JP4280058B2 - インタフェース回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、それぞれ別の電源で駆動される2つの装置間で信号の送受信を行うインタフェース回路に関するものである。
【0002】
【従来の技術】
【0003】
【非特許文献1】
沖電気工業株式会社「PW66Kフラッシュライタシステム ユーザーズマニュアル」(1999-5-19)p.6-8
【0004】
図2は、上記非特許文献1に記載された従来のROM書込装置を含むROM書込システムの構成図である。
【0005】
このROM書込システムは、ホストコンピュータ1から与えられるプログラムやデータを、ユーザボード2上のマイコン2aに内蔵されたフラッシュメモリに書き込むもので、ROM書込装置10を有している。ホストコンピュータ1とROM書込装置10との間は、例えば、RS−232C規格のシリアル・インタフェースで接続されている。また、ROM書込装置10は、プローブケーブルを介して、ユーザボード2側の端子にプローブで接続するようになっている。
【0006】
ROM書込装置10は、交流(AC)アダプタ3から供給される直流(DC)12Vの電圧から、安定したDC5Vの電源電圧VCCを生成する電源部11を有している。電源部11の出力側は電源ノードNPに接続され、この電源ノードNPから制御部12に電源電圧VCCが与えられるようになっている。更に、このROM書込装置10は、制御部12とユーザボード2上のマイコン2aとの間で信号の送受信を行うためのインタフェース部(I/F)13を備えている。
【0007】
インタフェース部13は、各信号に対応する3ステートバッファ13a,13b,13cを有している。3ステートバッファ13a,13bは、それぞれ制御部12から出力されるクロック信号CKと書込データWDをマイコン2a側に送信するもので、3ステートバッファ13cは、マイコン2aから読み出されるデータDATを受信して、制御部12に与えるものである。3ステートバッファ13a〜13cは、制御端子に与えられる信号が“H”のときに入力端子の信号を出力端子に伝え、制御端子の信号が“L”のときには出力端子を高インピーダンスにするものである。
【0008】
3ステートバッファ13a〜13cの制御端子は、それぞれプルアップ抵抗14a〜14cを介して電源ノードNPに接続され、制御部12からの信号によって制御されるようになっている。また、3ステートバッファ13cの出力側には、異常入力電圧による制御部12の破壊を防止するために、接地電圧GNDと電源電圧VCCに対してそれぞれ逆方向接続となるように、保護ダイオード15,16が接続されている。
【0009】
更に、インタフェース部13は、ROM書込装置10の電源電圧VCCとマイコン側の電源電圧VTG(例えば、2〜5V)の相違による誤動作等を防止するために、ユーザボード2側の電源部2bから与えられる電源電圧VTGによって駆動されるようになっている。
【0010】
なお、ユーザボード2上の電源部2bは、マイコン2aの通常の動作に必要な電源電圧VTGを生成するもので、このマイコン2aに内蔵されたフラッシュメモリ書込用の高電圧VPPは、ACアダプタ3からROM書込装置10に供給されるDC12Vがそのまま与えられるようになっている。
【0011】
このようなROM書込システムでは、ホストコンピュータ1からマイコン2aに内蔵されたフラッシュメモリに書き込むデータが、RS−232Cインタフェースを介してROM書込装置10の制御部12に与えられる。与えられたデータは、制御部12によってマイコン2a側の書き込み手順に従った形式のデータに変換され、所定のプロトコルに従ってインタフェース部13に与えられる。インタフェース部13では、与えられたデータがユーザボード2側の電源電圧VGTに対応した信号レベルに変換され、プローブケーブルを介してマイコン2a側に出力される。これにより、マイコン2aに内蔵されたフラッシュメモリにデータが書き込まれる。
【0012】
一方、フラッシュメモリに書き込まれたデータをチェックするために、マイコン2aから読み出されたデータDATは、3ステートバッファ13cを介して制御部12に与えられる。制御部12では、書き込んだデータと読み出したデータを比較し、書き込みが正しく行われたか否かを判定することができる。
【0013】
【発明が解決しようとする課題】
しかしながら、従来のROM書込システムでは、次のような課題があった。
【0014】
図3は、従来のROM書込システムにおける問題点の説明図である。
【0015】
ROM書込装置10とユーザボード2をプローブケーブルで接続し、ユーザボード2の電源が投入されると共に、このユーザボード2から“H”のデータ信号DATが出力された状態で、ROM書込装置10の電源が切断(ACアダプタ3が外れた状態に)されると、インタフェース部13が発熱したり、場合によっては熱破壊を生ずることがあった。
【0016】
これは、ACアダプタ3が外されたことにより、電源ノードNPに電源電圧VCCが印加されなくなり、本来、逆方向接続であるべき保護ダイオード16が順方向接続になって、3ステートバッファ13cの出力信号が、この保護ダイオード16及びプルアップ抵抗14cを介して制御端子に帰還されることによるものである。
【0017】
図3中に例示したように、3ステートバッファ13cは、電源端子VD、接地端子VS、入力端子I、出力端子O及び制御端子Cを有し、インバータ21,22、NAND23、NOR24、PMOS25及びNMOS26で構成されている。
【0018】
3ステートバッファ13cの制御端子Cは、インバータ21の入力側に接続され、このインバータ21の出力側がインバータ22とNAND23の一方の入力側に接続されている。また、インバータ22の出力側は、NOR24の一方の入力側に接続されている。入力端子Iは、NAND23とNOR24の他方の入力側に接続され、このNAND23とNOR24の出力側が、それぞれPMOS25とNMOS26のゲートに接続されている。そして、PMOS25とNMOS26のドレインが、出力端子Oに接続されている。
【0019】
このような3ステートバッファ13cによるインタフェースにおいて、電源ノードNPに電源電圧VCC(例えば、5V)が供給された状態で、電源端子VDにユーザボード2から電源電圧VTG(例えば、5V)が与えられ、更に入力端子Iに“H”のデータ信号DATが与えられると、出力端子Oの信号はほぼ電源電圧VTGとなる。
【0020】
ここでACアダプタ3が取り外されると、電源ノードNPに供給される電源電圧VCCはなくなる。これにより、3ステートバッファ13cの出力端子Oの“H”の信号が、保護ダイオード16及び電源ノードNPを介して制御部12に印加される。これにより、制御部12に負荷電流が流れ、電源ノードNPの電位が低下する。
【0021】
電源ノードNPの電位は、プルアップ抵抗14cを介して3ステートバッファ13cの制御端子Cに与えられるが、この制御端子Cの電位が電源電圧VTGのほぼ1/2になると、インバータ21を構成するPMOS21aとNMOS21bに貫通電流が流れる。これにより、インタフェース部13が発熱し、場合によっては熱破壊につながるという現象が生ずるのである。
【0022】
【課題を解決するための手段】
前記課題を解決するために、本発明は、それぞれ異なる電源部を備えた第1及び第2の装置間の信号を入出力するためのインタフェース回路を、第2の装置の電源部から供給される第2の電源電圧で駆動され、電源ノードに第1の電源電圧が出力されているときには第2の装置から与えられる信号と同じ論理値の信号を出力側に出力し、該電源ノードに該第1の電源電圧が出力されていないときには出力側をハイインピーダンス状態にする3ステートバッファと、前記第2の電源電圧で駆動され、前記電源ノードに前記第1の電源電圧が出力されているときにはオン状態となって前記3ステートバッファの出力側を前記第1の装置の論理回路の入力側に接続し、該電源ノードに該第1の電源電圧が出力されていないときにはオフ状態となって該3ステートバッファの出力側と該論理回路の入力側の間を切断するアナログスイッチとを有する構成にしている。
【0023】
本発明によれば、このようにインタフェース回路を構成したので、第1の電源電圧がなくなると、アナログスイッチがオフ状態となり、3ステートバッファの出力側が論理回路と完全に遮断される。これにより、3ステートバッファの出力電圧がこの3ステートバッファの制御信号として回り込むことがなくなる。
【0024】
【発明の実施の形態】
【0025】
(第1の実施形態)
図1は、本発明の第1の実施形態を示すROM書込システムの構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
【0026】
このROM書込システムは、図2のROM書込システムと同様に、ホストコンピュータ1から与えられるプログラムやデータを、ユーザボード2上のマイコン2aに内蔵されたフラッシュメモリに書き込むもので、ROM書込装置10Aを有している。ホストコンピュータ1とROM書込装置10Aの間は、例えばRS−232C規格のシリアル・インタフェースで接続されている。また、ROM書込装置10Aは、プローブケーブルを介してユーザボード2側の端子にプローブで接続するようになっている。
【0027】
ROM書込装置10Aは、ACアダプタ3から供給されるDC12Vを、逆流防止用のダイオード17と平滑用のキャパシタ18を介して入力し、安定したDC5Vの電源電圧VCCを生成する電源部11を有している。電源部11の出力側は電源ノードNPに接続され、この電源ノードNPから書き込みの制御を行うための制御部12に、電源電圧VCCが与えられるようになっている。更に、このROM書込装置10Aは、制御部12とユーザボード2上のマイコン2aとの間で信号の送受信を行うためのインタフェース部13を有している。
【0028】
インタフェース部13は、各信号に対応する3ステートバッファ13a〜13cを有している。このうち、3ステートバッファ13a,13bは、それぞれ制御部12から出力されるクロック信号CKと書込データWDをマイコン2a側に送信するもので、3ステートバッファ13cは、マイコン2aから読み出されるデータDATを受信して制御部12に与えるものである。3ステートバッファ13a〜13cは、制御端子に与えられる信号が“H”のときに、入力端子の信号を出力端子に伝え、制御端子の信号が“L”のときには、出力端子を高インピーダンスにするものである。
【0029】
3ステートバッファ13a〜13cの制御端子は、それぞれプルアップ抵抗14a〜14cを介して電源ノードNPに接続されると共に、制御部12から制御されるようになっている。このインタフェース部13は、ROM書込装置10Aの電源電圧VCCとマイコン側の電源電圧VTG(例えば、2〜5V)の相違による誤動作等を防止するために、ユーザボード2側の電源部2bから与えられる電源電圧VTGによって駆動されるようになっている。
【0030】
なお、ユーザボード2上の電源部2bは、マイコン2aの通常の動作に必要な電源電圧VTGを生成するもので、このマイコン2aに内蔵されたフラッシュメモリ書込用の高電圧VPPは、ACアダプタ3からROM書込装置10に供給されるDC12Vがそのまま与えられるようになっている。
【0031】
3ステートバッファ13cの出力側は、ユーザボード2の電源電圧VTGで駆動されるアナログスイッチ30を介して制御部12に接続されている。アナログスイッチ30は、PMOS31及びNMOS32を並列に接続したスイッチ部と、これらのPMOS31及びNMOS32をオン/オフ制御する2段のインバータで構成されている。
【0032】
PMOS31とNMOS32の基板電位は、それぞれ電源電圧側と接地電圧側に接続されている。PMOS33とNMOS34で構成される初段のインバータの入力側は電源ノードNPに接続され、その出力側はPMOS31のゲートに接続されている。また、PMOS35とNMOS36で構成される次段のインバータの出力側はNMOS32のゲートに接続されている。
【0033】
アナログスイッチ30の出力側には、異常入力電圧による制御部12の破壊を防止するために、接地電圧GNDと電源電圧VCCに対してそれぞれ逆方向接続となるように、保護ダイオード15,16が接続されている。
【0034】
次に、動作を説明する。
【0035】
ROM書込装置10Aとホストコンピュータ1をRS−232Cインタフェースで接続すると共に、このROM書込装置10Aに書き込み対象のユーザボード2をプローブケーブルを介して接続する。更に、ROM書込装置10Aに、ACアダプタ3からDC12Vを供給すると共に、ユーザボード2の電源を投入する。これにより、アナログスイッチ30はオン状態に設定される。
【0036】
このような状態で、ホストコンピュータ1からマイコン2aに内蔵されたフラッシュメモリに書き込むデータが、RS−232Cインタフェースを介してROM書込装置10Aの制御部12に与えられる。与えられたデータは、制御部12によってマイコン2a側の書込手順に従った形式のデータに変換され、所定のプロトコルに従ってインタフェース部13に与えられる。
【0037】
インタフェース部13では、与えられたデータがユーザボード2側の電源電圧VGTに対応した信号レベルに変換され、プローブケーブルを介してマイコン2aに与えられる。これにより、マイコン2aに内蔵されたフラッシュメモリにデータが書き込まれる。
【0038】
一方、フラッシュメモリに書き込まれたデータをチェックするために、マイコン2aから読み出されたデータDATは、3ステートバッファ13cとアナログスイッチ30を介して制御部12に与えられる。制御部12では、書き込んだデータと読み出したデータが比較され、書き込みが正しく行われたか否かが判定される。
【0039】
ここで、ユーザボード2側の電源を投入したままで、ROM書込装置10A側のACアダプタ3を外したとする。これにより、電源ノードNPに印加されていた電源電圧VCCがなくなり、この電源ノードNPは制御部12の論理回路を構成するトランジスタ等を介して接地電圧GNDに接続され、この電源ノードNPの電位はほぼ接地電圧GNDに等しくなる。
【0040】
アナログスイッチ30は、電源ノードNPの電位によってオン/オフ制御されているので、この電源ノードNPが接地電圧GNDになると、オフ状態となる。これにより、3ステートバッファ13cの出力信号がアナログスイッチ30の出力側に出ることはない。このため、電源ノードNPの電位は接地電圧GNDに保たれ、インタフェース部13は完全にオフ状態となる。
【0041】
以上のように、この第1の実施形態のROM書込システムにおけるROM書込装置10Aは、インタフェース部13の出力側に、電源ノードNPの電位で制御されるアナログスイッチ30を設けている。これにより、ユーザボード2の電源を投入したままで、ROM書込装置10Aの電源を切断しても、このユーザボード2の電源の回り込みが阻止され、インタフェース部13の発熱や熱破壊を防止することができるという利点がある。
【0042】
(第2の実施形態)
図4は、本発明の第2の実施形態を示すインタフェース回路の構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
【0043】
この図4のインタフェース回路は、例えば図1のROM書込システムと同様に、それぞれ異なる電源を有する第1の装置(例えば、ROM書込装置)と第2の装置(例えば、ユーザボード)との間で、信号の送受信を行うために設けられたものである。
【0044】
このインタフェース回路は、図示しないACアダプタから供給されるDC電圧を、逆流防止用のダイオード17と平滑用のキャパシタ18を介して入力し、安定した電源電圧VCCを生成する電源部11を有している。電源部11の出力側は電源ノードNPに接続され、この電源ノードNPから論理回路17に電源電圧VCCが与えられるようになっている。
【0045】
更に、このインタフェース回路は、図示しない第2の装置から与えられるデータ信号DATを受信するための3ステートバッファ13cを有している。3ステートバッファ13cは、制御端子に与えられる信号が“H”のときに入力端子の信号を出力端子に伝え、制御端子の信号が“L”のときには出力端子を高インピーダンスにするものである。3ステートバッファ13cの制御端子は、プルアップ抵抗14cを介して電源ノードNPに接続されている。3ステートバッファ13cは、電源電圧VCCと第2の装置側の電源電圧VTGの相違による誤動作等を防止するために、この第2の装置側から与えられる電源電圧VTGによって駆動されるようになっている。
【0046】
3ステートバッファ13cの出力側は、第2の装置側の電源電圧VTGで駆動されるアナログスイッチ30を介して論理回路17に接続されている。アナログスイッチ30は、制御端子に与えられる信号によって、入力側と出力側の接続をオン/オフするもので、この制御端子には電圧検出器40の出力信号が与えられるようになっている。
【0047】
電圧検出器40は、電源ノードNPの電圧を検出して、この電圧が基準電圧を越えていれば“H”の出力信号を出力するものである。この電圧検出器40は、電源ノードNPの電圧を分圧する抵抗41,42と、基準値を生成する定電流回路及びツェナーダイオード44を有している。分圧された電圧は、比較回路(CMP)45によって基準値と比較されるようになっている。比較回路45の出力側は、ソースが接地電圧GNDに接続されてオープンドレインとなったNMOS46のゲートに接続されている。
【0048】
NMOS46のドレインは、負荷抵抗47を介して第2の装置側の電源電圧VTGに接続され、このNMOS46のドレインからアナログスイッチ30に対する制御用の信号が出力されるようになっている。
【0049】
次に動作を説明する。
【0050】
3ステートバッファ13cとアナログスイッチ30は、第2の装置側から与えられる電源電圧VTGによって駆動される。また、ACアダプタからDC電圧が供給されると、電源部11によって電源電圧VCCが生成され、電源ノードNPに出力される。これにより、電圧検出器40の出力信号は“H”となり、アナログスイッチ40はオン状態となる。また、3ステートバッファ13cの制御端子にはプルアップ抵抗14cを介して電源電圧VCCが与えられる。これにより、第2の装置側から与えられたデータ信号DATは、3ステートバッファ13cとアナログスイッチ30を通過して制御部12に出力される。
【0051】
ここで、ACアダプタからのDC電圧供給が停止され、電源ノードNPの電圧が低下して基準電圧以下になると、電圧検出器40の出力信号は“L”となる。これにより、アナログスイッチ30はオフ状態となり、3ステートバッファ13cの出力信号は遮断され、電源ノードNPは接地電圧GNDとなる。
【0052】
以上のように、この第2の実施形態のインタフェース回路は、3ステートバッファ13cの出力側にアナログスイッチ30を設けると共に、電源ノードNPの電圧を検出する電圧検出器40を設け、この電圧検出器40の出力信号によってアナログスイッチ30を制御するようにしている。
【0053】
これにより、第2の装置の電源を投入したままで、第1の装置側の電源を切断しても、この第2の装置の電源電圧VTGの回り込みが確実に阻止され、3ステートバッファ13cの発熱や熱破壊を防止することができるという利点がある。また、電圧検出器40の出力信号は電源電圧VTGを越えることがないので、電源電圧VCCが電源電圧VTGよりも高い場合でも、アナログスイッチ30を破壊したり誤動作させるおそれがないという利点がある。
【0054】
(第3の実施形態)
図5は、本発明の第3の実施形態を示すインタフェース回路の構成図であり、図4中の要素と共通の要素には共通の符号が付されている。
【0055】
このインタフェース回路は、図4中のアナログスイッチ30を削除して3ステートバッファ13cの出力側を制御部12に直接接続すると共に、プルアップ抵抗14cと3ステートバッファ13cの制御端子の間に、アナログスイッチ30Aを挿入したものである。アナログスイッチ30Aは、第2の装置側から与えられる電源電圧VTGで駆動され、電圧検出器40の出力信号によってオン/オフ制御されるようになっている。その他の構成は、図4と同様である。
【0056】
次に動作を説明する。
【0057】
第2の装置側から電源電圧VTGが与えられると、3ステートバッファ13cとアナログスイッチ30Aが駆動される。また、ACアダプタからDC電圧が供給されると、電源部11によって電源電圧VCCが生成され、電源ノードNPに出力される。これにより、電圧検出器40の出力信号は“H”となり、アナログスイッチ30Aがオン状態となって、電源ノードNPの電圧がプルアップ抵抗14cとアナログスイッチ30Aを介して、3ステートバッファ13cの制御端子に与えられる。そして、第2の装置側から与えられるデータ信号DATは、3ステートバッファ13cを通過して制御部12に出力される。
【0058】
ここで、ACアダプタのDC電圧供給が停止され、電源ノードNPの電圧が低下して基準電圧以下になると、電圧検出器40の出力信号は“L”となる。これにより、アナログスイッチ30Aはオフ状態となり、3ステートバッファ13cに対する制御信号は“L”となって、第2の装置側から与えられるデータ信号DATは遮断される。
【0059】
以上のように、この第3の実施形態のインタフェース回路は、3ステートバッファ13cに対する制御信号をアナログスイッチ30Aを介して与えるようにすると共に、電源ノードNPの電圧を検出する電圧検出器40を設け、この電圧検出器40の出力信号によってアナログスイッチ30Aを制御するようにしている。これにより、第2の実施形態と同様の利点に加えて、3ステートバッファ13cと制御部12との間が直接接続されているので、アナログスイッチによる信号レベルの低下や遅延等が生じないという利点がある。
【0060】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【0061】
(a) ROM書込システムにおけるインタフェース回路について説明したが、それぞれ別の電源を有する2つの装置間のインタフェース回路として適用することができる。
【0062】
(b) アナログスイッチ30や電圧検出器40の回路構成は、例示したものに限定されない。
【0063】
【発明の効果】
以上詳細に説明したように、本発明によれば、第1の装置の電源電圧によって、3ステートバッファの出力側とこの第1の装置内の論理回路との間、またはこの3ステートバッファに対する制御信号の経路をオン/オフ制御するアナログスイッチを有している。これにより、第1の装置の電源電圧がなくなったときに、第2の装置側の電源電圧が3ステートバッファの制御端子に回り込むことがなくなり、この3ステートバッファの発熱や熱破壊を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すROM書込システムの構成図である。
【図2】従来のROM書込装置を含むROM書込システムの構成図である。
【図3】従来のROM書込システムにおける問題点の説明図である。
【図4】本発明の第2の実施形態を示すインタフェース回路の構成図である。
【図5】本発明の第3の実施形態を示すインタフェース回路の構成図である。
【符号の説明】
11 電源部
12 制御部
13 インタフェース部
13a〜13c 3ステートバッファ
14a〜14c プルアップ抵抗
15,16 保護ダイオード
17 論理回路
30,30A アナログスイッチ
40 電圧検出器
Claims (3)
- それぞれ異なる電源部を備えた第1及び第2の装置間の信号を入出力するためのインタフェース回路であって、
前記第1の装置に外部から所定の電力が供給されたときに該第1の装置の電源部から第1の電源電圧が出力される電源ノードと、
前記第2の装置の電源部から供給される第2の電源電圧で駆動され、前記電源ノードに前記第1の電源電圧が出力されているときには該第2の装置から与えられる信号と同じ論理値の信号を出力側に出力し、該電源ノードに該第1の電源電圧が出力されていないときには出力側をハイインピーダンス状態にする3ステートバッファと、
前記第2の電源電圧で駆動され、前記電源ノードに前記第1の電源電圧が出力されているときにはオン状態となって前記3ステートバッファの出力側を前記第1の装置の論理回路の入力側に接続し、該電源ノードに該第1の電源電圧が出力されていないときにはオフ状態となって該3ステートバッファの出力側と該論理回路の入力側の間を切断するアナログスイッチと、
前記論理回路の入力側と前記電源ノード及び共通電位との間にそれぞれ逆方向接続となるように設けられた保護用ダイオードとを、
備えたことを特徴とするインタフェース回路。 - それぞれ異なる電源部を備えた第1及び第2の装置間の信号を入出力するためのインタフェース回路であって、
前記第1の装置に外部から所定の電力が供給されたときに該第1の装置の電源部から第1の電源電圧が出力される電源ノードと、
前記電源ノードの電圧が基準電圧を越えているときに制御信号を出力する電圧検出器と、
前記第2の装置の電源部から供給される第2の電源電圧で駆動され、前記電源ノードに前記第1の電源電圧が出力されているときには該第2の装置から与えられる信号と同じ論理値の信号を出力側に出力し、該電源ノードに該第1の電源電圧が出力されていないときには出力側をハイインピーダンス状態にする3ステートバッファと、
前記第2の電源電圧で駆動され、前記制御信号が出力されているときにはオン状態となって前記3ステートバッファの出力側を前記第1の装置の論理回路の入力側に接続し、該制御信号が出力されていないときにはオフ状態となって該3ステートバッファの出力側と該論理回路の入力側の間を切断するアナログスイッチと、
前記論理回路の入力側と前記電源ノード及び共通電位との間にそれぞれ逆方向接続となるように設けられた保護用ダイオードとを、
備えたことを特徴とするインタフェース回路。 - それぞれ異なる電源部を備えた第1及び第2の装置間の信号を入出力するためのインタフェース回路であって、
前記第1の装置に外部から所定の電力が供給されたときに該第1の装置の電源部から第1の電源電圧が出力される電源ノードと、
前記電源ノードの電圧が基準電圧を越えているときに制御信号を出力する電圧検出器と、
前記第2の装置の電源部から供給される第2の電源電圧で駆動され、制御端子に前記第1の電源電圧が与えられたときには該第2の装置から与えられる信号と同じ論理値の信号を出力側に接続された前記第1の装置の論理回路の入力側に与え、該制御端子に該第1の電源電圧が与えられていないときには出力側をハイインピーダンス状態にする3ステートバッファと、
前記第2の電源電圧で駆動され、前記制御信号が出力されているときにはオン状態となって前記電源ノードを前記3ステートバッファの制御端子に接続し、該制御信号が出力されていないときにはオフ状態となって該電源ノードと該3ステートバッファの制御端子の間を切断するアナログスイッチと、
前記論理回路の入力側と前記電源ノード及び共通電位との間にそれぞれ逆方向接続となるように設けられた保護用ダイオードとを、
備えたことを特徴とするインタフェース回路。
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