JP5060403B2 - 半導体記憶装置 - Google Patents
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Description
3、13、23 制御回路
24 リレー回路
4、6、14、17 メモリセルブロック
5、7、15、18 センスアンプ
16、19 参照電位発生回路
31 メモリテスタ
70、71、72 半導体記憶装置(FeRAM)
BL0、BL1、/BL0 ビット線
BSL0〜3 分離制御線
BSSL、/BSSL ビット線選択線
BSST0〜3 ビット線選択トランジスタ
BST0〜3 分離制御トランジスタ
DPECL0、DPECL1、DPEDL0、DPEDL1 制御線
DPrRL0〜3 基準ダミー制御線
DWLRL0、DWLRL1、/DWLRL0、/DWLRL1 基準ダミーワード線
KC、KC0〜3 強誘電体キャパシタ
MC、MC0〜3 メモリセル
MCAP0、MCAP1 MOSキャパシタ
MCT、MCT0〜3 メモリセルトランジスタ
PL、/PL、PL0、PL1 プレート線
WL0〜3 ワード線
SDAL0、SDAL1、SDBL0、SDBL1、SDL0〜3 参照電位制御線
SDT0〜3 参照電位制御トランジスタ
ST11〜16、ST21〜26 制御トランジスタ
Pad1〜7、Pad11〜17、Padk、Padm 端子
VDXL0〜3、VDXEL0、VDXEL1、VDXFL0、VDXFL1、VDYL1〜k 参照電位電源線
VSS 低電位側電源(接地電位)
Claims (5)
- ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
前記メモリセルが複数個設けられる複数のメモリセルアレイと、
前記メモリセルアレイに参照電位を供給する参照電位電源線と、
前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、
前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいてオン・オフ動作するスイッチと、
前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
を具備し、
前記参照電位電源線は2つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。 - ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
前記メモリセルが複数個設けられる複数のメモリセルアレイと、
前記メモリセルアレイに参照電位を供給する参照電位電源線と、
前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、
前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいて蓄積された電荷を選択されたビット線に供給する参照電位発生回路と、
前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
を具備し、
前記参照電位電源線は2つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。 - ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
前記メモリセルが複数個設けられる複数のメモリセルアレイと、
参照電位が入力され、前記複数のメモリセルアレイ毎に前記参照電位の供給期間を変更するリレー回路と、
前記リレー回路に接続され、前記リレー回路から出力される参照電位が伝送され、前記メモリセルアレイに参照電位を供給する参照電位電源線と、
前記参照電位電源線と前記ビット線の間に設けられ、オン・オフ動作するスイッチと、
前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
を具備し、
前記参照電位電源線は2つ以上設けられ、それぞれ互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。 - ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
前記メモリセルが複数個設けられる複数のメモリセルアレイと、
参照電位が入力され、前記複数のメモリセルアレイ毎に前記参照電位を変更するリレー回路と、
前記リレー回路に接続され、前記リレー回路から出力される参照電位が伝送され、前記メモリセルアレイに参照電位を供給する参照電位電源線と、
前記参照電位電源線と前記ビット線の間に設けられ、蓄積された電荷を選択されたビット線に供給する参照電位発生回路と、
前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
を具備し、
前記参照電位電源線は2つ以上設けられ、それぞれ互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。 - 前記メモリセルは、1T1C型或いはTC並列ユニット直列接続型の強誘電体メモリセルであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
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