JP5060403B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、強誘電体メモリデバイスに関する。
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、或いはＲｅＲＡＭ（Resistive Random Access Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとトランジスタからメモリセルが構成される。ＦｅＲＡＭでは、参照電位を変えて、例えば“０（ゼロ）書き込み、０（ゼロ）読み出し試験”や“１書き込み、１読み出し試験”などによるメモリセルのテストが行われる（例えば、特許文献１参照。）。
特許文献１などに記載されているＦｅＲＡＭのテストでは、例えばビット線にチップ外部より直接参照電位を印加する方式、或いはキャパシタ内蔵の参照電位発生回路を用いてビット線に参照電位を印加する方式などがある。チップ外部より直接参照電位を印加する方式ではビット線をプリチャージするまでに多くの時間を要するという問題点がある。参照電位発生回路を用いる方式では、参照電位の切り替え時間に多くの時間を要するという問題点がある。
特開２００２−２１６４９８号公報
本発明は、複数の参照電位で実行されるテストの時間を短縮化することができる半導体記憶装置を提供する。
本発明の一態様の半導体記憶装置は、ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、前記メモリセルが複数個設けられる複数のメモリセルアレイと、前記メモリセルアレイに参照電位を供給する参照電位電源線と、前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいてオン・オフ動作するスイッチと、前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプとを具備し、前記参照電位電源線は２つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする。
更に、本発明の他態様の半導体記憶装置は、ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、前記メモリセルが複数個設けられる複数のメモリセルアレイと、前記メモリセルアレイに参照電位を供給する参照電位電源線と、前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいて蓄積された電荷を選択されたビット線に供給する参照電位発生回路と、前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプとを具備し、前記参照電位電源線は２つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする。
本発明によれば、参照電位を用いて実行されるテストの時間を短縮化することができる半導体記憶装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。なお、以下実施例は、情報記憶用のキャパシタとして強誘電体を用いた半導体記憶装置（ＦｅＲＡＭ）として行う。
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示すブロック図、図２は半導体記憶装置の内部構成を示す回路図、図３はメモリセルを示す回路図である。本実施例では、１Ｔ１Ｃ型の強誘電体メモリの一つのセルアレイの読み出しサイクルの中で、他のセルアレイの参照電位プリチャージを行う。
図１に示すように、半導体記憶装置７０には、メモリセルアレイ１、メモリセルアレイ２、制御回路３、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。半導体記憶装置７０は、メモリセルが1個のメモリセルトランジスタと1個の強誘電体キャパシタから構成される１Ｔ１Ｃ型の強誘電体メモリである。半導体記憶装置７０では、選択されたビット線に直接参照電位を供給する方式を用いてテスト（スクリーニング試験）が実行される。
端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋは半導体記憶装置７０の上端部に配置され、端子Ｐａｄ１１乃至１７、・・・、端子Ｐａｄｍは半導体記憶装置７０の下端部に配置される。
メモリセルアレイ１は半導体記憶装置７０の左部に配置され、例えば端子Ｐａｄ４に接続される参照電位電源線ＶＤＸＬ０及び端子Ｐａｄ５に接続される参照電位電源線ＶＤＸＬ１が延在する。メモリセルアレイ２は半導体記憶装置７０の右部に配置され、例えば端子Ｐａｄ６に接続される参照電位電源線ＶＤＸＬ２及び端子Ｐａｄ７に接続される参照電位電源線ＶＤＸＬ３が延在する。
参照電位電源線ＶＤＸＬ０及びＶＤＸＬ１はメモリセルアレイ１の領域Ａを貫通し、参照電位電源線ＶＤＸＬ２及びＶＤＸＬ３はメモリセルアレイ２の領域Ｂを貫通する。参照電位電源線ＶＤＸＬ０乃至３には、例えば半導体記憶装置７０の外部から供給され、参照電位が伝送される。この参照電位は、半導体記憶装置７０のテスト（スクリーニング試験）のとき、例えばメモリテスタから供給される。
制御回路３は、半導体記憶装置７０内に設けられ、メモリセルの書き込み、読み出し、消去などのメモリ制御と、ビット線への参照電位の供給制御などを行う。なお、制御回路３をビット線への参照電位の供給制御に使用し、メモリセルの書き込み、読み出し、消去などのメモリ制御は別の制御回路に担当させてもよい。
メモリセルアレイ１の領域Ａには、図２に示すように、メモリセルブロック４、センスアンプ５、参照電位制御トランジスタＳＤＴ０、及び参照電位制御トランジスタＳＤＴ１が設けられる。
メモリセルブロック４は、複数のメモリセルを有し、ビット線ＢＬ０及びビット線ＢＬ１に接続される。内部構成は後述する。
参照電位制御トランジスタＳＤＴ０は、ソース或いはドレインの一方がビット線ＢＬ０に接続され、ソース或いはドレインの他方が参照電位電源線ＶＤＸＬ０に接続され、ゲートが制御回路３に接続される参照電位制御線ＳＤＡＬ０に接続される。参照電位制御トランジスタＳＤＴ０は、参照電位電源線ＶＤＸＬ０を伝送する参照電位が供給され、参照電位制御線ＳＤＡＬ０を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ０に接続されるメモリセルに参照電位を供給する。
参照電位制御トランジスタＳＤＴ１は、ソース或いはドレインの一方がビット線ＢＬ１に接続され、ソース或いはドレインの他方が参照電位電源線ＶＤＸＬ１に接続され、ゲートが制御回路３に接続される参照電位制御線ＳＤＡＬ１に接続される。参照電位制御トランジスタＳＤＴ１は、参照電位電源線ＶＤＸＬ１を伝送する参照電位が供給され、参照電位制御線ＳＤＡＬ１を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ１に接続されるメモリセルに参照電位を供給する。
センスアンプ５は、ビット線ＢＬ０とビット線ＢＬ１に接続され、図示しない高電位側電源ＶＣＣと低電位側電源ＶＳＳの間に設けられ、ビット線ＢＬ０或いはビット線ＢＬ１が選択されたときに、選択されたビット線のメモリセルの情報を読み出す。
メモリセルアレイ２の領域Ｂには、図２に示すように、メモリセルブロック６、センスアンプ７、参照電位制御トランジスタＳＤＴ２、及び参照電位制御トランジスタＳＤＴ３が設けられる。
メモリセルブロック６は、複数のメモリセルを有し、ビット線ＢＬ０及びビット線ＢＬ１に接続される。内部構成は後述する。
参照電位制御トランジスタＳＤＴ２は、ソース或いはドレインの一方がビット線ＢＬ０に接続され、ソース或いはドレインの他方が参照電位電源線ＶＤＸＬ２に接続され、ゲートが制御回路３に接続される参照電位制御線ＳＤＢＬ０に接続される。参照電位制御トランジスタＳＤＴ２は、参照電位電源線ＶＤＸＬ２を伝送する参照電位が供給され、参照電位制御線ＳＤＢＬ０を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ０に接続されるメモリセルに参照電位を供給する。
参照電位制御トランジスタＳＤＴ３は、ソース或いはドレインの一方がビット線ＢＬ１に接続され、ソース或いはドレインの他方が参照電位電源線ＶＤＸＬ３に接続され、ゲートが制御回路３に接続される参照電位制御線ＳＤＢＬ１に接続される。参照電位制御トランジスタＳＤＴ３は、参照電位電源線ＶＤＸＬ３を伝送する参照電位が供給され、参照電位制御線ＳＤＢＬ１を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ１に接続されるメモリセルに参照電位を供給する。
センスアンプ７は、ビット線ＢＬ０とビット線ＢＬ１に接続され、図示しない高電位側電源ＶＣＣと低電位側電源ＶＳＳの間に設けられ、ビット線ＢＬ０或いはビット線ＢＬ１が選択されたときに、選択されたビット線のメモリセルの情報を読み出す。
ここで、参照電位制御トランジスタＳＤＴ０乃至３には、Ｎｃｈ ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いているが、Ｎｃｈ ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いてもよい。なお、ＭＯＳＦＥＴはＭＯＳトランジスタとも呼称される。
図３（ａ）に示すように、メモリセルブロック４には、メモリセルＭＣ０とメモリセルＭＣ１が設けられる。
メモリセルＭＣ０には、ビット線ＢＬ０とプレート線ＰＬ０の間に縦続接続されるメモリセルトランジスタＭＣＴ０及び強誘電体キャパシタＫＣ０が設けられる。メモリセルトランジスタＭＣＴ０のゲートがワード線ＷＬ０に接続される。
メモリセルＭＣ１には、ビット線ＢＬ１とプレート線ＰＬ１の間に縦続接続されるメモリセルトランジスタＭＣＴ１及び強誘電体キャパシタＫＣ１が設けられる。メモリセルトランジスタＭＣＴ１のゲートがワード線ＷＬ１に接続される。
図３（ｂ）に示すように、メモリセルブロック６には、メモリセルＭＣ２とメモリセルＭＣ３が設けられる。
メモリセルＭＣ２には、ビット線ＢＬ０とプレート線ＰＬ０の間に縦続接続されるメモリセルトランジスタＭＣＴ２及び強誘電体キャパシタＫＣ２が設けられる。メモリセルトランジスタＭＣＴ２のゲートがワード線ＷＬ０に接続される。
メモリセルＭＣ３には、ビット線ＢＬ１とプレート線ＰＬ１の間に縦続接続されるメモリセルトランジスタＭＣＴ３及び強誘電体キャパシタＫＣ３が設けられる。メモリセルトランジスタＭＣＴ３のゲートがワード線ＷＬ１に接続される。
ここで、強誘電体キャパシタＫＣ０乃至３を構成する強誘電体膜にペロブスカイト系酸化物であるＰＺＴ（チタン酸ジルコン酸鉛 ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などのペロブスカイト系酸化物、或いは有機ポリマーなどを用いてもよい。
次に、半導体記憶装置のテスト（スクリーニング試験）について、図４を参照して説明する。図４は、半導体記憶装置のスクリーニング試験の動作を示すタイミングチャートである。
図４に示すように、半導体記憶装置７０のスクリーニング試験では、まず、メモリセルアレイ１及び２に参照電位電源線ＶＤＸＬを介して参照電位が供給される。例えば、１番目のアクセスとしてメモリセルアレイ１の１番目のメモリセルの参照電位プリチャージ期間（ｔ１）が設定される。
具体的には、選択されたワード線ＷＬが“Ｌｏｗ”レベル、選択された参照電位制御線ＳＤＡＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、選択された参照電位制御トランジスタＳＤＴが“ＯＮ”して選択されたビット線ＢＬが参照電位にプリチャージされる。
次に、参照電位制御線ＳＤＡＬが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ワード線ＷＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、プレート線ＰＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、メモリセルアレイ１のメモリセルの情報が読み出し可能となる。
続いて、２番目のアクセスとしてメモリセルアレイ２のメモリセルの参照電位プリチャージ期間（ｔ２）が設定される。具体的には、選択されたワード線ＷＬが“Ｌｏｗ”レベル、選択された参照電位制御線ＳＤＡＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、選択された参照電位制御トランジスタＳＤＴが“ＯＮ”して選択されたビット線ＢＬが参照電位にプリチャージされる。並行して、センスアンプ５が“Ｌｏｗ”レベルから“Ｈｉｇｈ”となり、選択された１番目のメモリセルの書き込み状態（“０（ゼロ）或いは”１“状態）に応じた電荷が選択されたビット線ＢＬを経由してセンスアンプ５に転送され、選択された１番目のメモリセルの情報が読み出される。
つまり、２番目のメモリセルの参照電位プリチャージ期間（ｔ２）と１番目のメモリセルの情報の読み出しがオーバーラップして行われる。
上述したように、本実施例の半導体記憶装置では、メモリセルアレイ１、メモリセルアレイ２、制御回路３、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。制御回路３は、選択されたビット線ＢＬに参照電位を伝送する参照電位制御トランジスタＳＤＴのオン・オフ制御を行う。メモリセルアレイ１の選択されたメモリセルの参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴがオンすることにより実行される。メモリセルアレイ1のメモリセルの情報が読み出され、並行してメモリセルアレイ２の選択されたメモリセルの参照電位プリチャージが実行される。
このため、メモリセルアレイ1のメモリセルの情報が読み出しとメモリセルアレイ２のメモリセルの参照電位プリチャージがオーバーラップして行われるので、プリチャージ期間分を短縮化することができる。したがって、直接参照電位を供給する半導体記憶装置７０のテスト時間（スクリーニング試験の時間）を短縮化することができる。
なお、本実施例では強誘電体メモリセルの構成を１Ｔ１Ｃ型にしているが、ＴＣ並列ユニット直列接続型（チェーン型）、２Ｔ２Ｃ型、６Ｔ４Ｃ型、或いは１Ｔ型の強誘電体メモリセルにしてもよい。また、メモリセルアレイを２個にしているが、必ずしもこれに限定されるものではない。
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図５は半導体記憶装置を示すブロック図、図６は半導体記憶装置の内部構成を示す回路図、図７は参照電位発生回路を示す回路図、図８はメモリセルを示す回路図である。本実施例では、ＴＣ並列ユニット直列接続型（チェーン型）の強誘電体メモリの一つのセルアレイの読み出しサイクルの中で、他のセルアレイの参照電位プリチャージを行う。
図５に示すように、半導体記憶装置７１には、メモリセルアレイ１１、メモリセルアレイ１２、制御回路１３、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。半導体記憶装置７１は、ＴＣ並列ユニット直列接続型（チェーン型）強誘電体メモリである。半導体記憶装置７１では、ＭＯＳキャパシタ内蔵の参照電位発生回路を使用して選択されたビット線に参照電位を供給するＭＯＳキャパシタ型参照電位方式を用いてテスト（スクリーニング試験）が実行される。
端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋは半導体記憶装置７１の上端部に配置され、端子Ｐａｄ１１乃至１７、・・・、端子Ｐａｄｍは半導体記憶装置７１の下端部に配置される。
メモリセルアレイ１１は半導体記憶装置７１の左部に配置され、端子Ｐａｄ５に接続される参照電位電源線ＶＤＸＬ０が延在する。メモリセルアレイ１２は半導体記憶装置７１の右部に配置され、端子Ｐａｄ６に接続される参照電位電源線ＶＤＸＬ１が延在する。なお、メモリセルアレイ１１及び１２のすべてのメモリセルには、テスト実行時参照電位が供給される。
参照電位電源線ＶＤＸＬ０はメモリセルアレイ１１の領域Ｃを貫通し、参照電位電源線ＶＤＸＬ１はメモリセルアレイ１２の領域Ｄを貫通する。参照電位電源線ＶＤＸＬ０及びＶＤＸＬ１には、例えば半導体記憶装置７１の外部から供給され、参照電位が伝送される。この参照電位は、半導体記憶装置７１のテスト（スクリーニング試験）のとき、例えばメモリテスタから供給される。
制御回路１３は、半導体記憶装置７１内に設けられ、参照電位発生回路１６及び１９の制御、メモリセルの書き込み、読み出し、消去などのメモリ制御等を行う。なお、制御回路１３を参照電位発生回路１６及び１９の制御に使用し、メモリセルの書き込み、読み出し、消去などのメモリ制御は別の制御回路に担当させてもよい。
メモリセルアレイ１１の領域Ｃには、図６に示すように、メモリセルブロック１４、センスアンプ１５、参照電位発生回路１６が設けられる。
メモリセルブロック１４は、複数のメモリセルを有し、ビット線ＢＬ０及びビット線／ＢＬ０に接続される。内部構成は後述する。
参照電位発生回路１６は、ビット線ＢＬ０とビット線／ＢＬ０に接続される。参照電位発生回路１６の内部構成については後述する。
センスアンプ１５は、ビット線ＢＬ０とビット線／ＢＬ０に接続され、図示しない高電位側電源ＶＣＣと低電位側電源ＶＳＳの間に設けられ、ビット線ＢＬ０或いはビット線／ＢＬ０が選択されたときに、選択されたビット線のメモリセルの情報を読み出す。
メモリセルアレイ１２の領域Ｄには、図６に示すように、メモリセルブロック１７、センスアンプ１８、参照電位発生回路１９が設けられる。
メモリセルブロック１７は、複数のメモリセルを有し、ビット線ＢＬ０及びビット線／ＢＬ０に接続される。内部構成は後述する。
参照電位発生回路１９は、ビット線ＢＬ０とビット線／ＢＬ０に接続される。参照電位発生回路１９の内部構成については後述する。
センスアンプ１８は、ビット線ＢＬ０とビット線／ＢＬ０に接続され、図示しない高電位側電源ＶＣＣと低電位側電源ＶＳＳの間に設けられ、ビット線ＢＬ０或いはビット線／ＢＬ０が選択されたときに、選択されたビット線のメモリセルの情報を読み出す。
図７（ａ）に示すように、メモリセルアレイ１１の参照電位発生回路１６には、制御トランジスタＳＴ１１乃至１６とＭＯＳキャパシタＭＣＡＰ０が設けられる。参照電位発生回路１６は、選択されたビット線ＢＬに参照電位を供給する。
制御トランジスタＳＴ１１は、ビット線ＢＬ０とＭＯＳキャパシタＭＣＡＰ０（ノードＮ１）の間に設けられ、ゲートが制御回路１３に接続される基準ダミーワード線ＤＷＬＲＬ０に接続される。制御トランジスタＳＴ１１は、基準ダミーワード線ＤＷＬＲＬ０の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、“Ｌｏｗ”レベルのときに“ＯＦＦ”する。
制御トランジスタＳＴ１２は、ビット線／ＢＬ０とＭＯＳキャパシタＭＣＡＰ０（ノードＮ１）の間に設けられ、ゲートが制御回路１３に接続される基準ダミーワード線／ＤＷＬＲＬ０に接続される。制御トランジスタＳＴ１２は、基準ダミーワード線／ＤＷＬＲＬ０の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、“Ｌｏｗ”レベルのときに“ＯＦＦ”する。
制御トランジスタＳＴ１３は、基準ダミー電位線ＤＰｒＲＬ１とＭＯＳキャパシタＭＣＡＰ０（ノードＮ１）の間に設けられ、ゲートが基準ダミー電位線ＤＰｒＲＬ０に接続される。制御トランジスタＳＴ１３は、基準ダミー電位線ＤＰｒＲＬ０及び基準ダミー電位線ＤＰｒＲＬ１に基準ダミー電位が供給されたときに“ＯＮ”する。
制御トランジスタＳＴ１４は、ノードＮ２と低電位側電源（接地電位）ＶＳＳの間に設けられ、ゲートが制御線ＤＰＥＣＬ０に接続される。制御トランジスタＳＴ１４は、制御線ＤＰＥＣＬ０の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ１５は、ノードＮ２と参照電位電源線ＶＤＸＬ０（ノードＮ３）の間に設けられ、ゲートが制御線ＤＰＥＣＬ０に接続される。制御トランジスタＳＴ１５は、参照電位電源線ＶＤＸＬ０が供給され、制御線ＤＰＥＣＬ０の信号が“Ｌｏｗ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ１６は、参照電位電源線ＶＤＸＬ０（ノードＮ３）とノードＮ２の間に設けられ、ゲートが制御線ＤＰＥＣＬ１に接続される。制御トランジスタＳＴ１５は、参照電位電源線ＶＤＸＬ０が供給され、制御線ＤＰＥＣＬ１の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
ＭＯＳキャパシタＭＣＡＰ０は、ノードＮ１とノードＮ２の間に設けられ、ノードＮ１とノードＮ２の間に電位差が発生したときに電荷を蓄積する。ＭＯＳキャパシタＭＣＡＰ０は、制御トランジスタＳＴ１１が“ＯＮ”したときに蓄積した電荷をビット線ＢＬ０側に放出し、制御トランジスタＳＴ１２が“ＯＮ”したときに蓄積した電荷をビット線／ＢＬ０側に放出する。つまり、ＭＯＳキャパシタＭＣＡＰ０は、選択されるビット線ＢＬのプリチャージキャパシタとして機能する。更に、制御トランジスタＳＴ１４を“ＯＦＦ”、制御トランジスタＳＴ１５及びＳＴ１６を“ＯＮ”とし、参照電位電源線ＶＤＸＬ０の電位上昇によりカップリングによってノードＮ１の電位を上昇させることができる。
基準ダミーワード線ＤＷＬＲＬ０、基準ダミーワード線／ＤＷＬＲＬ０、基準ダミー電位線ＤＰｒＲＬ０、基準ダミー電位線ＤＰｒＲＬ１、制御線ＤＰＥＣＬ０、及び制御線ＤＰＥＣＬ１は制御回路１３に接続される。
図７（ｂ）に示すように、メモリセルアレイ１２の参照電位発生回路１９には、制御トランジスタＳＴ２１乃至２６とＭＯＳキャパシタＭＣＡＰ１が設けられる。参照電位発生回路１９は、選択されたビット線ＢＬに参照電位を供給する。
制御トランジスタＳＴ２１は、ビット線ＢＬ０とノードＮ１１の間に設けられ、ゲートが基準ダミーワード線ＤＷＬＲＬ１に接続される。制御トランジスタＳＴ２１は、基準ダミーワード線ＤＷＬＲＬ１の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ２２は、ビット線／ＢＬ０とノードＮ１１の間に設けられ、ゲートが基準ダミーワード線／ＤＷＬＲＬ１に接続される。制御トランジスタＳＴ２２は、基準ダミーワード線／ＤＷＬＲＬ１の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ２３は、基準ダミー電位線ＤＰｒＲＬ３とノードＮ１１の間に設けられ、ゲートが基準ダミー電位線ＤＰｒＲＬ２に接続される。制御トランジスタＳＴ２３は、基準ダミー電位線ＤＰｒＲＬ２及び基準ダミー電位線ＤＰｒＲＬ３に基準ダミー電位が供給されたときに“ＯＮ”する。
制御トランジスタＳＴ２４は、ノードＮ１２と低電位側電源（接地電位）ＶＳＳの間に設けられ、ゲートが制御線ＤＰＥＤＬ０に接続される。制御トランジスタＳＴ２４は、制御線ＤＰＥＤＬ０の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ２５は、ノードＮ１２と参照電位電源線ＶＤＸＬ１（ノードＮ１３）の間に設けられ、ゲートが制御線ＤＰＥＤＬ０に接続される。制御トランジスタＳＴ２５は、参照電位電源線ＶＤＸＬ１が供給され、制御線ＤＰＥＤＬ０の信号が“Ｌｏｗ”レベルのときに“ＯＮ”する。
制御トランジスタＳＴ２６は、参照電位電源線ＶＤＸＬ１（ノードＮ１３）とノードＮ１２の間に設けられ、ゲートが制御線ＤＰＥＤＬ１に接続される。制御トランジスタＳＴ２６は、参照電位電源線ＶＤＸＬ１が供給され、制御線ＤＰＥＤＬ１の信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”する。
ＭＯＳキャパシタＭＣＡＰ１は、ノードＮ１１とノードＮ１２の間に設けられ、ノードＮ１１とノードＮ１２の間に電位差が発生したときに電荷を蓄積する。ＭＯＳキャパシタＭＣＡＰ１は、制御トランジスタＳＴ２１が“ＯＮ”したときに蓄積した電荷をビット線ＢＬ０側に放出し、制御トランジスタＳＴ２２が“ＯＮ”したときに蓄積した電荷をビット線／ＢＬ０側に放出する。つまり、ＭＯＳキャパシタＭＣＡＰ１は、選択されるビット線ＢＬのプリチャージキャパシタとして機能する。更に、制御トランジスタＳＴ２４を“ＯＦＦ”、制御トランジスタＳＴ２５及びＳＴ２６を“ＯＮ”とし、参照電位電源線ＶＤＸＬ１の電位上昇によりカップリングによってノードＮ１１の電位を上昇させることができる。
基準ダミーワード線ＤＷＬＲＬ１、基準ダミーワード線／ＤＷＬＲＬ１、基準ダミー電位線ＤＰｒＲＬ２、基準ダミー電位線ＤＰｒＲＬ３、制御線ＤＰＥＤＬ０、及び制御線ＤＰＥＤＬ１は制御回路１３に接続される。
ここで、制御トランジスタＳＴ１１乃至１４、制御トランジスタＳＴ１６、制御トランジスタＳＴ２１乃至２４、及び制御トランジスタＳＴ２６には、Ｎｃｈ ＭＯＳＦＥＴ（ＭＯＳトランジスタ）を用いているがＮｃｈ ＭＩＳＦＥＴを用いてもよい。制御トランジスタＳＴ１５及びＳＴ２５には、Ｐｃｈ ＭＯＳＦＥＴ（ＭＯＳトランジスタ）を用いているが、Ｐｃｈ ＭＩＳＦＥＴを用いてもよい。制御トランジスタＳＴ１３、制御トランジスタＳＴ１４、制御トランジスタＳＴ２３、及び制御トランジスタＳＴ２４は、他のＮｃｈ ＭＯＳＦＥＴよりも閾値電圧の値を低く設定される。
図８（ａ）に示すように、メモリセルブロック１４には、ＴＣ並列ユニット選択トランジスタＢＳＳＴ０、ＴＣ並列ユニット選択トランジスタＢＳＳＴ１、及び８つのメモリセルＭＣが設けられる。
メモリセルＭＣは、並列接続されるメモリセルトランジスタＭＣＴと強誘電体キャパシタＫＣから構成される。
ビット線ＢＬ０とプレート線ＰＬの間には、ビット線選択トランジスタＢＳＳＴ０と直列接続される４つのメモリセルＭＣが設けられる。ビット線／ＢＬ０とプレート線／ＰＬの間には、ビット線選択トランジスタＢＳＳＴ１と直列接続される４つのメモリセルＭＣが設けられる。
プレート線ＰＬ側のメモリセルＭＣとプレート線／ＰＬ側のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ３に接続される。プレート線ＰＬ側から２番目のメモリセルＭＣとプレート線／ＰＬ側から２番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ２に接続される。プレート線ＰＬ側から３番目のメモリセルＭＣとプレート線／ＰＬ側から３番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ１に接続される。プレート線ＰＬ側から４番目のメモリセルＭＣとプレート線／ＰＬ側から４番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ０に接続される。
ＴＣ並列ユニット選択トランジスタＢＳＳＴ０は、ゲートがＴＣ並列ユニット選択線ＢＳＳＬに接続され、ＴＣ並列ユニット選択線ＢＳＳＬの信号が“Ｈｉｇｈ”レベルのときにビット線ＢＬ０と直列接続された４つのメモリセルＭＣの間を接続する。
ＴＣ並列ユニット選択トランジスタＢＳＳＴ１は、ゲートがＴＣ並列ユニット選択線／ＢＳＳＬに接続され、ＴＣ並列ユニット選択線／ＢＳＳＬの信号が“Ｈｉｇｈ”レベルのときにビット線／ＢＬ０と直列接続された４つのメモリセルＭＣの間を接続する。
図８（ｂ）に示すように、メモリセルブロック１７には、ＴＣ並列ユニット選択トランジスタＢＳＳＴ２、ＴＣ並列ユニット選択トランジスタＢＳＳＴ３、及び８つのメモリセルＭＣが設けられる。
メモリセルＭＣは、並列接続されるメモリセルトランジスタＭＣＴと強誘電体キャパシタＫＣから構成される。
ビット線ＢＬ０とプレート線ＰＬの間には、ＴＣ並列ユニット選択トランジスタＢＳＳＴ２と直列接続される４つのメモリセルＭＣが設けられる。ビット線／ＢＬ０とプレート線／ＰＬの間には、ＴＣ並列ユニット選択トランジスタＢＳＳＴ３と直列接続される４つのメモリセルＭＣが設けられる。
プレート線ＰＬ側のメモリセルＭＣとプレート線／ＰＬ側のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ３に接続される。プレート線ＰＬ側から２番目のメモリセルＭＣとプレート線／ＰＬ側から２番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ２に接続される。プレート線ＰＬ側から３番目のメモリセルＭＣとプレート線／ＰＬ側から３番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ１に接続される。プレート線ＰＬ側から４番目のメモリセルＭＣとプレート線／ＰＬ側から４番目のメモリセルＭＣのメモリセルトランジスタＭＣＴのゲートがワード線ＷＬ０に接続される。
ＴＣ並列ユニット選択トランジスタＢＳＳＴ２は、ゲートがＴＣ並列ユニット選択線ＢＳＳＬに接続され、ＴＣ並列ユニット選択線ＢＳＳＬの信号が“Ｈｉｇｈ”レベルのときにビット線ＢＬ２と直列接続された４つのメモリセルＭＣの間を接続する。
ＴＣ並列ユニット選択トランジスタＢＳＳＴ３は、ゲートがＴＣ並列ユニット選択線／ＢＳＳＬに接続され、ＴＣ並列ユニット選択線／ＢＳＳＬの信号が“Ｈｉｇｈ”レベルのときにビット線／ＢＬ０と直列接続された４つのメモリセルＭＣの間を接続する。
次に、半導体記憶装置のテスト（スクリーニング試験）について、図９を参照して説明する。図９は、半導体記憶装置のスクリーニング試験の動作を示すタイミングチャートである。
図９に示すように、半導体記憶装置７１のスクリーニング試験では、まず、メモリセルアレイ１１及び１２に参照電位電源線ＶＤＸＬ（複数設けられる参照電位電源線を代表して参照電位電源線ＶＤＸＬと表す）を介して参照電位が供給される。例えば、メモリセルアレイ１１の参照電位プリチャージ期間（ｔ１１）が設定される。具体的には、ワード線ＷＬが“Ｈｉｇｈ”レベル、制御線ＤＰＥＣＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、参照電位発生回路１６のノードＮ２の電位が略参照電位となる。
次に、メモリセルアレイ１１の参照電位プリチャージ期間（ｔ１１）終了後、メモリセルアレイ１１の選択されたメモリセルのビット線ＢＬが選択状態（“Ｈｉｇｈ”レベル）となり、他のビット線ＢＬが非選択状態（“Ｌｏｗ”レベル）となり、ビット線ＢＬ或いはビット線／ＢＬのいずれかが選択（ここでは、ビット線ＢＬを選択）され、基準ダミー制御線ＤＰｒＲＬが“Ｈｉｇｈ”レベルとなる。メモリセルアレイ１１では、参照電位発生回路１６のＭＯＳキャパシタＭＣＡＰ０のノードＮ２側が低電位側電源（接地電位）ＶＳＳレベルとなり、参照電位発生回路１６のＭＯＳキャパシタＭＣＡＰ０のノードＮ１側が基準ダミー電位に設定される。このため、ノードＮ１とノードＮ２の間に電位差が発生してＭＯＳキャパシタＭＣＡＰ０に電荷の蓄積が開始される。
続いて、基準ダミー制御線ＤＰｒＲＬが“Ｌｏｗ”レベルとなり、ＭＯＳキャパシタＭＣＡＰ０の電荷蓄積が完了する。
そして、メモリセルアレイ１１の基準ダミーワード線ＤＷＬＲＬが“Ｈｉｇｈ”となり、ビット線ＢＬが選択され、参照電位発生回路１６のＭＯＳキャパシタＭＣＡＰ０から選択されたビット線ＢＬに電荷が供給され、更に、制御トランジスタＳＴ１４を“ＯＦＦ”、制御トランジスタＳＴ１５及びＳＴ１６を“ＯＮ”とし、参照電位電源線ＶＤＸＬ０の電位上昇によりカップリングによってノードＮ１の電位を上昇させて選択されたビット線ＢＬが参照電位となる。このとき、メモリセルアレイ１１の基準ダミーワード線／ＤＷＬＲＬが“Ｌｏｗ”レベルなのでビット線／ＢＬは選択されない。メモリセルアレイ１１の選択されたプレート線ＰＬが駆動（“Ｈｉｇｈ”レベル）される。
この結果、メモリセルアレイ１１の選択されたメモリセルに読み出し電圧が印加され、選択されたメモリセルの書き込み状態（“０（ゼロ）或いは”１“状態）に応じた電荷が選択されたビット線ＢＬを経由してセンスアンプ１５に転送され、選択されたメモリセルの情報が読み出される。並行して、メモリセルアレイ１２の参照電位プリチャージ期間（ｔ１２）が設定される。具体的には、ワード線ＷＬが“Ｈｉｇｈ”レベル、制御線ＤＰＥＤＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、参照電位発生回路１９のノードＮ１２の電位が略参照電位となる。
メモリセルアレイ１１の選択されたメモリセルの読み出しサイクルの中で、メモリセルアレイ１２の参照電位プリチャージ期間（ｔ１２）の設定が終了する。設定終了後、メモリセルアレイ１１と同様にメモリセルアレイ１２の選択されたメモリセルの情報が読み出される。
上述したように、本実施例の半導体記憶装置では、メモリセルアレイ１１、メモリセルアレイ１２、制御回路１３、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。制御回路１３は、メモリセルアレイ１１に設けられる参照電位発生回路１６とメモリセルアレイ１２に設けられる参照電位発生回路１９の制御を行う。メモリセルアレイ１１の参照電位準備期間は、制御回路１３から出力される制御信号により制御される。メモリセルアレイ１２の参照電位準備期間は、制御回路１３から出力される制御信号により制御される。メモリセルアレイ１１の参照電位準備期間（ｔ１１）設定後のメモリセルアレイ１１の選択されたメモリセルの情報の読み出しとメモリセルアレイ１２の参照電位準備期間（ｔ１２）の設定が並行して行われる。
このため、メモリセルアレイ１１の選択されたメモリセルの情報の読み出しとモリセルアレイ１２の参照電位準備期間（ｔ１２）の設定がオーバーラップするので、選択されたビット線に参照電位を供給するＭＯＳキャパシタ型参照電位方式の半導体記憶装置７１での参照電位準備時間を短縮化することができる。したがって、半導体記憶装置７１のテスト時間（スクリーニング試験の時間）を短縮化することができる。
なお、本実施例では、メモリセルが４個直列接続されたＴＣ並列ユニット直列接続型（チェーン型）の強誘電体メモリにしているが、直列接続されるメモリセルの数を適宜変更してもよい。また、強誘電体メモリセルの構成をＴＣ並列ユニット直列接続型（チェーン型）にしているが、１Ｔ１Ｃ型、２Ｔ２Ｃ型、６Ｔ４Ｃ型、或いは１Ｔ型の強誘電体メモリセルにしてもよい。更に、ＴＣ並列ユニット直列接続型（チェーン型）の強誘電体メモリである半導体記憶装置７１では、メモリセルに供給される参照電位を選択されたワード線ＷＬに応じて、適宜補正するのが好ましい。
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１０は半導体記憶装置を示すブロック図、図１１は半導体記憶装置の内部構成を示す回路図である。本実施例では、強誘電体メモリのスクリーニング試験で使用されるメモリテスタに設けられるリレー回路及びその制御回路を半導体記憶装置側に設けている。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１０に示すように、半導体記憶装置７２には、メモリセルアレイ２１、メモリセルアレイ２２、制御回路２３、リレー回路２４、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。半導体記憶装置７２は、メモリセルが1個のメモリセルトランジスタと1個の強誘電体キャパシタから構成される１Ｔ１Ｃ型の強誘電体メモリである。
半導体記憶装置７２では、選択されたビット線に直接参照電位を供給する参照電位直接印加方式を用いてテスト（スクリーニング試験）が実行される。テスト実行時には、メモリテスタ３１と半導体記憶装置７２に設けられる端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、・・・、端子Ｐａｄｍ間が電気的に接続され、メモリテスタ３１から端子にテスト（スクリーニング試験）に必要な各種制御信号や電源などが供給され、端子からメモリテスタ３１にテスト結果などの情報が伝送される。端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋには、メモリテスタ３１からテスト（スクリーニング試験）に必要な電位の異なる複数の参照電位が供給される。
端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋは半導体記憶装置７２の上端部に配置され、端子Ｐａｄ１１乃至１７、・・・、端子Ｐａｄｍは半導体記憶装置７２の下端部に配置される。端子Ｐａｄ１乃至７、・・・、端子Ｐａｄｋとリレー回路２４は、参照電位電源船ＶＤＹＬ１乃至Ｋでそれぞれ接続される。
メモリセルアレイ２１は半導体記憶装置７２の左部に配置され、参照電位電源線ＶＤＸＥＬ０及び参照電位電源線ＶＤＸＥＬ１が延在する。メモリセルアレイ２２は半導体記憶装置７２の右部に配置され、参照電位電源線ＶＤＸＦＬ２及び参照電位電源線ＶＤＸＦＬ２が延在する。
参照電位電源線ＶＤＸＥＬ０及びＶＤＸＥＬ１はメモリセルアレイ２１の領域Ｅを貫通し、参照電位電源線ＶＤＸＦＬ０及びＶＤＸＦＬ１はメモリセルアレイ２２の領域Ｆを貫通する。
リレー回路２４は、端子Ｐａｄ１１乃至１７、・・・、端子Ｐａｄｍとメモリセルアレイ２１及び２２の間に設けられ、電位の異なる複数の参照電位の中から必要とされる参照電位を選択し、選択された参照電位をメモリセルに供給する。
制御回路２３は、半導体記憶装置７２内に配置され、リレー回路２４の制御（メモリテスタ３１から供給される電位の異なる複数の参照電位の選択）、メモリセルの書き込み、メモリセルの読み出し、メモリセルの消去などのメモリ制御を行う図示しない制御回路部と、メモリセルへの参照電位の供給順序などをカウントする図示しないカウンタ部とが設けられる。なお、制御回路２３をリレー回路２４の制御に使用し、メモリセルの書き込み、メモリセルの読み出し、メモリセルの消去などのメモリ制御は、別の制御回路に担当させてもよい。
メモリセルアレイ２１の領域Ｅには、図１１に示すように、メモリセルブロック４、センスアンプ５、参照電位制御トランジスタＳＤＴ０、及び参照電位制御トランジスタＳＤＴ１が設けられる。
参照電位制御トランジスタＳＤＴ０は、ソース或いはドレインの一方がビット線ＢＬ０に接続され、ソース或いはドレインの他方がリレー回路２４で選択される参照電位が伝送される参照電位電源線ＶＤＸＥＬ０に接続され、ゲートが制御回路２３に接続される参照電位制御線ＳＤＬ０に接続される。参照電位制御トランジスタＳＤＴ０は、参照電位電源線ＶＤＸＥＬ０を伝送する参照電位が供給され、参照電位制御線ＳＤＬ０を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ０に接続されるメモリセルに参照電位を供給する。
参照電位制御トランジスタＳＤＴ１は、ソース或いはドレインの一方がビット線ＢＬ１に接続され、ソース或いはドレインの他方がリレー回路２４で選択される参照電位が伝送される参照電位電源線ＶＤＸＥＬ１に接続され、ゲートが制御回路２３に接続される参照電位制御線ＳＤＬ１に接続される。参照電位制御トランジスタＳＤＴ１は、参照電位電源線ＶＤＸＥＬ１を伝送する参照電位が供給され、参照電位制御線ＳＤＬ１を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ１に接続されるメモリセルに参照電位を供給する。
メモリセルアレイ２２の領域Ｆには、 図１１に示すように、メモリセルブロック６、センスアンプ７、参照電位制御トランジスタＳＤＴ２、及び参照電位制御トランジスタＳＤＴ３が設けられる。
参照電位制御トランジスタＳＤＴ２は、ソース或いはドレインの一方がビット線ＢＬ０に接続され、ソース或いはドレインの他方がリレー回路２４で選択される参照電位が伝送される参照電位電源線ＶＤＸＦＬ０に接続され、ゲートが制御回路２３に接続される参照電位制御線ＳＤＬ２に接続される。参照電位制御トランジスタＳＤＴ２は、参照電位電源線ＶＤＸＦＬ０を伝送する参照電位が供給され、参照電位制御線ＳＤＬ２を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ０に接続されるメモリセルに参照電位を供給する。
参照電位制御トランジスタＳＤＴ３は、ソース或いはドレインの一方がビット線ＢＬ１に接続され、ソース或いはドレインの他方がリレー回路２４で選択される参照電位が伝送される参照電位電源線ＶＤＸＦＬ１に接続され、ゲートが制御回路２３に接続される参照電位制御線ＳＤＬ３に接続される。参照電位制御トランジスタＳＤＴ３は、参照電位電源線ＶＤＸＦＬ１を伝送する参照電位が供給され、参照電位制御線ＳＤＬ３を伝送する制御信号が“Ｈｉｇｈ”レベルのときに“ＯＮ”し、ビット線ＢＬ１に接続されるメモリセルに参照電位を供給する。
次に、半導体記憶装置のテスト（スクリーニング試験）について、図１２を参照して説明する。図１２は、半導体記憶装置のスクリーニング試験の動作を示すタイミングチャートである。ここでは、リレー回路２４で電位の異なる複数の参照電位の中から必要とされる参照電位が選択され、選択された参照電位がメモリセルに供給される。
図１２に示すように、半導体記憶装置７２のスクリーニング試験では、まず、メモリセルアレイ２１及び２２に、リレー回路２４で選択された端子側の参照電位電源線ＶＤＹＬを介して参照電位が供給される。例えば、１番目のアクセスとしてメモリセルアレイ２１のメモリセルの参照電位プリチャージ期間（ｔ２１）が設定される。
具体的には、選択されたワード線ＷＬが“Ｌｏｗ”レベル、選択された参照電位電源線ＶＤＸＥＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、選択された参照電位制御トランジスタＳＤＴが“ＯＮ”して選択されたビット線ＢＬが参照電位にプリチャージされる。
次に、参照電位電源線ＶＤＸＥＬが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ワード線ＷＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、プレート線ＰＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、１番目のメモリセルの情報が読み出し可能となる。
続いて、２番目のアクセスとしてメモリセルアレイ２２のメモリセルの参照電位プリチャージ期間（ｔ２２）が設定される。具体的には、選択されたワード線ＷＬが“Ｌｏｗ”レベル、選択された参照電位電源線ＶＤＸＥＬが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、選択された参照電位制御トランジスタＳＤＴが“ＯＮ”して選択されたビット線ＢＬが参照電位にプリチャージされる。並行して、センスアンプ５が“Ｌｏｗ”レベルから“Ｈｉｇｈ”となり、選択されたメモリセルアレイ２１のメモリセルの書き込み状態（“０（ゼロ）或いは”１“状態）に応じた電荷が選択されたビット線ＢＬを経由してセンスアンプ５に転送され、選択されたメモリセルアレイ２１のメモリセルの情報が読み出される。
つまり、メモリセルアレイ２２のメモリセルの参照電位プリチャージ期間（ｔ２２）とメモリセルアレイ２１のメモリセルの情報の読み出しがオーバーラップして行われる。
上述したように、本実施例の半導体記憶装置では、メモリセルアレイ２１、メモリセルアレイ２２、制御回路２３、リレー回路２４、端子Ｐａｄ１乃至７、端子Ｐａｄｋ、端子Ｐａｄ１１乃至１７、及び端子Ｐａｄｍが設けられる。リレー回路２４は、制御回路２３の指示に基づいて、メモリテスタ３１から供給される電位の異なる参照電位の内の一つを選択し、メモリセルアレイ２１及び２２に供給する。メモリセルアレイ２１の参照電位プリチャージは、制御回路２３に接続される参照電位制御線ＳＤＬにゲートが接続され、参照電位がリレー回路２４を介して供給される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。メモリセルアレイ２２の参照電位プリチャージは、制御回路２３に接続される参照電位制御線ＳＤＬにゲートが接続され、参照電位がリレー回路２４を介して供給される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。メモリセルアレイ２１のメモリセルの参照電位プリチャージ後、メモリセルアレイ２１のメモリセルの情報が読み出され、並行してメモリセルアレイ２２の選択されたメモリセルの参照電位プリチャージが実行される。
このため、メモリセルアレイ２１のメモリセルの情報が読み出しとメモリセルアレイ２２のメモリセルの参照電位プリチャージがオーバーラップして行われるので、プリチャージ期間を短縮化することができる。また、リレー回路を搭載しており、１つのセルアレイの読み出しサイクル中に他のセルアレイの参照電位を切り替えることが可能となる。
したがって、複数の参照電位を使用したテスト時間（スクリーニング試験の時間）を短縮化することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例３では、参照電位直接印加方式の参照電位の切り替えをリレー回路２４で行っているが、実施例２のＭＯＳキャパシタ型参照電位方式の参照電位の切り替えをリレー回路を用いて行ってもよい。
本発明の実施例１に係る半導体記憶装置を示すブロック図。 本発明の実施例１に係る半導体記憶装置の内部構成を示す回路図。 本発明の実施例１に係るメモリセルを示す回路図。 本発明の実施例１に係る半導体記憶装置のスクリーニング試験の動作を示すタイミングチャート。 本発明の実施例２に係る半導体記憶装置を示すブロック図。 本発明の実施例２に係る半導体記憶装置の内部構成を示す回路図。 本発明の実施例２に係る参照電位発生回路を示す回路図。 本発明の実施例２に係るメモリセルを示す回路図。 本発明の実施例２に係る半導体記憶装置のスクリーニング試験の動作を示すタイミングチャート。 本発明の実施例３に係る半導体記憶装置を示すブロック図。 本発明の実施例３に係る半導体記憶装置の内部構成を示す回路図。 本発明の実施例３に係る半導体記憶装置のスクリーニング試験の動作を示すタイミングチャート。
符号の説明
１、２、１１、１２、２１、２２ メモリセルアレイ
３、１３、２３ 制御回路
２４ リレー回路
４、６、１４、１７ メモリセルブロック
５、７、１５、１８ センスアンプ
１６、１９ 参照電位発生回路
３１ メモリテスタ
７０、７１、７２ 半導体記憶装置（ＦｅＲＡＭ）
ＢＬ０、ＢＬ１、／ＢＬ０ ビット線
ＢＳＬ０〜３ 分離制御線
ＢＳＳＬ、／ＢＳＳＬ ビット線選択線
ＢＳＳＴ０〜３ ビット線選択トランジスタ
ＢＳＴ０〜３ 分離制御トランジスタ
ＤＰＥＣＬ０、ＤＰＥＣＬ１、ＤＰＥＤＬ０、ＤＰＥＤＬ１ 制御線
ＤＰｒＲＬ０〜３ 基準ダミー制御線
ＤＷＬＲＬ０、ＤＷＬＲＬ１、／ＤＷＬＲＬ０、／ＤＷＬＲＬ１ 基準ダミーワード線
ＫＣ、ＫＣ０〜３ 強誘電体キャパシタ
ＭＣ、ＭＣ０〜３ メモリセル
ＭＣＡＰ０、ＭＣＡＰ１ ＭＯＳキャパシタ
ＭＣＴ、ＭＣＴ０〜３ メモリセルトランジスタ
ＰＬ、／ＰＬ、ＰＬ０、ＰＬ１ プレート線
ＷＬ０〜３ ワード線
ＳＤＡＬ０、ＳＤＡＬ１、ＳＤＢＬ０、ＳＤＢＬ１、ＳＤＬ０〜３ 参照電位制御線
ＳＤＴ０〜３ 参照電位制御トランジスタ
ＳＴ１１〜１６、ＳＴ２１〜２６ 制御トランジスタ
Ｐａｄ１〜７、Ｐａｄ１１〜１７、Ｐａｄｋ、Ｐａｄｍ 端子
ＶＤＸＬ０〜３、ＶＤＸＥＬ０、ＶＤＸＥＬ１、ＶＤＸＦＬ０、ＶＤＸＦＬ１、ＶＤＹＬ１〜ｋ 参照電位電源線
ＶＳＳ 低電位側電源（接地電位）

Claims (5)

  1. ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
    前記メモリセルが複数個設けられる複数のメモリセルアレイと、
    前記メモリセルアレイに参照電位を供給する参照電位電源線と、
    前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、
    前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいてオン・オフ動作するスイッチと、
    前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
    を具備し、
    前記参照電位電源線は２つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。
  2. ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
    前記メモリセルが複数個設けられる複数のメモリセルアレイと、
    前記メモリセルアレイに参照電位を供給する参照電位電源線と、
    前記メモリセルへの前記参照電位の供給を制御する制御信号の発生を前記メモリセルアレイ毎に変える制御回路と、
    前記参照電位電源線と前記ビット線の間に設けられ、前記制御信号に基づいて蓄積された電荷を選択されたビット線に供給する参照電位発生回路と、
    前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
    を具備し、
    前記参照電位電源線は２つ以上設けられ、互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。
  3. ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
    前記メモリセルが複数個設けられる複数のメモリセルアレイと、
    参照電位が入力され、前記複数のメモリセルアレイ毎に前記参照電位の供給期間を変更するリレー回路と、
    前記リレー回路に接続され、前記リレー回路から出力される参照電位が伝送され、前記メモリセルアレイに参照電位を供給する参照電位電源線と、
    前記参照電位電源線と前記ビット線の間に設けられ、オン・オフ動作するスイッチと、
    前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
    を具備し、
    前記参照電位電源線は２つ以上設けられ、それぞれ互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。
  4. ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
    前記メモリセルが複数個設けられる複数のメモリセルアレイと、
    参照電位が入力され、前記複数のメモリセルアレイ毎に前記参照電位を変更するリレー回路と、
    前記リレー回路に接続され、前記リレー回路から出力される参照電位が伝送され、前記メモリセルアレイに参照電位を供給する参照電位電源線と、
    前記参照電位電源線と前記ビット線の間に設けられ、蓄積された電荷を選択されたビット線に供給する参照電位発生回路と、
    前記ビット線に接続され、前記メモリセルの情報を読み出すセンスアンプと、
    を具備し、
    前記参照電位電源線は２つ以上設けられ、それぞれ互いに電気的に分離され、複数の領域にそれぞれ異なった参照電位を供給し、前記複数のメモリセルアレイの参照電位プリチャージ期間はそれぞれ独立に制御されることを特徴とする半導体記憶装置。
  5. 前記メモリセルは、１Ｔ１Ｃ型或いはＴＣ並列ユニット直列接続型の強誘電体メモリセルであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
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