JP2008166810A - シーモスイメージセンサ及びその製造方法 - Google Patents

Abstract

【課題】シーモスイメージセンサに関し、特に、フローティング拡散領域で電子保存容量を高めることができるシーモスイメージセンサ及びその製造方法に関する。
【解決手段】シーモスイメージセンサは、半導体基板上に形成された第１ゲート電極、該第１ゲート電極一側の前記半導体基板内に形成されたフォトダイオード領域、前記第１ゲート電極他側の前記半導体基板内に形成されたフローティング拡散領域、前記フローティング拡散領域と接続された下部キャパシタ電極と前記下部キャパシタ電極上に形成された誘電膜及び上部キャパシタ電極でなされた補助キャパシタ及び前記下部キャパシタ電極が延長されて形成されて前記フローティング拡散領域と接続された第２ゲート電極を有するドライブトランジスタを含むことを特徴とする。
【選択図】図４

Description

本発明は、シーモス（Complementary Metal Oxide Semiconductor）イメージセンサに関する。

一般に、イメージセンサは光学映像（optical image）を電気信号に変換させる半導体素子であり、個別モス（ＭＯＳ、metal oxide-silicon）キャパシタ（capacitor）がお互いに非常に近接した位置にありながら、電荷キャリアがキャパシタに保存されて移送される電荷結合素子（ＣＣＤ、charge coupled device）と制御回路（control circuit）及び信号処理回路（signal processing circuit）を周辺回路に使用するシーモス（ＣＭＯＳ）技術を利用して、画素数程度にモストランジスタを作って、これを利用して順次に出力を検出するスイッチング方式を採用したシーモス（ＣＭＯＳ:complementary ＭＯＳ）イメージセンサがある。

そして、被写体の情報を電気的な信号に変換するシーモスイメージセンサはフォトダイオードが入っているシグナル処理チップなどで構成されており、チップ一つに増幅器（Amplifier）、アナログ／デジタル変換器（Ａ／Ｄ converter）、内部電圧発生器（Internal voltage generator）、タイミングジェネレーター（Timing generator）、そして、デジタル論理（Digital logic）などが結合されていたりするが、これは空間と電力、そして費用節減に大きい長所を有している。

一方、ＣＭＯＳイメージセンサは、トランジスタの個数によって、３Ｔ型、４Ｔ型、５Ｔ型などで区分される。３Ｔ型は、１個のフォトダイオードと３個のトランジスタで構成されて、４Ｔ型は１個のフォトダイオードと４個のトランジスタで構成される。

ここで、前記４Ｔ型ＣＭＯＳイメージセンサの単位画素に対するレイアウト（lay-out）を説明すると次のようである。

図１は、従来の４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は従来の４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。

図１及び図２に示すように、シーモスイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード（photodiode、１０）と、４個のトランジスタなどを含んで構成される。前記４個のトランジスタのそれぞれは、トランスファトランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０及びセレクトトランジスタ５０である。そして、前記各単位画素１００の出力端（ＯＵＴ）にはロードトランジスタ６０が電気的に連結される。

ここで、未説明符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファトランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、Ｓｘはセレクトトランジスタ５０のゲート電圧である。

従来の４Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示すように、アクティブ領域が定義されて、前記アクティブ領域を除いた部分に素子分離膜が形成される。

前記アクティブ領域のうちで幅が広い部分に１個のフォトダイオードＰＤが形成されて、前記残り部分のアクティブ領域にそれぞれオーバーラップされる４個のトランジスタのゲート電極２３、３３、４３、５３が形成される。

すなわち、前記ゲート電極２３によってトランスファトランジスタ２０が形成されて、前記ゲート電極３３によってリセットトランジスタ３０が形成されて、前記ゲート電極４３によってドライブトランジスタ４０が形成されて、前記ゲート電極５３によってセレクトトランジスタ５０が形成される。

ここで、前記各トランジスタのアクティブ領域には各ゲート電極２３、３３、４３、５３下側部を除いた部分に不純物イオンが注入されて各トランジスタのソース／ドレーン領域Ｓ／Ｄが形成される。

前記フォトダイオードＰＤの全体−ウェル容量がフローティング拡散領域ＦＤの電荷ホールディング容量より大きい時、フォトダイオードとフローティング拡散領域との間に電荷が共有されるようになる。このような場合、トランスファトランジスタのゲート電極２３が“オフ”状態に戻ると、フォトダイオードは、次のフレームの生成された信号電荷と混合されるようになる信号電荷を相変らず有するようになって、これはイメージ遅延（lag）をもたらす。フローティング拡散ノードのこのような飽和は、通常的な４Ｔピクセルのダイナミックレンジ（dynamic range）を制限するようになる。

さらに、ピクセルの大きさが小さくなるほどフローティング拡散領域の容量が小さくなって、これはピクセルのダイナミックレンジをさらに小さくする。したがって、ピクセルが小さくなる場合にも、低い光及び高い光条件に対しては良い出力反応を提供するようにダイナミックレンジを改善することが要求される。

本発明は、フローティング拡散ノードの電子保存容量を増加させて、ダイナミックレンジを向上させることができるシーモスイメージセンサ及びその製造方法を提供しようとする。

これのために本発明のある態様のシーモスイメージセンサは、半導体基板上に形成された第１ゲート電極と、該第１ゲート電極一側の前記半導体基板内に形成されたフォトダイオード領域と、前記第１ゲート電極他側の前記半導体基板内に形成されたフローティング拡散領域と、前記フローティング拡散領域と接続された下部キャパシタ電極と前記下部キャパシタ電極上に形成された誘電膜及び上部キャパシタ電極でなされた補助キャパシタと、及び前記下部キャパシタ電極が延長されて形成されて、前記フローティング拡散領域と接続された第２ゲート電極を有するドライブトランジスタを含むことを特徴とする。

また、本発明のある態様の半導体素子の製造方法は、半導体基板上に第１ゲート電極及び第２ゲート電極を形成して、前記第２ゲート電極で延長された下部キャパシタ電極を形成する段階と、前記第１ゲート電極一側の前記半導体基板内に不純物を注入して、フォトダイオード領域を形成する段階と、前記第１ゲート電極他側の前記半導体基板内に不純物を注入してフローティング拡散領域を形成する段階と、前記下部キャパシタ電極上の一部に誘電膜を形成する段階と、前記誘電膜上に上部キャパシタ電極を形成する段階と、前記半導体基板上に絶縁膜を形成する段階と、前記絶縁膜に前記下部キャパシタ電極の一部及び前記フローティング拡散領域の一部を露出させる第１コンタクトホールと前記上部キャパシタ電極の一部を露出させる第２コンタクトホールを形成する段階と、及び前記フローティング拡散領域と前記下部キャパシタ電極を接続させて、前記第１コンタクトホール内に形成された第１コンタクト電極と前記第２コンタクトホールを通じて前記上部キャパシタ電極と接続する第２コンタクト電極を形成する段階を含むことを特徴とする。

以下、添付した図面を参照にして本発明の実施の形態によるシーモスイメージセンサに対して具体的に説明する。

図３は本発明の実施の形態による４Ｔシーモスイメージセンサの等価回路図であり、図４は本発明の実施の形態によるシーモスイメージセンサのレイアウトである。

図３及び図４に示すように、シーモスイメージセンサの単位画素は、光電変換部としてのフォトダイオード（photodiode、１１０）と、４個のトランジスタなどを含んで構成される。

前記４個のトランジスタらのそれぞれは、トランスファトランジスタ１２０、リセットトランジスタ１３０、ドライブトランジスタ１４０及びセレクトトランジスタ１５０である。

ここで、未説明符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファトランジスタ１２０のゲート電圧であり、Ｒｘはリセットトランジスタ１３０のゲート電圧であり、Ｄｘはドライブトランジスタ１４０のゲート電圧であり、Ｓｘはセレクトトランジスタ１５０のゲート電圧である。

前記フローティング拡散領域ＦＤにはジャンクションキャパシタ１６０が形成されており、前記フローティング拡散領域ＦＤには別途の補助キャパシタ１７０がさらに形成されている。

前記補助キャパシタ１７０は下部キャパシタ電極１７１と上部キャパシタ電極１７５でなされて、前記下部キャパシタ電極１７１と前記上部キャパシタ電極１７５との間に誘電膜１７３（図５参照）が形成されている。

前記ドライブトランジスタ１４０のゲート電極１４３は、前記フローティング拡散領域ＦＤまで延長されて形成されており、前記下部キャパシタ電極１７１を形成する。

したがって、前記ドライブトランジスタ１４０と前記フローティング拡散領域ＦＤを金属配線を取り替えて連結させるだけでなく、前記補助キャパシタ１７０の下部キャパシタ電極１７１をなすことができる。

したがって、前記補助キャパシタ１７０を形成するために要求される領域も最小化されることで、単位ピクセルのサイズを減らしながらもフローティング拡散ノードの電子保存容量を増加させることもできる。

図４では、レイアウトの便宜のために隣接単位画素からドライブトランジスタ１４０のゲート電極１４３を延長させて、前記フローティング拡散領域ＦＤ上部に連結させた。

図示しなかったが、前記４Ｔ型シーモスイメージセンサの単位画素は、アクティブ領域が定義されて、前記アクティブ領域を除いた部分に素子分離膜が形成される。

前記アクティブ領域のうちで幅が広い部分に、１個のフォトダイオードＰＤが形成されて、前記残り部分のアクティブ領域にそれぞれオーバーラップされる４個のトランジスタのゲート電極１２３、１３３、１４３、１５３が形成される。

前記ゲート電極１２３によってトランスファトランジスタ１２０が形成されて、前記ゲート電極１３３によってリセットトランジスタ１３０が形成されて、前記ゲート電極１４３によってドライブトランジスタ１４０が形成されて、前記ゲート電極１５３によってセレクトトランジスタ１５０が形成される。

前記ドライブトランジスタ１４０のゲート電極１４３は、前記フローティング拡散領域ＦＤで延長されて前記フローティング拡散領域ＦＤと電気的に連結されると同時に補助キャパシタ１７０の下部キャパシタ電極１７１の役割をする。

そして、前記補助キャパシタ１７０の前記下部キャパシタ電極１７１の上部には誘電膜１７３と上部キャパシタ電極１７５が順に蒸着されている。

前記上部キャパシタ電極１７５は、ポリシリコン層に形成されて、前記補助キャパシタ１７０は、ＰＩＰ（Poly Insulator Ｐoly）キャパシタを形成することができる。

ここで、前記補助キャパシタは、ＭＩＭ（Metal Insulator Metal）キャパシタ構造で形成されることもできる。

前記上部キャパシタ電極１７５は、第２コンタクトホール１７６ｂによってコンタクト電極と連結されて、接地信号（ＧＮＤ signal）を印加されることができる。

これで、前記フローティング拡散領域ＦＤのジャンクションキャパシタ１６０と前記補助キャパシタ１７０は並列に連結されることができる。

ここで、前記各トランジスタのアクティブ領域には各ゲート電極１２３、１３３、１４３、１５３下側部を除いた部分に不純物イオンが注入されて、各トランジスタのソース／ドレーン領域Ｓ／Ｄが形成される。

図５は、図４のＩ−Ｉ’線に沿って切断したものであり、本実施の形態による補助キャパシタ、トランスファトランジスタ及びフォトダイオード領域を示す断面図である。

図４及び図５に示すように、高濃度Ｐ型基板上に低濃度Ｐ型のエピ層１１１を成長させて、前記エピ層１１１に素子間の隔離のために図示されなかったが、トレンチを形成して絶縁膜を充填させるＳＴＩ（shallow trench isolation、２１８）を形成する。

そして、前記エピ層１１１上にゲート絶縁膜１３１を形成して、ゲート絶縁膜１３１上にトランスファトランジスタ１２０のゲート電極１２３を形成する。

前記ゲート電極１２３の両側壁にスペーサ１２６が形成される。

そして、前記フォトダイオード領域ＰＤの前記エピ層１１１には低濃度ｎ型拡散領域１２８が形成されて、前記低濃度ｎ型拡散領域１２８上のエピ層１１１に前記エピ層１１１より高い濃度のｐ型拡散領域（１３５、ＰＤＰ）を形成する。

そして、前記フローティング拡散領域ＦＤには前記スペーサ１２６下部に低濃度ｎ型拡散領域１２８が形成されて、高濃度ｎ型拡散領域１３４が深く形成される。

前記フローティング拡散領域ＦＤ上には補助キャパシタ１７０が形成される。

前記フローティング拡散領域ＦＤ上には前記ゲート絶縁膜１３１及びトランスファトランジスタ１２０のゲート電極１２３形成と同時に形成されるゲート絶縁膜パターン１３１ａ及び補助キャパシタ１７０の下部キャパシタ電極１７１が形成される。

前記補助キャパシタ１７０は前記フローティング拡散領域ＦＤと所定領域が重畳されて、前記フローティング拡散領域ＦＤの隣接の素子分離膜上部に形成されることができる。

前記補助キャパシタ１７０の下部キャパシタ電極１７１は別途の工程ではなく、ドライブトランジスタ１４０のゲート電極１４３形成工程でラウティング工程と連携して前記ゲート電極１４３を前記フローティング拡散領域ＦＤの上部まで延長して形成したものである。

前記フローティング拡散領域ＦＤには別途の補助キャパシタ１７０がさらに形成される。

前記補助キャパシタ１７０は下部キャパシタ電極１７１と上部キャパシタ電極１７５でなされて、前記下部キャパシタ電極１７１と前記上部キャパシタ電極１７５との間に誘電膜１７３が形成されている。

前記ドライブトランジスタ１４０のゲート電極１４３は、前記フローティング拡散領域ＦＤまで延長されて形成され、前記下部キャパシタ電極１７１を形成する。

したがって、前記ドライブトランジスタ１４０と前記フローティング拡散領域ＦＤの金属配線を取り替えて連結させるだけでなく、前記補助キャパシタ１７０の下部キャパシタ電極１７１をなすことができる。

前記補助キャパシタ１７０を形成するために要求される領域も最小化されることで、単位ピクセルのサイズを減らしながらもフローティング拡散ノードの電子保存容量を増加させることもできる。

そして、前記下部キャパシタ電極１７１上に電子を保存するための誘電膜１７３が形成されていて、前記誘電膜１７３上に前記下部キャパシタ電極１７１と向い合って上部キャパシタ電極１７５が形成されている。

前記上部キャパシタ電極１７５はポリシリコンパターンで形成するのが望ましいが、前記下部キャパシタ電極１７１及び前記上部キャパシタ電極１７５は金属パターンで形成することもできる。

前記トランスファトランジスタ１２０のゲート電極１２３及び補助キャパシタ１７０を含むエピ層１１１上に絶縁膜１８０を形成する。

前記絶縁膜１８０には前記下部キャパシタ電極１７１と前記フローティング拡散領域ＦＤを所定露出させる第１コンタクトホール１７６ａが形成されている。

また、前記絶縁膜１８０には前記上部キャパシタ電極１７５を所定露出させる第２コンタクトホール１７６ｂが形成されている。

前記第１コンタクトホール１７６ａ及び前記第２コンタクトホール１７６ｂ内には第１及び第２コンタクト電極１７７、１７９がそれぞれ埋め立てられて形成される。

前記第１コンタクト電極１７７は前記第１コンタクトホール１７６ａを通じて前記下部キャパシタ電極１７１と前記フローティング拡散領域ＦＤと接続して、これで、前記下部キャパシタ電極１７１と前記フローティング拡散領域ＦＤを電気的に連結させる役割をする。

前記第２コンタクト電極１７９は前記第２コンタクトホール１７６ｂを通じて前記上部キャパシタ電極１７５と接続されて、前記第２コンタクト電極１７９を通じて所定の電圧を前記上部キャパシタ電極１７５に印加することができる。

前記所定の電圧は接地電圧であることがある。

前記フローティング拡散領域ＦＤのジャンクションキャパシタ１６０は高濃度ｎ型拡散領域と前記ｐ型エピ層の間に形成された空乏層で形成されることができるし、前記ｐ型エピ層は接地電位であるので、前記フローティング拡散領域のジャンクションキャパシタ１６０と前記補助キャパシタ１７０はお互いに並列に連結される。

したがって、フローティング拡散ノードの電子保存容量が大きくなって、４Ｔピクセルのダイナミックレンジ（dynamic range）を向上させるようになる。

また、ピクセルの大きさが小さくなっても、フローティング拡散領域の容量が十分であるので、これはピクセルのダイナミックレンジを保障する。したがって、ピクセルが小さくなる場合にも、低い光及び高い光条件に対しては良い出力反応を提供する。

図６は、本発明の実施の形態によるシーモスイメージセンサの単位ピクセルの他の例のレイアウトである。

図６は、下部キャパシタ電極が連結されたドライブトランジスタのゲート電極１４３と最も近くに位置したリセットトランジスタのゲート電極１３３に隣接のフローティング拡散領域と前記下部キャパシタ電極１７１がオーバーラップする他のレイアウトを示す。

本実施の形態は補助キャパシタ１７０とフローティング拡散領域の間ですぐれた電子保存容量を持つことができる。

また、上部キャパシタ電極１７５は前記フローティング拡散領域のコンタクト周辺領域を除いた前記下部キャパシタ電極１７１の全面を覆うことができる。

本実施の形態によるシーモスイメージセンサは、単位ピクセルで補助キャパシタをさらに形成することで、フローティング拡散ノードの電子保存容量を増加させてダイナミックレンジを向上させる第１の効果がある。

また、本実施の形態はドライブトランジスタのゲート電極をフローティング拡散領域上部に延長させて、補助キャパシタ電極を形成することで、補助キャパシタを形成するために要求される領域も最小化され、単位ピクセルのサイズを減らしながらもフローティング拡散ノードの電子保存容量を増加させることもできる第２の効果がある。

本発明を具体的な実施例を通じて詳しく説明したが、これは本発明を具体的に説明するためのものであり、本発明によるシーモスイメージセンサ及びその製造方法はこれに限定されないし、本発明の技術的思想内で当分野の通常の知識を有した者によって、その変形や改良が可能であることが明白である。

一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。 一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。 本発明による４Ｔシーモスイメージセンサの等価回路図である。 本発明によるシーモスイメージセンサのレイアウトである。 図４のＩ−Ｉ'線に沿って切断したものであり、本発明による補助キャパシタ、トランスファトランジスタ及びフォトダイオード領域を示す断面図である。 図６は、本発明によるシーモスイメージセンサの単位ピクセルの他の例のレイアウトである。

符号の説明

１１１ エピ層
１２６ スペーサ
１２８ 低濃度ｎ型拡散領域
１３１ ゲート絶縁膜
１３４ 高濃度ｎ型拡散領域
１３５ ｐ型拡散領域
１２３、１３３、１４３、１５３ ゲート電極
１２０ トランスファトランジスタ
１３０ リセットトランジスタ
１４０ ドライブトランジスタ
１５０ セレクトトランジスタ
１７０ 補助キャパシタ
１７１ 下部キャパシタ電極
１７３ 誘電膜
１７５ 上部キャパシタ電極
１８０ 絶縁膜
１７６ａ 第１コンタクトホール
１７６ｂ 第２コンタクトホール
１７７ 第１コンタクト電極
１７９ 第２コンタクト電極

Claims (18)

1. 半導体基板上に形成された第１ゲート電極と、
   前記第１ゲート電極一側の前記半導体基板内に形成されたフォトダイオード領域と、
   前記第１ゲート電極他側の前記半導体基板内に形成されたフローティング拡散領域と、
   前記フローティング拡散領域と接続された下部キャパシタ電極と前記下部キャパシタ電極上に形成された誘電膜及び上部キャパシタ電極でなされた補助キャパシタと、及び
   前記下部キャパシタ電極が延長されて形成され、前記フローティング拡散領域と接続された第２ゲート電極を有するドライブトランジスタを含むことを特徴とするシーモスイメージセンサ。
2. 前記補助キャパシタを覆う絶縁膜がさらに形成されて、前記絶縁膜は前記下部キャパシタ電極の一部及び前記フローティング拡散領域の一部を露出させる第１コンタクトホールと前記上部キャパシタ電極の一部を露出させる第２コンタクトホールを具備することを特徴とする請求項１に記載のシーモスイメージセンサ。
3. 前記フローティング拡散領域と前記下部キャパシタ電極を接続させて前記第１コンタクトホール内に形成された第１コンタクト電極をさらに含むことを特徴とする請求項２に記載のシーモスイメージセンサ。
4. 前記第２コンタクトホールを通じて前記上部キャパシタ電極と接続しながら接地電位を有する第２コンタクト電極をさらに含むことを特徴とする請求項２に記載のシーモスイメージセンサ。
5. 前記補助キャパシタは、ＰＩＰ（Poly Insulator Poly）キャパシタであることを特徴とする請求項１に記載のシーモスイメージセンサ。
6. 前記補助キャパシタは、ＭＩＭ（Metal Insulator Metal）キャパシタであることを特徴とする請求項１に記載のシーモスイメージセンサ。
7. 前記ドライブトランジスタのドレーンは電源と連結されたことを特徴とする請求項１に記載のシーモスイメージセンサ。
8. 前記補助キャパシタは、前記フローティング拡散領域上に形成されたことを特徴とする請求項１に記載のシーモスイメージセンサ。
9. 前記半導体基板上に前記ドライブトランジスタと連結されたトランスファトランジスタ、リセットトランジスタ及びセレクトトランジスタを含むことを特徴とする請求項１に記載のシーモスイメージセンサ。
10. 前記下部キャパシタ電極は、前記トランスファトランジスタのゲート電極と同一層で同一な物質及び同一な厚さで形成されたことを特徴とする請求項９に記載のシーモスイメージセンサ。
11. 前記第１コンタクト電極は、前記下部キャパシタ電極の上面の一部と側面とに接触することを特徴とする請求項３に記載のシーモスイメージセンサ。
12. 半導体基板上に第１ゲート電極及び第２ゲート電極を形成して、前記第２ゲート電極で延長された下部キャパシタ電極を形成する段階と、
    前記第１ゲート電極一側の前記半導体基板内に不純物を注入してフォトダイオード領域を形成する段階と、
    前記第１ゲート電極他側の前記半導体基板内に不純物を注入してフローティング拡散領域を形成する段階と、
    前記下部キャパシタ電極上の一部に誘電膜を形成する段階と、
    前記誘電膜上に上部キャパシタ電極を形成する段階と、
    前記半導体基板上に絶縁膜を形成する段階と、
    前記絶縁膜に前記下部キャパシタ電極の一部及び前記フローティング拡散領域の一部を露出させる第１コンタクトホールと前記上部キャパシタ電極の一部を露出させる第２コンタクトホールを形成する段階と、及び
    前記フローティング拡散領域と前記下部キャパシタ電極を接続させて、前記第１コンタクトホール内に形成された第１コンタクト電極と前記第２コンタクトホールを通じて前記上部キャパシタ電極と接続する第２コンタクト電極を形成する段階と、を含むことを特徴とするシーモスイメージセンサの製造方法。
13. 前記上部キャパシタ電極は、ポリシリコンパターンであることを特徴とする請求項１２に記載のシーモスイメージセンサの製造方法。
14. 前記第２コンタクト電極は、接地電位が印加されることを特徴とする請求項１２に記載のシーモスイメージセンサの製造方法。
15. 前記第１及び第２ゲート電極、前記下部キャパシタ電極の下にはゲート絶縁膜パターンが形成されたことを特徴とする請求項１２に記載のシーモスイメージセンサの製造方法。
16. 前記フローティング拡散領域は、前記下部キャパシタ電極及び前記第２ゲート電極と電気的に連結されることを特徴とする請求項１２に記載のシーモスイメージセンサの製造方法。
17. 前記第２ゲート電極の一側に不純物が前記半導体基板内に注入されてドレーン領域が形成されることを特徴とする請求項１２に記載のシーモスイメージセンサの製造方法。
18. 前記ドレーン領域は、電源と連結されることを特徴とする請求項１７に記載のシーモスイメージセンサの製造方法。

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