JP2002368203A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JP2002368203A JP2002368203A JP2001169066A JP2001169066A JP2002368203A JP 2002368203 A JP2002368203 A JP 2002368203A JP 2001169066 A JP2001169066 A JP 2001169066A JP 2001169066 A JP2001169066 A JP 2001169066A JP 2002368203 A JP2002368203 A JP 2002368203A
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Abstract
(57)【要約】
【課題】 フローティングディフュージョン領域と出力
バッファ回路との間を接続する配線部の配線容量を低減
し、電荷電圧変換効率を高めることができる固体撮像素
子を提供すること。 【解決手段】 フローティングディフュージョン領域２
８と、出力バッファ回路３３を構成する駆動トランジス
タ３４のゲート電極部３４ａとを接続する配線部３２
を、これらフローティングディフュージョン領域２８と
ゲート電極部３４ａとをシェアードコンタクトする金属
（Ｗ）プラグ４０で形成することによって、配線部３２
の配線容量を低減し、もってフローティングディフュー
ジョン領域２８における電荷電圧変換効率を向上させ
る。
バッファ回路との間を接続する配線部の配線容量を低減
し、電荷電圧変換効率を高めることができる固体撮像素
子を提供すること。 【解決手段】 フローティングディフュージョン領域２
８と、出力バッファ回路３３を構成する駆動トランジス
タ３４のゲート電極部３４ａとを接続する配線部３２
を、これらフローティングディフュージョン領域２８と
ゲート電極部３４ａとをシェアードコンタクトする金属
（Ｗ）プラグ４０で形成することによって、配線部３２
の配線容量を低減し、もってフローティングディフュー
ジョン領域２８における電荷電圧変換効率を向上させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ（電荷結合
素子）を用いた固体撮像素子に関し、更に詳しくは、固
体撮像素子の出力部の電荷電圧変換効率の向上を図った
固体撮像素子に関する。
素子）を用いた固体撮像素子に関し、更に詳しくは、固
体撮像素子の出力部の電荷電圧変換効率の向上を図った
固体撮像素子に関する。
【０００２】
【従来の技術】ＣＣＤ固体撮像素子は、受光面に縦横に
配置したフォトセンサからなる複数の受光部と、各受光
部の垂直方向に対応して配置される垂直転送レジスタ
と、垂直転送レジスタの終端に配置される水平転送レジ
スタと、水平転送レジスタの終端に配置され転送電荷を
電圧信号に変換する出力部とを備えている。
配置したフォトセンサからなる複数の受光部と、各受光
部の垂直方向に対応して配置される垂直転送レジスタ
と、垂直転送レジスタの終端に配置される水平転送レジ
スタと、水平転送レジスタの終端に配置され転送電荷を
電圧信号に変換する出力部とを備えている。
【０００３】出力部の構成としては従来より、例えば特
開平１１−２３８８７３号、及び特開平１１−２９７９
８２号公報に記載されているようなＦＤＡ（Floating D
iffusion Amplyfier）タイプのものが広く採用されてい
る。これは、水平転送レジスタからの信号電荷を受けて
それに対応した電位となり、その後リセットされて所定
のリセット電位になる動作を一定の周期で繰り返すフロ
ーティングディフュージョン領域（ＦＤ）と、そのリセ
ットをするリセットトランジスタと、フローティングデ
ィフュージョン領域の電位をインピーダンス変換して出
力する出力バッファ回路とからなるのが通常である。出
力バッファ回路は、一般に複数段（２段又は３段）のソ
ースフォロワ回路により構成されている。
開平１１−２３８８７３号、及び特開平１１−２９７９
８２号公報に記載されているようなＦＤＡ（Floating D
iffusion Amplyfier）タイプのものが広く採用されてい
る。これは、水平転送レジスタからの信号電荷を受けて
それに対応した電位となり、その後リセットされて所定
のリセット電位になる動作を一定の周期で繰り返すフロ
ーティングディフュージョン領域（ＦＤ）と、そのリセ
ットをするリセットトランジスタと、フローティングデ
ィフュージョン領域の電位をインピーダンス変換して出
力する出力バッファ回路とからなるのが通常である。出
力バッファ回路は、一般に複数段（２段又は３段）のソ
ースフォロワ回路により構成されている。
【０００４】図３を参照して、半導体基板１の表面部に
形成された水平転送レジスタの終端側の転送電極２は、
水平出力ゲート３を介してフローティングディフュージ
ョン領域５に接続されている。転送電極は２相の駆動ク
ロックパルスφＨ１及びφＨ２が印加されることによ
り、基板１の表面のポテンシャル分布を変動させて信号
電荷を順次転送する。水平出力ゲート３には出力ゲート
電圧Ｖogが印加されることにより転送されてきた信号電
荷を１画素分毎にフローティングディフュージョン領域
５へ供給する。フローティングディフュージョン領域５
は、基板１の表面部に例えばＮ＋型の不純物拡散領域と
して形成され、リセットゲート４を介して、一定の電位
Ｖrdに固定されたリセットドレイン６に接続されてい
る。
形成された水平転送レジスタの終端側の転送電極２は、
水平出力ゲート３を介してフローティングディフュージ
ョン領域５に接続されている。転送電極は２相の駆動ク
ロックパルスφＨ１及びφＨ２が印加されることによ
り、基板１の表面のポテンシャル分布を変動させて信号
電荷を順次転送する。水平出力ゲート３には出力ゲート
電圧Ｖogが印加されることにより転送されてきた信号電
荷を１画素分毎にフローティングディフュージョン領域
５へ供給する。フローティングディフュージョン領域５
は、基板１の表面部に例えばＮ＋型の不純物拡散領域と
して形成され、リセットゲート４を介して、一定の電位
Ｖrdに固定されたリセットドレイン６に接続されてい
る。
【０００５】水平出力ゲート３を介してフローティング
ディフュージョン領域５に信号電荷が供給されると、フ
ローティングディフュージョン領域５の電位が変化し、
この電位変化が出力信号として後段の出力バッファ回路
７へ供給され、増幅されて出力される。リセットゲート
４にリセットゲート電圧Ｖrgが印加されると、フローテ
ィングディフュージョン領域５はリセットドレイン６に
接続されて一定電位Ｖrdにリセットされる。上記動作
は、１画素分の電荷電圧変換を行う毎に行われる。
ディフュージョン領域５に信号電荷が供給されると、フ
ローティングディフュージョン領域５の電位が変化し、
この電位変化が出力信号として後段の出力バッファ回路
７へ供給され、増幅されて出力される。リセットゲート
４にリセットゲート電圧Ｖrgが印加されると、フローテ
ィングディフュージョン領域５はリセットドレイン６に
接続されて一定電位Ｖrdにリセットされる。上記動作
は、１画素分の電荷電圧変換を行う毎に行われる。
【０００６】出力バッファ回路７は、ＭＯＳトランジス
タでなる駆動トランジスタ８と、負荷抵抗として機能す
る負荷トランジスタ９とから構成される。駆動トランジ
スタ８のゲート電極部８ａは配線部１０を介してフロー
ティングディフュージョン領域５に電気的に接続されて
いる。
タでなる駆動トランジスタ８と、負荷抵抗として機能す
る負荷トランジスタ９とから構成される。駆動トランジ
スタ８のゲート電極部８ａは配線部１０を介してフロー
ティングディフュージョン領域５に電気的に接続されて
いる。
【０００７】図４は、フローティングディフュージョン
領域５と、出力バッファ回路７を構成する駆動トランジ
スタ８のゲート電極部８ａと、これらを接続する配線部
１０との関係を模式的に示す断面図である。駆動トラン
ジスタ８のゲート電極部８ａは例えば多結晶シリコン層
からなり、フローティングディフュージョン領域５が形
成される半導体基板１の表面部近傍にゲート絶縁膜１１
を介して形成される。配線部１０は、基板１の表面を覆
う平坦化膜１３にコンタクトホール１４を形成すること
によってフローティングディフュージョン領域５及びゲ
ート電極部１２を外部へ露出し、その後、スパッタ法に
よってアルミニウム等の配線材料を成膜することによっ
て、フローティングディフュージョン領域５とゲート電
極部１２との間で両者をシェアードコンタクトしてい
る。
領域５と、出力バッファ回路７を構成する駆動トランジ
スタ８のゲート電極部８ａと、これらを接続する配線部
１０との関係を模式的に示す断面図である。駆動トラン
ジスタ８のゲート電極部８ａは例えば多結晶シリコン層
からなり、フローティングディフュージョン領域５が形
成される半導体基板１の表面部近傍にゲート絶縁膜１１
を介して形成される。配線部１０は、基板１の表面を覆
う平坦化膜１３にコンタクトホール１４を形成すること
によってフローティングディフュージョン領域５及びゲ
ート電極部１２を外部へ露出し、その後、スパッタ法に
よってアルミニウム等の配線材料を成膜することによっ
て、フローティングディフュージョン領域５とゲート電
極部１２との間で両者をシェアードコンタクトしてい
る。
【０００８】ところで、一般にフローティングディフュ
ージョン領域における電荷電圧変換効率（η）は、次式
で表される。 η＝ΔＶ／ΔＱ＝１／Ｃfd ここで、ΔＶは、フローティングディフュージョン領域
に蓄積された信号電荷量ΔＱに基づく電圧変化を示し、
Ｃfdは、フローティングディフュージョン領域に関する
全容量であり、次式で表される。 Ｃfd＝Ｃog＋Ｃrg＋Ｃｓ＋Ｃｌ＋Ｃｍ
ージョン領域における電荷電圧変換効率（η）は、次式
で表される。 η＝ΔＶ／ΔＱ＝１／Ｃfd ここで、ΔＶは、フローティングディフュージョン領域
に蓄積された信号電荷量ΔＱに基づく電圧変化を示し、
Ｃfdは、フローティングディフュージョン領域に関する
全容量であり、次式で表される。 Ｃfd＝Ｃog＋Ｃrg＋Ｃｓ＋Ｃｌ＋Ｃｍ
【０００９】ここで、Ｃogはフローティングディフュー
ジョン領域５と水平出力ゲート３との間の容量、Ｃrgは
フローティングディフュージョン領域５とリセットゲー
ト４との間の容量、Ｃｓはフローティングディフュージ
ョン領域５と半導体基板１との間の容量、Ｃｌは配線部
１０の配線容量、Ｃｍは駆動トランジスタ８に関わる容
量である（図３参照）。このように、フローティングデ
ィフュージョン領域に関する全容量Ｃfdを低減すること
によって、電荷電圧変換効率（η）が高められることに
なる。
ジョン領域５と水平出力ゲート３との間の容量、Ｃrgは
フローティングディフュージョン領域５とリセットゲー
ト４との間の容量、Ｃｓはフローティングディフュージ
ョン領域５と半導体基板１との間の容量、Ｃｌは配線部
１０の配線容量、Ｃｍは駆動トランジスタ８に関わる容
量である（図３参照）。このように、フローティングデ
ィフュージョン領域に関する全容量Ｃfdを低減すること
によって、電荷電圧変換効率（η）が高められることに
なる。
【００１０】
【発明が解決しようとする課題】ところで、近年におけ
るＣＣＤ固体撮像素子は、光学系の縮小、高解像化によ
る多画素化の要請に伴って自身やそれを構成する個々の
画素の小型化が要求されている。そして、画素の小型化
に伴い開口面積の減少や取扱信号電荷量の減少が生じ、
それは出力レベルの低減を招くが、それには出力部（電
荷電圧変換部）の変換効率を高めることにより対応して
きた。しかし、従来の構成では、その変換効率を高める
ことに限界がある。
るＣＣＤ固体撮像素子は、光学系の縮小、高解像化によ
る多画素化の要請に伴って自身やそれを構成する個々の
画素の小型化が要求されている。そして、画素の小型化
に伴い開口面積の減少や取扱信号電荷量の減少が生じ、
それは出力レベルの低減を招くが、それには出力部（電
荷電圧変換部）の変換効率を高めることにより対応して
きた。しかし、従来の構成では、その変換効率を高める
ことに限界がある。
【００１１】特に、従来の出力部の構成では、フローテ
ィングディフュージョン領域５と、出力バッファ回路７
の駆動トランジスタ８を構成するゲート電極部１２との
間を接続する配線部１０に関する配線容量（Ｃｌ）が、
フローティングディフュージョン領域５に関する全容量
Ｃfdを高める一因となっている。
ィングディフュージョン領域５と、出力バッファ回路７
の駆動トランジスタ８を構成するゲート電極部１２との
間を接続する配線部１０に関する配線容量（Ｃｌ）が、
フローティングディフュージョン領域５に関する全容量
Ｃfdを高める一因となっている。
【００１２】すなわち、従来の配線部１０の構成では、
配線材料としてのアルミニウム膜をスパッタ法によって
成膜しコンタクトホール１４内でフローティングディフ
ュージョン領域５とゲート電極部１２とをシェアードコ
ンタクト形成しているが、当該膜のカバレージが悪いた
めに成膜後は図４に示したような形態となり、配線部１
０の表面積が必要以上に大きくなって、これが配線容量
Ｃｌの増大をもたらしている。
配線材料としてのアルミニウム膜をスパッタ法によって
成膜しコンタクトホール１４内でフローティングディフ
ュージョン領域５とゲート電極部１２とをシェアードコ
ンタクト形成しているが、当該膜のカバレージが悪いた
めに成膜後は図４に示したような形態となり、配線部１
０の表面積が必要以上に大きくなって、これが配線容量
Ｃｌの増大をもたらしている。
【００１３】本発明は上述の問題に鑑みてなされ、フロ
ーティングディフュージョン領域と出力バッファ回路と
の間を接続する配線部の配線容量を低減し、電荷電圧変
換効率を高めることができる固体撮像素子を提供するこ
とを課題とする。
ーティングディフュージョン領域と出力バッファ回路と
の間を接続する配線部の配線容量を低減し、電荷電圧変
換効率を高めることができる固体撮像素子を提供するこ
とを課題とする。
【００１４】
【課題を解決するための手段】以上の課題を解決するに
当たり、本発明の固体撮像素子は、フローティングディ
フュージョン領域と、出力バッファ回路を構成する駆動
トランジスタのゲート電極部とを接続する配線部が、こ
れらフローティングディフュージョン領域とゲート電極
部とをシェアードコンタクトする金属プラグにより形成
されることを特徴とする。
当たり、本発明の固体撮像素子は、フローティングディ
フュージョン領域と、出力バッファ回路を構成する駆動
トランジスタのゲート電極部とを接続する配線部が、こ
れらフローティングディフュージョン領域とゲート電極
部とをシェアードコンタクトする金属プラグにより形成
されることを特徴とする。
【００１５】本発明では、配線部の構成を金属プラグと
することによって、従来のスパッタ膜により形成した配
線部と比べてその表面積を小さくし、配線容量の低減を
図るようにしている。これにより、フローティングディ
フュージョン領域に関する全容量を低減して、電荷電圧
変換効率を高めることができる。
することによって、従来のスパッタ膜により形成した配
線部と比べてその表面積を小さくし、配線容量の低減を
図るようにしている。これにより、フローティングディ
フュージョン領域に関する全容量を低減して、電荷電圧
変換効率を高めることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は、本発明の実施の形態による固体撮
像素子２０の水平転送レジスタ２１の最終段と電荷出力
部２２の構造を示している。
像素子２０の水平転送レジスタ２１の最終段と電荷出力
部２２の構造を示している。
【００１８】水平転送レジスタ２１は、半導体基板２３
の表面に絶縁膜２４を介して配列形成されるストレージ
電極２５Ｓ及びトランスファ電極２５Ｔからなる転送部
２５を有し、ストレージ電極２５Ｓの直下における半導
体基板２３の表面部はＮ型の不純物拡散層２６Ｓが形成
され、トランスファ電極２５Ｔの直下における半導体基
板２３の表面部はＮ- 型の不純物拡散層２６Ｔが形成さ
れている。これら各電極２５Ｓ，２５Ｔに対して２相の
駆動クロックパルスφＨ１及びφＨ２が印加されること
により、信号電荷が上記不純物拡散領域２６Ｓ，２６Ｔ
を通って順次、水平方向に転送されるようになってい
る。なお、図において符号２９は転送部２５を構成する
各電極２５Ｓ，２５Ｔ間を絶縁するための絶縁膜であ
る。
の表面に絶縁膜２４を介して配列形成されるストレージ
電極２５Ｓ及びトランスファ電極２５Ｔからなる転送部
２５を有し、ストレージ電極２５Ｓの直下における半導
体基板２３の表面部はＮ型の不純物拡散層２６Ｓが形成
され、トランスファ電極２５Ｔの直下における半導体基
板２３の表面部はＮ- 型の不純物拡散層２６Ｔが形成さ
れている。これら各電極２５Ｓ，２５Ｔに対して２相の
駆動クロックパルスφＨ１及びφＨ２が印加されること
により、信号電荷が上記不純物拡散領域２６Ｓ，２６Ｔ
を通って順次、水平方向に転送されるようになってい
る。なお、図において符号２９は転送部２５を構成する
各電極２５Ｓ，２５Ｔ間を絶縁するための絶縁膜であ
る。
【００１９】続いて、電荷出力部２２の構成について説
明する。
明する。
【００２０】水平転送レジスタ２１の最終段の転送部２
５には、水平出力ゲート２７を介して、電荷電圧変換を
行うためのフローティングディフュージョン領域２８が
接続されている。水平出力ゲート２７は、Ｎ- 層２６Ｔ
上にゲート絶縁膜２４を介して形成される多結晶シリコ
ン層からなり、一定のゲート電圧Ｖogが印加されるよう
に構成されている。
５には、水平出力ゲート２７を介して、電荷電圧変換を
行うためのフローティングディフュージョン領域２８が
接続されている。水平出力ゲート２７は、Ｎ- 層２６Ｔ
上にゲート絶縁膜２４を介して形成される多結晶シリコ
ン層からなり、一定のゲート電圧Ｖogが印加されるよう
に構成されている。
【００２１】フローティングディフュージョン領域２８
は、Ｎ+ 型の不純物拡散層から構成され、リセットゲー
ト３０を介して、一定の高電位Ｖrdに固定されたリセッ
トドレイン３１に接続されている。リセットゲート３０
は、半導体基板２３の表面部にゲート絶縁膜２４を介し
て形成される多結晶シリコン層からなり、周期的にリセ
ットゲートパルスφＲＧが印加されることによって、フ
ローティングディフュージョン領域２８の電位をリセッ
ト電位（Ｖrd）にリセットするように構成されている。
は、Ｎ+ 型の不純物拡散層から構成され、リセットゲー
ト３０を介して、一定の高電位Ｖrdに固定されたリセッ
トドレイン３１に接続されている。リセットゲート３０
は、半導体基板２３の表面部にゲート絶縁膜２４を介し
て形成される多結晶シリコン層からなり、周期的にリセ
ットゲートパルスφＲＧが印加されることによって、フ
ローティングディフュージョン領域２８の電位をリセッ
ト電位（Ｖrd）にリセットするように構成されている。
【００２２】フローティングディフュージョン領域２８
は配線部３２を介して出力バッファ回路３３に電気的に
接続されている。出力バッファ回路３３は、駆動トラン
ジスタ３４及び負荷トランジスタ３５の組が複数段（２
段、３段あるいはそれ以上）形成されてなるソースフォ
ロワ回路で構成されているが、図においては簡略化して
１段のみ示している。各トランジスタ３４，３５は従来
と同様、ＭＯＳ型ＦＥＴで構成されている。なお、図に
おいてＶddは電源電圧端子、Ｖggは抵抗値制御用電圧の
入力端子、Ｖssは接地端子、Ｖout は出力端子をそれぞ
れ示している。
は配線部３２を介して出力バッファ回路３３に電気的に
接続されている。出力バッファ回路３３は、駆動トラン
ジスタ３４及び負荷トランジスタ３５の組が複数段（２
段、３段あるいはそれ以上）形成されてなるソースフォ
ロワ回路で構成されているが、図においては簡略化して
１段のみ示している。各トランジスタ３４，３５は従来
と同様、ＭＯＳ型ＦＥＴで構成されている。なお、図に
おいてＶddは電源電圧端子、Ｖggは抵抗値制御用電圧の
入力端子、Ｖssは接地端子、Ｖout は出力端子をそれぞ
れ示している。
【００２３】フローティングディフュージョン領域２８
に連絡する配線部３２は、駆動トランジスタ３４のゲー
ト電極部３４ａに接続されている。これらフローティン
グディフュージョン領域２８とゲート電極部３４ａとを
接続する配線部３２の構成を図２に示す。
に連絡する配線部３２は、駆動トランジスタ３４のゲー
ト電極部３４ａに接続されている。これらフローティン
グディフュージョン領域２８とゲート電極部３４ａとを
接続する配線部３２の構成を図２に示す。
【００２４】図２に示すように、ゲート電極部３４ａ
は、フローティングディフュージョン領域２８の形成部
位近傍に位置し、ゲート絶縁膜２４を介して半導体基板
２３の表面に形成された多結晶シリコン層から構成され
る。配線部３２は、図１に示した転送部２５、半導体基
板２３及び、当該ゲート電極部３４ａを覆う例えばＢＰ
ＳＧからなる層間膜（平坦化膜あるいはリフロー膜）３
７に形成された、コンタクトホール３８に埋め込まれる
金属プラグ４０で構成される。コンタクトホール３８
は、例えばリアクティブイオンエッチング（ＲＩＥ）法
によって形成される。
は、フローティングディフュージョン領域２８の形成部
位近傍に位置し、ゲート絶縁膜２４を介して半導体基板
２３の表面に形成された多結晶シリコン層から構成され
る。配線部３２は、図１に示した転送部２５、半導体基
板２３及び、当該ゲート電極部３４ａを覆う例えばＢＰ
ＳＧからなる層間膜（平坦化膜あるいはリフロー膜）３
７に形成された、コンタクトホール３８に埋め込まれる
金属プラグ４０で構成される。コンタクトホール３８
は、例えばリアクティブイオンエッチング（ＲＩＥ）法
によって形成される。
【００２５】本実施の形態では金属プラグ４０としてタ
ングステン（Ｗ）プラグが採用されている。タングステ
ンプラグ４０は、コンタクトホール３８及びゲート絶縁
膜２４の開口部３９を介して、フローティングディフュ
ージョン領域２８とゲート電極部３４ａとをシェアード
コンタクトして両者間を電気的に接続している。ここで
シェアードコンタクトとは、図２に示すように金属プラ
グ４０の底部で導体層間を電気的に接続する形態をい
う。
ングステン（Ｗ）プラグが採用されている。タングステ
ンプラグ４０は、コンタクトホール３８及びゲート絶縁
膜２４の開口部３９を介して、フローティングディフュ
ージョン領域２８とゲート電極部３４ａとをシェアード
コンタクトして両者間を電気的に接続している。ここで
シェアードコンタクトとは、図２に示すように金属プラ
グ４０の底部で導体層間を電気的に接続する形態をい
う。
【００２６】タングステンプラグ４０は、ＷＦ6 （６弗
化タングステン）ガスを用いたタングステン膜の減圧Ｃ
ＶＤ法により形成することができる。すなわち、ＷＦ6
＋ＳｉＨ4 →Ｗ＋ＳｉＦ4 ＋４ＨＦというＳｉＨ4 （シ
ラン）ガスを用いた還元反応を用いることができる。タ
ングステンプラグ４０の形成時は、ゲート電極部３４ａ
を構成する多結晶シリコンや半導体基板２３の表面部が
育成種（グルーレーヤ）となり、コンタクトホール３８
内に選択的にタングステン膜が形成される。
化タングステン）ガスを用いたタングステン膜の減圧Ｃ
ＶＤ法により形成することができる。すなわち、ＷＦ6
＋ＳｉＨ4 →Ｗ＋ＳｉＦ4 ＋４ＨＦというＳｉＨ4 （シ
ラン）ガスを用いた還元反応を用いることができる。タ
ングステンプラグ４０の形成時は、ゲート電極部３４ａ
を構成する多結晶シリコンや半導体基板２３の表面部が
育成種（グルーレーヤ）となり、コンタクトホール３８
内に選択的にタングステン膜が形成される。
【００２７】一方、タングステンによるコンタクトホー
ル３８の埋込みは、上記の選択ＣＶＤ法に限られず、ブ
ランケットタングステン膜を形成した後、全面エッチバ
ックを行うことによっても形成することができる。ある
いは、ＣＭＰ等の機械研磨方法も可能である。
ル３８の埋込みは、上記の選択ＣＶＤ法に限られず、ブ
ランケットタングステン膜を形成した後、全面エッチバ
ックを行うことによっても形成することができる。ある
いは、ＣＭＰ等の機械研磨方法も可能である。
【００２８】次に、本実施の形態の作用について説明す
ると、図１を参照して、図示しない垂直転送レジスタを
介して水平転送レジスタ２１に転送された信号電荷は、
駆動クロックパルスφＨ１及びφＨ２が印加される転送
部２５直下の基板表面において順次、電荷出力部２２へ
向けて転送される。各信号電荷は、水平出力ゲート２７
を介して１画素分ずつフローティングディフュージョン
領域２８に送られる。このとき、フローティングディフ
ュージョン領域２８の電位が変化し、この電位変化が配
線部３２を介して出力バッファ回路３３へ供給され、増
幅されて、出力端子Ｖout から出力される。電位変化を
出力したフローティングディフュージョン領域２８は、
リセットゲートパルスφＲＧが印加されたリセットゲー
ト３０を介してリセットドレイン３１と同電位（リセッ
ト電位Ｖrd）とされた後、次に送られてくる信号電荷の
上記した電荷電圧変換作用を行う。
ると、図１を参照して、図示しない垂直転送レジスタを
介して水平転送レジスタ２１に転送された信号電荷は、
駆動クロックパルスφＨ１及びφＨ２が印加される転送
部２５直下の基板表面において順次、電荷出力部２２へ
向けて転送される。各信号電荷は、水平出力ゲート２７
を介して１画素分ずつフローティングディフュージョン
領域２８に送られる。このとき、フローティングディフ
ュージョン領域２８の電位が変化し、この電位変化が配
線部３２を介して出力バッファ回路３３へ供給され、増
幅されて、出力端子Ｖout から出力される。電位変化を
出力したフローティングディフュージョン領域２８は、
リセットゲートパルスφＲＧが印加されたリセットゲー
ト３０を介してリセットドレイン３１と同電位（リセッ
ト電位Ｖrd）とされた後、次に送られてくる信号電荷の
上記した電荷電圧変換作用を行う。
【００２９】このとき、本実施の形態では、フローティ
ングディフュージョン領域２８と、出力バッファ回路３
３を構成する駆動トランジスタ３４のゲート電極部３４
ａとを電気的に接続する配線部３２の構成が、図２に明
示したような金属（Ｗ）プラグ４０で構成されているの
で、従来のＡｌスパッタ膜からなる配線部１０（図４）
に比べてその表面積を大幅に低減することができる。こ
れにより、配線部３２の配線容量（Ｃｌ）を低減してフ
ローティングディフュージョン領域２８に関する全容量
Ｃfdを低下させ、もって信号電荷の電荷電圧変換効率η
を高めることができる。
ングディフュージョン領域２８と、出力バッファ回路３
３を構成する駆動トランジスタ３４のゲート電極部３４
ａとを電気的に接続する配線部３２の構成が、図２に明
示したような金属（Ｗ）プラグ４０で構成されているの
で、従来のＡｌスパッタ膜からなる配線部１０（図４）
に比べてその表面積を大幅に低減することができる。こ
れにより、配線部３２の配線容量（Ｃｌ）を低減してフ
ローティングディフュージョン領域２８に関する全容量
Ｃfdを低下させ、もって信号電荷の電荷電圧変換効率η
を高めることができる。
【００３０】また、本実施の形態によれば、電荷出力部
２２の微細化によってコンタクトホール３８のアスペク
ト比が高い場合にも、配線部３２を高い信頼性でもって
形成することが可能となる。
２２の微細化によってコンタクトホール３８のアスペク
ト比が高い場合にも、配線部３２を高い信頼性でもって
形成することが可能となる。
【００３１】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００３２】例えば以上の実施の形態では、配線部３２
を構成する金属プラグ４０の構成材料としてタングステ
ンを用いたが、これに限られることなく、例えばＴｉ，
ＴｉＮ，Ｍｏ等のようにＣＶＤ法で形成可能で埋込形状
の良好な金属材料を用いることができる。
を構成する金属プラグ４０の構成材料としてタングステ
ンを用いたが、これに限られることなく、例えばＴｉ，
ＴｉＮ，Ｍｏ等のようにＣＶＤ法で形成可能で埋込形状
の良好な金属材料を用いることができる。
【００３３】
【発明の効果】以上述べたように、本発明の固体撮像素
子によれば、フローティングディフュージョン領域と、
出力バッファ回路を構成する駆動トランジスタのゲート
電極部とを電気的に接続する配線部の配線容量を、従来
よりも低減することができるので、出力部における電荷
電圧変換効率を従来よりも高めることができ、感度の向
上を図ることができる。
子によれば、フローティングディフュージョン領域と、
出力バッファ回路を構成する駆動トランジスタのゲート
電極部とを電気的に接続する配線部の配線容量を、従来
よりも低減することができるので、出力部における電荷
電圧変換効率を従来よりも高めることができ、感度の向
上を図ることができる。
【００３４】請求項２の発明によれば、固体撮像素子の
小型化に伴って出力部の微細化が進展しても、配線部を
信頼性高く形成することが可能となる。
小型化に伴って出力部の微細化が進展しても、配線部を
信頼性高く形成することが可能となる。
【図１】本発明の実施の形態による固体撮像素子におけ
る水平転送レジスタの最終段と電荷出力部の構成を模式
的に示す断面図である。
る水平転送レジスタの最終段と電荷出力部の構成を模式
的に示す断面図である。
【図２】本発明の実施の形態による固体撮像素子におけ
るフローティングディフュージョン領域と出力バッファ
回路との電気的接続を行うための配線部の構成を模式的
に示す断面図である。
るフローティングディフュージョン領域と出力バッファ
回路との電気的接続を行うための配線部の構成を模式的
に示す断面図である。
【図３】フローティングディフュージョン領域に関する
全容量を説明する図である。
全容量を説明する図である。
【図４】従来の固体撮像素子におけるフローティングデ
ィフュージョン領域と出力バッファ回路との電気的接続
を行うための配線部の構成を模式的に示す断面図であ
る。
ィフュージョン領域と出力バッファ回路との電気的接続
を行うための配線部の構成を模式的に示す断面図であ
る。
２０…固体撮像素子、２１…水平転送レジスタ、２２…
電荷出力部、２３…半導体基板、２５…転送部、２８…
フローティングディフュージョン領域、３０…リセット
ゲート、３１…リセットドレイン、３２…配線部、３３
…出力バッファ回路、３４…駆動トランジスタ、３４ａ
…ゲート電極部、３７…層間膜、３８…コンタクトホー
ル、４０…金属（Ｗ）プラグ。
電荷出力部、２３…半導体基板、２５…転送部、２８…
フローティングディフュージョン領域、３０…リセット
ゲート、３１…リセットドレイン、３２…配線部、３３
…出力バッファ回路、３４…駆動トランジスタ、３４ａ
…ゲート電極部、３７…層間膜、３８…コンタクトホー
ル、４０…金属（Ｗ）プラグ。
Claims (2)
- 【請求項１】 半導体基板の表面部に形成された電荷結
合素子により転送されてきた電荷を受け、又は所定のリ
セット電位にリセットされるフローティングディフュー
ジョン領域と、前記フローティングディフュージョン領
域にゲート電極部が電気的に接続されたＭＯＳトランジ
スタを駆動トランジスタとして有する出力バッファ回路
とを備えた固体撮像素子において、 前記フローティングディフュージョン領域と前記ゲート
電極部とを接続する配線部が、前記フローティングディ
フュージョン領域と前記ゲート電極部とをシェアードコ
ンタクトする金属プラグで形成されることを特徴とする
固体撮像素子。 - 【請求項２】 前記金属プラグが、前記半導体基板及び
前記ゲート電極部を覆う層間膜に形成されたコンタクト
ホールに、配線材料が埋め込まれてなることを特徴とす
る請求項１に記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169066A JP2002368203A (ja) | 2001-06-05 | 2001-06-05 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169066A JP2002368203A (ja) | 2001-06-05 | 2001-06-05 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368203A true JP2002368203A (ja) | 2002-12-20 |
Family
ID=19011187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001169066A Pending JP2002368203A (ja) | 2001-06-05 | 2001-06-05 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368203A (ja) |
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-
2001
- 2001-06-05 JP JP2001169066A patent/JP2002368203A/ja active Pending
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