JP2016063216A - 撮像装置 - Google Patents

Abstract

【課題】暗電流による影響を抑制して高画質で撮像を行うことが可能な積層型の撮像装置を提供する。
【解決手段】単位画素セル１４は、第１導電型の第１導電型領域３１ａ、第２導電型の第１の不純物領域４４、および第２導電型の第２の不純物領域３６を含む半導体基板３１と、光電変換部１０と、第１のトランジスタ１２と、を備え、第１の不純物領域は、一部が半導体基板の表面に位置し、光電変換部と電気的に接続され、第２の不純物領域は、第１の不純物領域を介して光電変換部と電気的に接続され、第１の不純物領域の不純物濃度よりも小さい不純物濃度を有し、半導体基板の表面に垂直な方向から見たとき、第２の不純物領域の第１の部分は、第１のトランジスタ１２の第１のゲート電極の第２の部分と重なっている。
【選択図】図２

Description

本願は、光電変換膜を有する撮像装置に関する。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として、積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層されている。光電変換により光電変換膜内に発生した電荷は、電荷蓄積領域（フローティングディフュージョン：ＦＤ）に蓄積される。積層型の撮像装置は、半導体基板内のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路、又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いて、その蓄積された電荷を読み出す。例えば特許文献１が、積層型の撮像装置を開示している。

特開２００９−１６４６０４号公報

上述した積層型のイメージセンサでは、リーク電流（以下、「暗電流」と称する場合がある。）をさらに低減するための技術開発が望まれている。本願の限定的ではないある例示的な一実施形態は、暗電流による影響を抑制して、高画質で撮像を行うことが可能な、積層型の撮像装置を提供する。

上記課題を解決するために、本開示の一態様による撮像装置は、１次元または２次元に配列された複数の単位画素セルを備え、複数の単位画素セルの各々は、第１導電型の第１導電型領域と、第１導電型領域に設けられた第２導電型の第１の不純物領域と、第１導電型領域に設けられた第２導電型の第２の不純物領域と、を含む、半導体基板と、半導体基板の上方に位置する光電変換部と、第１のゲート電極と、ソースまたはドレインの一方としての、第２の不純物領域の少なくとも一部と、を含む、第１のトランジスタと、を備え、第１の不純物領域は、一部が半導体基板の表面に位置し、光電変換部と電気的に接続され、第２の不純物領域は、第１の不純物領域を介して光電変換部と電気的に接続され、第１の不純物領域の不純物濃度よりも小さい不純物濃度を有し、半導体基板の表面に垂直な方向から見たとき、第２の不純物領域の第１の部分は、第１のゲート電極の第２の部分と重なっている。

なお、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び製造方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び製造方法の任意な組み合わせで実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態や特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示の一態様によれば、暗電流による影響を抑制して高画質で撮像を行うことが可能な積層型の撮像装置を提供できる。

例示的な第１の実施形態に係る撮像装置１の、回路構成を示す模式図である。 例示的な第１の実施形態に係る撮像装置１の、単位画素セル１４の模式的な断面図である。 単位画素セル１４のリセットトランジスタ１２の近傍を拡大した模式的な断面図である。 図３Ａに示すＡ−Ａ’線およびＢ−Ｂ’線に沿った、半導体基板３１の不純物濃度の深さ方向のプロファイルの一例を示すグラフである。 図２に示す単位画素セル１４の上面図である。 例示的な第１の実施形態に係る撮像装置１の製造過程における、単位画素セル１４の模式的な上面図である。 図５Ａに示すＣ−Ｃ’線に沿った模式的な断面図である。 例示的な第１の実施形態に係る撮像装置１の製造過程における、単位画素セル１４の模式的な上面図である。 図６Ａに示すＣ−Ｃ’線に沿った模式的な断面図である。 例示的な第２の実施形態に係る撮像装置１の、単位画素セル１４Ａの模式的な断面図である。 例示的な第３の実施形態に係る撮像装置１の、単位画素セル１４Ｂの模式的な断面図である。 例示的な第４の実施形態に係る撮像装置１の、単位画素セル１４Ｃの模式的な断面図である。 例示的な第５の実施形態に係る撮像装置１の、回路構成を示す模式図である。 例示的な第５の実施形態に係る撮像装置１の、単位画素セル１４Ｄの転送トランジスタ７０の近傍を拡大した模式的な断面図である。 例示的な他の実施形態に係る単位画素セル１４の、ＦＤ部およびゲート電極３９Ａの近傍を拡大した模式的な上面図である。 ゲート電極３９Ａのレイアウト例を示す模式的な上面図である。 ゲート電極３９Ａのレイアウト例を示す模式的な上面図である。 ゲート電極３９Ａのレイアウト例を示す模式的な上面図である。 ゲート電極３９Ａのレイアウト例を示す模式的な上面図である。

積層型のイメージセンサは、光電変換により光電変換膜に生じた信号電荷を、半導体基板に設けられた駆動回路部に伝送するためのコンタクトを必要とする。半導体基板におけるコンタクト周囲には、種々のｐｎ接合部が形成されている。これらのｐｎ接合部でリーク電流が発生する。リーク電流による電荷は、光電変換により生じた信号電荷と区別がつかないため、雑音となり得る。その結果、イメージセンサの性能が劣化する。

このような課題に鑑み、本願発明者は、新規な構造を備えた撮像装置に想到した。

以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については、同一の参照符号を付している。また、重複する説明は省略する場合がある。

（第１の実施形態）
図１から図４を参照しながら、本実施形態に係る撮像装置１の構造および機能を説明する。

（撮像装置１の構造）
図１は、第１の実施形態に係る撮像装置１の回路構成を模式的に示している。

撮像装置１は、積層型の撮像装置である。撮像装置１は、複数の単位画素セル１４と、駆動回路部と、光電変換膜制御線１６と、複数の垂直信号線１７と、電源配線２１と、複数のフィードバック線２３とを備えている。複数の単位画素セル１４は、半導体基板に、２次元、すなわち行方向および列方向に配列されて、感光領域（画素領域）を形成している。駆動回路部は、複数の単位画素セル１４を順次駆動して、光電変換により生じた信号電荷を読み出す。なお、撮像装置１は、ラインセンサであっても構わない。その場合、複数の単位画素セル１４は、１次元に配列される。

駆動回路部は、典型的には、垂直走査部１５と、水平信号読み出し部２０と、複数のカラム信号処理部１９と、複数の負荷部１８と、複数の差動増幅器２２とを含む。なお、垂直走査部１５は行走査回路とも称される。水平信号読み出し部２０は列走査回路とも称される。カラム信号処理部１９は行信号蓄積部とも称される。差動増幅器２２はフィードバックアンプとも称される。

各単位画素セル１４は、光電変換部１０と、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ（行選択トランジスタ）１３とを有している。なお、図１に示すように、単位画素セル１４は、焼き付き防止用トランジスタ６０をさらに有していてもよい。焼き付き防止用トランジスタ６０を備えた単位画素セルの構成は、実施の形態３で説明する。

電源配線（ソースフォロア電源）２１は、各単位画素セル１４に所定の電源電圧を供給する。垂直走査部１５は、各行に配置された単位画素セル１４に、各行に対応した信号線を介して電気的に接続されている。水平信号読み出し部２０は、複数のカラム信号処理部１９に電気的に接続されている。カラム信号処理部１９は、各列に対応した垂直信号線１７を介して、各列に配置された単位画素セル１４に電気的に接続されている。負荷部１８は、各垂直信号線１７に電気的に接続されている。

複数の差動増幅器２２は、各列に対応して設けられている。差動増幅器２２の負側の入力端子は、対応した垂直信号線１７に接続されている。また、差動増幅器２２の出力端子は、各列に対応したフィードバック線２３を介して、単位画素セル１４に接続されている。

光電変換部１０は、リセットトランジスタ１２のドレイン電極と、増幅トランジスタ１１のゲート電極とに電気的に接続されており、単位画素セル１４に入射する光（入射光）を電荷に変換する。光電変換部１０は、入射光の光量に応じた信号電荷を生成する。

増幅トランジスタ１１は、光電変換部１０に生成した信号電荷の量に応じた信号電圧を出力する。リセットトランジスタ１２は、光電変換部１０によって生成された信号電荷をリセット（初期化）する。換言すると、リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極の電位をリセットする。より具体的には、リセットトランジスタ１２を介して、増幅トランジスタ１１のゲート電極にリセット電圧が印加される。アドレストランジスタ１３は、単位画素セル１４から垂直信号線１７に、信号電圧を選択的に出力する。このように、増幅トランジスタ１１の出力電圧は、アドレストランジスタ１３を介して垂直信号線１７から読み出される。

垂直走査部１５は、アドレストランジスタ１３のオンおよびオフを制御する行選択信号を、アドレストランジスタ１３のゲート電極に印加する。これにより、垂直方向（列方向）に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の単位画素セル１４から垂直信号線１７に信号電圧が読み出される。また、垂直走査部１５は、リセットトランジスタ１２のオンおよびオフを制御するリセット信号をリセットトランジスタ１２のゲート電極に印加する。これにより、リセット動作の対象となる単位画素セル１４の行が選択される。

光電変換部制御線１６は、すべての単位画素セル１４に共通に接続されている。光電変換部制御線１６により、撮像装置１内のすべての光電変換部１０に同一の正の定電圧が印加される。

垂直信号線１７は、単位画素セル１４の各列に対応して設けられている。垂直信号線１７は、対応する列の単位画素セル１４内のアドレストランジスタ１３のソース電極に接続されている。垂直信号線１７は、単位画素セル１４から読み出された信号電圧を列方向（垂直方向）に伝達する。

負荷部１８は、各垂直信号線１７に接続されている。負荷部１８と、増幅トランジスタ１１とは、ソースフォロア回路を形成する。

カラム信号処理部１９は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理部１９は、各列に対応する垂直信号線１７に接続されている。このように、複数のカラム信号処理部１９が水平方向（行方向）に配置されている。

水平信号読み出し部２０は、複数のカラム信号処理部１９から水平共通信号線（不図示）に信号を順次読み出す。

電源配線２１は、増幅トランジスタ１１のドレイン電極と接続されている。電源配線２１は、感光領域における単位画素セル１４の垂直方向（図１の紙面に垂直方向）に配線されている。これは以下の理由による。単位画素セル１４は行ごとにアドレスされる。そのため、電源配線２１を行方向に配線すると、一行の画素駆動電流がすべて１本の配線に流れて電圧降下が大きくなるからである。電源配線２１により、すべての単位画素セル１４の増幅トランジスタ１１に、共通のソースフォロア電源電圧が印加される。

差動増幅器２２は、単位画素セル１４の各列と対応して設けられている。差動増幅器２２の出力端子は、フィードバック線２３を介してリセットトランジスタ１２のドレイン電極に接続されている。従って、差動増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力値を負端子に受ける。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。このとき、差動増幅器２２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器２２の出力電圧を意味する。

撮像装置１では、垂直走査部１５により選択された１行分の単位画素セル１４が選択される。選択された単位画素セル１４内の光電変換部１０で光電変換により生じた信号電荷が、増幅トランジスタ１１によって増幅される。増幅された信号は、アドレストランジスタ１３を介して垂直信号線１７に出力される。

出力された信号電荷は、カラム信号処理部１９に電気信号として蓄積される。その後、蓄積された信号電荷は水平信号読み出し部２０により選択されて出力される。また、単位画素セル１４内の信号電荷は、リセットトランジスタ１２をオン状態とすることにより排出される。その際、リセットトランジスタ１２からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この熱雑音は、リセットトランジスタ１２をオフ状態とし、信号電荷の蓄積を始める際にも残留する。

この熱雑音を抑えるために、垂直信号線１７を差動増幅器２２の負側の入力端子に接続させている。垂直信号線１７の電圧値、つまり負側の入力端子への電圧値は、差動増幅器２２により反転増幅される。反転増幅された信号はフィードバック線２３を介してリセットトランジスタ１２のドレイン電極にフィードバックされている。これにより、リセットトランジスタ１２で発生する熱雑音を、負帰還制御により抑圧することができる。なお、熱雑音の交流成分が、リセットトランジスタ１２のドレイン電極にフィードバックされる。直流成分は、上述したように０Ｖ近傍の正電圧である。

（単位画素セル１４の構造）
図２は、本実施形態に係る撮像装置１内の単位画素セル１４の断面を、模式的に示している。図２は、実際の構造とは異なる。図２では、説明を簡略化する観点から３つのトランジスタを１つの断面に示している。

単位画素セル１４は、半導体基板３１と、画素回路と、素子分離領域４２と、層間絶縁膜４３Ａ、４３Ｂおよび４３Ｃと、光電変換部１０とを有している。

半導体基板３１は、表面にｐ型領域を有する。半導体基板３１は、例えばｐ型シリコン（Ｓｉ）の基板である。半導体基板３１は、例えば表面にｐ型ウェル領域が形成されたｎ型シリコン基板であってもよい。画素回路は、半導体基板３１に形成されたアドレストランジスタ１３、増幅トランジスタ１１、およびリセットトランジスタ１２から構成されている。層間絶縁膜４３Ａ、４３Ｂおよび４３Ｃは、半導体基板３１上にこの順番で積層されている。光電変換部１０は、層間絶縁膜４３Ｃの上部に形成された画素電極５０、画素電極５０上に形成された光電変換膜５１、および光電変換膜５１上に形成された透明電極５２を含んでいる。以下、半導体基板３１としてｐ型シリコンの基板を用いた構造例を説明する。

先に、単位画素セル１４の半導体基板３１における、各ｐ型不純物領域の不純物濃度の関係を説明しておく。ｐ^-型不純物領域３１ａの不純物濃度は、半導体基板３１の中で最も低い。ｐ型不純物領域３３、３５の不純物濃度は、ｐ^-型不純物領域３１ａの不純物濃度よりも高い。ｐ型不純物領域３３とｐ型不純物領域３５との不純物濃度は同程度である。ｐ型不純物領域３４の不純物濃度は、ｐ型不純物領域３３、３５の不純物濃度よりも高い。ｐ型不純物領域４０の不純物濃度は、ｐ型不純物領域３４の不純物濃度よりも高い。ｐ型不純物領域４０の不純物濃度は、上記したｐ型不純物領域の中で最も高い。

半導体基板３１は、ｐ型シリコンからなる。半導体基板３１の表面には、リセットトランジスタ１２のドレイン側のｐ^-型不純物領域３１ａを除いて、ｐ型不純物領域３５が形成されている。ｐ型不純物領域３５は、ｐウェル層として機能する。

ｐ型不純物領域３５の下には、このｐ型不純物領域３５に接するように、基板全面に亘ってｐ型不純物領域３３が形成されている。ｐ型不純物領域３３の下には、ｎ型不純物領域３２が基板全面に亘って形成されている。

ｎ型不純物領域３２の一部には、ｐ型不純物領域３４が形成されている。ｐ型不純物領域３４は、半導体基板３１の最下層領域３１ｂとｐ型不純物領域３３とを電気的に接続する。

ｎ型不純物領域３２は、少数キャリアが、半導体基板３１の最下層領域３１ｂから、信号電荷を蓄積するフローティングディフュージョン（ＦＤ）部（図１の２４を参照）に流入するのを防ぐ。ｎ型不純物領域３２の電位は、画素周辺部に形成したウェルコンタクト（不図示）を通して制御される。

半導体基板３１の最下層領域３１ｂとｐ型不純物領域３３との電位は、画素周辺部に形成された基板コンタクト（不図示）を通して制御される。

ｐ型不純物領域３５は、上述したとおり、ｐ型不純物領域３３に接している。そのため、ｐ型不純物領域３５の電位は、ｐ型不純物領域３３を通して制御される。このようなウェル構造により、ＦＤ部周りに画素内ウェルを形成せずに済む。従って、ＦＤ部周囲の不純物濃度を低濃度にすることが可能となる。その結果、ＦＤ部の境界におけるｐｎ接合電界を緩和することができる。そのため、ｐｎ接合電界強度に起因したリーク電流の増加を抑制できる。

リセットトランジスタ１２は、ゲート絶縁膜３８Ａ、ゲート電極３９Ａ、ソース領域およびドレイン領域を含んでいる。ｎ型不純物領域３６、３７、４４が、ｐ^-型不純物領域３１ａ内に形成されており、リセットトランジスタ１２のドレイン領域として機能する。半導体基板３１の表面に垂直な方向から見たとき、第２のｎ型不純物領域３６は、ｐ型不純物領域３５と重ならなくてもよい。また、ｐ型不純物領域３５に、ｎ型不純物領域４１Ａが形成されている。ｎ型不純物領域４１Ａは、リセットトランジスタ１２のソース領域として機能する。ｎ型不純物領域４１Ａの不純物濃度は、ｎ型不純物領域３６のそれよりも高い。具体的に説明すると、例えばｎ型不純物領域４１Ａの不純物濃度は、１×１０¹⁸／ｃｍ³〜１×１０¹⁹／ｃｍ³である。ｎ型不純物領域３６の不純物濃度は、例えば１×１０¹⁷／ｃｍ³〜１×１０¹⁸／ｃｍ³である。

画素電極５０に接続されたｎ型不純物領域３６、３７、４４と、ｐ^-型不純物領域３１ａとの間にはｐｎ接合が形成される。そのｐｎ接合は、信号電荷を蓄積する寄生ダイオード（蓄積ダイオード）を形成する。この蓄積ダイオードや画素電極５０につながる各種配線の容量が、一般にＦＤ部と呼ばれる。

また、単位画素セル１４には、コンタクトプラグ４５が設けられている。コンタクトプラグ４５は、光電変換部１０と電荷蓄積領域（ＦＤ部）とを電気的に接続する。コンタクトプラグ４５も、光電変換部で発生した信号電荷の一部を蓄積する。

リセットトランジスタ１２と同様に、増幅トランジスタ１１は、ゲート絶縁膜３８Ｂ、ゲート電極３９Ｂ、ソース領域およびドレイン領域を含んでいる。また、アドレストランジスタ１３は、ゲート絶縁膜３８Ｃ、ゲート電極３９Ｃ、ソース領域およびドレイン領域を含んでいる。増幅トランジスタ１１とアドレストランジスタ１３とが設けられたｐ型不純物領域３５には、ｎ型不純物領域４１Ｂ、４１Ｃおよび４１Ｄが形成されている。ｎ型不純物領域４１Ｂは、増幅トランジスタ１１のドレイン領域として機能する。ｎ型不純物領域４１Ｃは、増幅トランジスタ１１のソース領域、およびアドレストランジスタ１３のドレイン領域として機能する。ｎ型不純物領域４１Ｄは、アドレストランジスタ１３のソース領域として機能する。なお、本実施形態の撮像装置１においては、信号電荷として正孔を用いている。信号電荷として電子を用いるセンサの場合には、ソース領域とドレイン領域とが逆になる。

素子分離領域４２は、増幅トランジスタ１１およびアドレストランジスタ１３と、リセットトランジスタ１２とを、絶縁して分離する。素子分離領域４２は、ｐ型不純物領域である。素子分離領域４２は、例えば、半導体基板３１の表面近傍であって、増幅トランジスタ１１とリセットトランジスタ１２との間に形成される。素子分離領域４２は、半導体基板３１の表面近傍であって、単位画素セル１４の周囲に形成されてもよい。また、半導体基板３１の表面から垂直な方向から見たとき、素子分離領域４２は、前記第２のｎ型不純物領域３６と重ならなくてもよい。

ｎ型不純物領域４４は、半導体基板３１の表面近傍であって、コンタクトプラグ４５の下に形成されている。ｎ型不純物領域４４は、高濃度のｎ型不純物を含む。これにより、コンタクトプラグ４５と半導体基板３１との接触面周囲に形成される空乏層の広がりが抑制される。空乏層の広がり（空乏化）が抑制されることにより、コンタクトプラグ４５と半導体基板３１との界面の格子欠陥に起因するリーク電流を抑制できる。また、コンタクト抵抗を低減することができる。

半導体基板３１の法線方向から見たとき、ｐ型不純物領域４０は、リセットトランジスタ１２のドレイン側のｐ^-型不純物領域３１ａにおいて、その一部がゲート下に入り込むように、半導体基板３１の表面に形成されている。ただし、設計仕様などにより、ｐ型不純物領域４０を必ずしも形成しなくてもよい。

ｐ型不純物領域４０は、半導体基板３１の表面の格子欠陥に起因するリーク電流を抑制する。また、信号電荷蓄積時にリセットトランジスタ１２にゲートオフバイアスをかけたとき、ｐ型不純物領域４０と、基板電位との表面ポテンシャルの差を小さくすることができる。さらに、半導体基板３１の表面近傍において、ゲート電極３９Ａのｎ型不純物領域３６側の端部付近に電界が集中することを抑制できる。その結果、ＦＤ部からのリーク電流を抑制することができる。

ｎ型不純物領域３６は、半導体基板３１の深さ方向（半導体基板の法線方向）においてｐ型不純物領域４０およびｎ型不純物領域４４よりも下方に形成されている。また、ｎ型不純物領域３６は、半導体基板３１の深さ方向に直交する方向（横方向）において、ｐ型不純物領域３５と直接接しないように形成されている。このように、ｎ型不純物領域３６のイオン注入深さ（飛程：Ｒｐ）と、ｐ型不純物領域４０のイオン注入深さとは深さ方向に離れている。これにより、領域３６と領域４０との間のｐｎ接合電界が緩和され、リーク電流が抑制される。

ｎ型不純物領域４４は、半導体基板３１の表面付近に形成されている。ｎ型不純物領域３６は、ｐ型不純物領域４０およびｎ型不純物領域４４よりも下方の深い位置に形成されている。その結果、ｎ型不純物領域４４とｎ型不純物領域３６との距離が互いに離れるので、両領域間に位置する領域のｎ型不純物濃度が低下する。そこで、ｎ型不純物領域３７を形成する。これにより、ｎ型不純物領域４４とｎ型不純物領域３６とを電気的に接続し、両領域間の領域のｎ型不純物濃度の低下を抑制している。また、ｎ型不純物領域３７により、ｎ型不純物領域３６を、半導体基板３１の表面からより深い位置に形成することができる。

ｎ型不純物領域４４と、ゲート電極３９Ａ下のｐ型不純物領域４０とは、距離を離して形成されている。これにより、両領域の間のｐｎ接合電界が緩和され、リーク電流が抑制される。

図３Ａは、リセットトランジスタ１２の近傍を拡大した、撮像装置１の断面を示している。図３Ｂは、図３Ａに示すドレイン領域の、断面Ａ−Ａ’線と断面Ｂ−Ｂ’線とに沿った深さ方向における、不純物濃度のプロファイルの一例を示している。

図３Ｂの横軸は基板の深さ方向の距離を示し、縦軸は不純物濃度を示している。飛程Ｒｐは、不純物濃度のピーク値が得られる深さを意味する。断面Ａ−Ａ’線に沿った方向では、Ｒｐは、半導体基板３１の表面から、ｎ型不純物領域４４、ｎ型不純物領域３７、ｎ型不純物領域３６の順に確認される。ｎ型不純物領域３６の不純物濃度のピーク値が得られる深さは、ｎ型不純物領域３７および４４の不純物濃度のピーク値が得られる深さよりも深い。

断面Ｂ−Ｂ’線に沿った方向では、Ｒｐは、半導体基板３１の表面から、ｐ型不純物領域４０、ｎ型不純物領域３６の順に確認される。ｎ型不純物領域３６の不純物濃度のピーク値が得られる深さは、ｐ型不純物領域４０の不純物濃度のピーク値が得られる深さよりも深い。このように、ｐ型不純物領域４０とｎ型不純物領域３６との間で不純物濃度のピーク値が得られる位置、つまりＲｐを互いに離す。これにより、ｐ型不純物領域４０の不純物濃度を示す波形と、ｎ型不純物領域３６の不純物濃度を示す波形とが交わる位置（深さ）での不純物濃度（以下、「接合濃度」と称する。）を低くすることができる。これにより、リーク電流を抑制することができる。

また、不純物プロファイルにおいて、ｎ型不純物領域４４の不純物濃度のピーク値は、ｎ型不純物領域３６の不純物濃度のピーク値よりも大きく、かつ、ｎ型不純物領域４４の不純物濃度のピーク値は、ｎ型不純物領域３７の不純物濃度のピーク値よりも大きい。例えば、ｎ型不純物領域４４の不純物濃度のピーク値は、６×１０¹⁸／ｃｍ³である。ｐ型不純物領域４０の不純物濃度のピーク値は、２×１０¹⁷／ｃｍ³である。ｎ型不純物領域３６の不純物濃度のピーク値は、３×１０¹⁷／ｃｍ³である。ｎ型不純物領域３７の不純物濃度のピーク値は、５×１０¹⁷／ｃｍ³である。ｐ型不純物領域４０とｎ型不純物領域３６との接合濃度は、１．０×１０¹⁷／ｃｍ³以下であることが望ましい。

図３Ａには、不純物濃度のピーク値が得られる深さを基準として、所定の不純物濃度が得られる領域をｎ型不純物領域３６として矩形の領域で概念的に示している。しかし、実際は、図３Ｂに示すように、半導体基板３１の中央付近と比べると不純物濃度は低いものの、半導体基板３１の表面にもｎ型不純物領域３６は形成されている。そのため、本実施形態では、リセットトランジスタ１２のゲート電極３９Ａ下におけるドレイン側の半導体基板３１の表面において、２つのｐｎ接合が形成されている。ゲート電極３９Ａ下のドレイン側の領域では、横方向の不純物濃度のプロファイルにおいて、ｐ型不純物領域４０、ｎ型不純物領域３６、ｐ^-型不純物領域３１ａの順で導電型がｐｎｐであることが確認される。このように、ゲート酸化膜３８Ａとｐｎ接合とが接触する構造となっている。これにより、リーク電流を抑制することができる。

なお、ｎ型不純物領域３６は、半導体基板３１の表面まで形成されていなくてもよい。すなわち、図３Ａに示すように、ｎ型不純物領域３６とゲート電極３９Ａとは、ゲート絶縁膜３８Ａおよびｐ^-型不純物領域を間に介して、深さ方向に離間していてもよい。これにより、ｎ型不純物領域３６とｐ型不純物領域４０との間で形成されるｐｎ接合（空乏化領域）が基板表面に露出するのを防ぐことができ、界面準位に起因するリーク電流の増加を抑制することができる。

再び、図２を参照する。増幅トランジスタ１１は、コンタクトプラグ４５を介して画素電極５０に接続されたゲート電極３９Ｂを有している。増幅トランジスタ１１は、画素電極５０の電位に応じた信号電圧を出力する。

リセットトランジスタ１２は、コンタクトプラグ４５を介して画素電極５０に接続されている。リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極３９Ｂの電位をリセット電圧、すなわちフィードバック電圧にリセットする。

アドレストランジスタ１３は、増幅トランジスタ１１と垂直信号線１７（不図示）との間に設けられている。アドレストランジスタ１３は、単位画素セル１４から垂直信号線１７に信号電圧を出力する。なお、本実施形態では、アドレストランジスタ１３は、増幅トランジスタ１１のソース領域と垂直信号線１７との間に挿入されている。しかしながら、本開示はこれに限定されず、アドレストランジスタ１３は、増幅トランジスタ１１のドレイン領域と電源配線２１との間に挿入されていてもよい。

増幅トランジスタ１１のゲート電極３９Ｂと画素電極５０とは、コンタクトプラグ４５、配線４６Ａ、プラグ４７Ａ、配線４６Ｂ、プラグ４７Ｂ、配線４６Ｃおよびプラグ４７Ｃを介して接続されている。同様に、リセットトランジスタ１２のドレイン領域（ｎ型不純物領域４４、３７および３６）と画素電極５０とは、コンタクトプラグ４５、配線４６Ａ、プラグ４７Ａ、配線４６Ｂ、プラグ４７Ｂ、配線４６Ｃおよびプラグ４７Ｃを介して接続されている。

なお、図２では、アドレストランジスタ１３のソース側のｎ型不純物領域４１Ｄと、リセットトランジスタ１２のソース側のｎ型不純物領域４１Ａとに接続するコンタクトプラグは省略している。実際は、ｎ型不純物領域４１Ｄは、コンタクトプラグおよび配線を介して垂直信号線１７に接続される。ｎ型不純物領域４１Ａは、コンタクトプラグおよび配線を介してフィードバック線２３に接続される。

光電変換膜５１は、例えば有機材料またはアモルファスシリコンから形成され得る。光電変換膜５１は、半導体基板３１の上方に積層されている。光電変換膜５１は、外部からの入射光を信号電荷に変換する。画素電極５０は、光電変換膜５１の半導体基板３１側の面に接して形成されている。画素電極５０は、光電変換膜５１に発生した信号電荷を収集する。透明電極５２は、光電変換膜５１における画素電極５０に対向する面に接して形成されている。透明電極５２には、光電変換部制御線１６を介して、正の定電圧が印加される。これにより、光電変換膜５１に生じた信号電荷を、画素電極５０に読み出すことができる。

図４は、図２に示す単位画素セル１４の上面図である。なお、図２は、図４におけるＣ−Ｃ’線に沿った単位画素セル１４の断面を模式的に示している。

ｎ型不純物領域３６の端部をｐ型不純物領域３５から間隔をおいて横方向に離すことにより、両領域の間のｐｎ接合電界が緩和され、リーク電流が抑制される。

上述したように、電界集中を抑制するために、基板の法線方向から見たとき、ｐ型不純物領域４０を、ｎ型不純物領域３６とゲート電極３９Ａとが重なり合う領域の一部と重なるように形成している。一方で、ゲート電極３９Ａとｎ型不純物領域３６との間に配置されたｐ型不純物領域４０の影響を受けて、リセットトランジスタ１２の駆動力が低下する恐れがある。そこで、リセットトランジスタ１２の駆動力を確保するために、ｎ型不純物領域３６は、基板の法線方向から見たとき、その一部がｐ型不純物領域４０を介さずにゲート電極３９Ａと重なる領域が確保されるように形成されている。このような構成により、ＦＤ部の周囲の接合電界を緩和できる。さらに、リセットトランジスタ１２のオン電流（リセット動作）を確保することができるので、リセット不良による飽和信号量の低下を防ぐことができる。このように、リーク電流の低減と、リセットトランジスタ１２のオン電流の確保とを両立することができる。

（撮像装置１の製造方法）
図５Ａ、図５Ｂ、図６Ａおよび図６Ｂを参照しながら、撮像装置１の製造方法の一例を説明する。なお、従来の積層型の撮像装置の製造方法において用いられる、種々の方法を広く用いて撮像装置１を製造し得る。以下、公知の方法についての詳細な説明は省略する。

図５Ａおよび図６Ａは、１つの単位画素セル１４の模式的な上面図である。図５Ｂは、図５Ａ中のＣ−Ｃ’線に沿った模式的な断面図である。図６Ｂは、図６Ａ中のＣ−Ｃ’線に沿った模式的な断面図である。

まず、図５Ａおよび図５Ｂに示すように、例えば、ｐ型シリコンの半導体基板３１の表面にレジストを塗布する。リソグラフィ法により、画素領域を開口するマスクを用いて半導体基板３１に画素領域を形成する（不図示）。所定の注入条件でｎ型不純物イオンをその画素領域にイオン注入することにより、ｎ型不純物領域３２を形成する。

続いて、ｐ型不純物イオンをイオン注入することにより、ｐ型不純物領域３３を形成する。次に、画素領域の一部を開口するレジストパターンをマスクとして、ｐ型不純物イオンをイオン注入することにより、ｐ型不純物領域３４を形成する。その結果、ｎ型不純物領域３２の一部の領域がｐ型領域に反転し、半導体基板３１の最下層領域３１ｂと、ｐ型不純物領域３３とが、ｐ型不純物領域３４で接続される。ここで、ｐ型不純物領域３４を形成するｐ型不純物イオン濃度は、ｎ型不純物領域３２を形成するｎ型不純物イオン濃度よりも高くなるように設定する。

次に、ＦＤ部を除く領域を開口するレジストパターンをマスクとして、ｐ型不純物イオンをその開口領域にイオン注入する。これにより、ｐ型不純物領域３５を形成する。その際、ｐ型不純物領域３３の上面と、ｐ型不純物領域３５の下面とが接触する。その結果、ｐ型不純物領域３５の電位は、半導体基板３１の最下層領域３１ｂに与えた電位と同じになる。

次に、画素領域の一部を開口するレジストパターンをマスクとして、ｎ型不純物イオンをその開口領域にイオン注入する。これにより、ＦＤ部となるｎ型不純物領域３６を形成する。続いて、画素領域の一部を開口するレジストパターンをマスクとして、ｎ型不純物イオンをその開口領域にイオン注入する。これにより、ｎ型不純物領域３７を形成する。その際、ｎ型不純物領域３６のＲｐは、ｐ型不純物領域３３のＲｐよりも浅くなるように設定する。ｎ型不純物領域３６とｐ型不純物領域３３とを離して形成することで、ｎ型不純物領域３６とｐ型不純物領域３３とから形成されるｐｎ接合電界が緩和される。また、ｎ型不純物領域３７のＲｐは、ｎ型不純物領域３６のそれよりも浅くなるように設定する。

このように、ＦＤ部となるｎ型不純物領域３６は、基板の深さ方向にｐ型不純物領域３３から離して形成される。また、ｎ型不純物領域３６は、ｐ型不純物領域３５から横方向に離して形成される。これにより、ＦＤ部の周囲のｐｎ接合電界が緩和され、リーク電流を小さくすることができる。

次に、リソグラフィ法により、画素回路の各トランジスタ１１、１２および１３のチャネル領域を開口するレジストパターンを形成する（不図示）。その後、所定の注入条件でｐ型またはｎ型不純物イオンをイオン注入することにより、各チャネル領域を形成する（不図示）。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。チャネル領域とは、ソース領域およびドレイン領域の間の領域であって、ゲート電極で覆われた領域を指す。

次に、図６Ｂに示すように、半導体基板３１の表面を、例えばＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法により酸化させる。これにより、酸化シリコンからなる絶縁膜（不図示）を形成する。続いて、化学的気相堆積（ＣＶＤ）法により、この絶縁膜の上に、例えばポリシリコンからなる膜を形成する。その後、リソグラフィ法により、ポリシリコンからなる膜の上に、ゲート電極形成用のレジストパターンを形成する。

続いて、レジストパターンをマスクとして、酸化シリコンからなる絶縁膜、およびポリシリコンからなる膜をドライエッチングする。これにより、ゲート電極３９Ａ、３９Ｂ、３９Ｃ、およびゲート絶縁膜３８Ａ、３８Ｂ、３８Ｃが形成される。

次に、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、所定の注入条件でｐ型不純物イオンをソース・ドレイン領域以外の領域にイオン注入する。これにより、素子分離領域４２を形成する。この際、ゲート電極３９Ａ、３９Ｂ及び３９Ｃの直下には、ｐ型不純物イオンは打ち込まれない。そのため、素子分離領域４２は、ソース・ドレイン領域およびチャネル領域を囲むように設けられる。

次に、図６Ａに示すように、ゲート電極３９Ａのドレイン側端部を含む領域４０を開口するレジストパターンを形成する。このレジストパターンをマスクとして、所定の注入条件で、ｐ型不純物イオンを注入する。これにより、ｐ型不純物領域４０が形成される。

図３Ｂに示すように、ｐ型不純物領域４０のＲｐは、ｎ型不純物領域３６のＲｐよりも浅くなるように設定する。ｐ型不純物領域４０は、注入されたｐ型不純物イオンの拡散により、ゲート絶縁膜３８Ａの下方にも形成される。ｐ型不純物イオンの注入の際には、基板面に対して所定の角度をなすように、いわゆる角度注入を行ってもよい。この角度注入により、ゲート絶縁膜３８Ａの下方に形成されるｐ型不純物領域の大きさを制御しても構わない。

次に、リソグラフィ法により、画素回路の各トランジスタのソース形成領域、ドレイン形成領域を開口するレジストパターンを形成する。このレジストパターンを通して、所定の注入条件で、ｎ型の不純物イオンを注入する。これにより、ｎ型不純物領域４１Ａ、４１Ｂ、４１Ｃ、および４１Ｄがそれぞれ形成される。このとき、各ゲート電極３９Ａ、３９Ｂおよび３９Ｃにもｎ型不純物イオンを注入する、いわゆるゲート注入を行ってもよい。

次に、図２に示すように、ＣＶＤ法により、ゲート電極３９Ａ、３９Ｂおよび３９Ｃを覆うように、例えば酸化シリコンから形成された層間絶縁膜を、半導体基板３１上に積層する。その後、リソグラフィ法により、層間絶縁膜の上にコンタクトホール形成用のレジストパターンを形成する。形成したレジストパターンをマスクとして、ドライエッチングを行う。これにより、ゲート電極３９Ａ、３９Ｂ、３９Ｃ、およびｎ型不純物領域４１Ａ、４１Ｂ、４１Ｄ、３７のそれぞれに接続する、コンタクトホールが形成される。

続いて、形成された各コンタクトホールを通して、ｎ型の不純物イオンを注入する。これにより、ｎ型不純物領域３７の上部にｎ⁺型の不純物領域４４が形成される。また、各コンタクトホールから露出するゲート電極３９Ａ、３９Ｂ、３９Ｃ、およびｎ型不純物領域４１Ａ、４１Ｂ、４１Ｄの上部にもｎ⁺型の不純物領域が形成される（不図示）。

続いて、注入された不純物イオンを活性化するアニールを行い、それぞれを低抵抗化する。そして、ＣＶＤ法などにより、各コンタクトホールを埋め込むように、層間絶縁膜の上にｎ⁺型の不純物を含むポリシリコン膜を堆積する。その後、堆積したポリシリコン膜をエッチバックするか、または化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨する。これにより、各コンタクトプラグ４５が形成される（ゲート電極３９Ａ、３９Ｃ、およびｎ型不純物領域４１Ａ、４１Ｂ、４１Ｄ上のコンタクトプラグ４５は図示せず）。

次に、半導体基板３１の上方に、配線４６Ａと、コンタクトプラグ４７Ａと、配線４６Ｂと、コンタクトプラグ４７Ｂと、配線４６Ｃと、コンタクトプラグ４７Ｃとを、層間絶縁膜４３Ａ、４３Ｂおよび４３Ｃを積層しながら順次形成する。なお、コンタクトプラグ４５は配線４６Ａに接続される。配線４６Ａはコンタクトプラグ４７Ａに接続される。コンタクトプラグ４７Ａは配線４６Ｂに接続される。配線４６Ｂはコンタクトプラグ４７Ｂに接続される。コンタクトプラグ４７Ｂは配線４６Ｃに接続される。配線４６Ｃはコンタクトプラグ４７Ｃに接続される。コンタクトプラグ４７Ｃは、画素電極５０に接続される。

次に、層間絶縁膜４３Ｃ上にコンタクトプラグ４７Ｃと接続される画素電極５０、光電変換膜５１、透明電極５２、保護膜（不図示）、カラーフィルタ（不図示）およびレンズ（不図示）をこの順で形成する。

以上の工程を経て、図１に示す撮像装置１が製造される。なお、ｎ型不純物として、例えば、リン、ヒ素およびアンチモンなどを用いることができる。ｐ型不純物として、例えば、ボロンおよびインジウムなどを用いることができる。また、単位画素セル１４の各電極および各配線の材料として、シリコン半導体デバイスの製造に一般に用いられる材料を広く利用することができる。

本実施形態において、ｐ^-型不純物領域３１ａは、第１導電型領域を例示する。ｎ型不純物領域４４は、第１の不純物領域を例示する。ｎ型不純物領域３６は、第２の不純物領域を例示する。リセットトランジスタ１２は、第１のトランジスタを例示する。

（第２の実施形態）
図７を参照しながら、本実施形態に係る撮像装置１を説明する。本実施形態に係る撮像装置１は、図２に示す単位画素セル１４に代えて、図７に示す単位画素セル１４Ａを備えている。単位画素セル１４Ａは、半導体基板３１の表面領域にｐ型不純物領域４０Ａが形成されている点で、図２に示す単位画素セル１４とは異なっている。以下、第１の実施形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

図７は、本実施形態に係る撮像装置１内の単位画素セル１４Ａの断面を模式的に示している。

半導体基板３１の表面近傍において、ｎ型不純物領域４４の周囲には、ｐ型不純物領域４０に隣接するように、ｐ型不純物領域４０Ａが形成されている。ｐ型不純物領域４０Ａの不純物濃度は、半導体基板３１の表面の空乏化を防ぐ程度の濃度であり、ｐ型不純物領域４０の不純物濃度よりも低い。

本実施形態では、ＦＤ部の半導体基板３１の表面近傍に、ｐ型不純物領域４０Ａが形成されている。これにより、半導体基板３１の表面の格子欠陥に起因するリーク電流を、より効率よく抑制できる。また、本実施形態では、コンタクトプラグ４５の下の高濃度のｎ型不純物領域４４から離して、ｐ型不純物領域４０Ａは形成される。そのため、ｎ型不純物領域４４とｐ型不純物領域４０Ａとで形成されるｐｎ接合電界を緩和することができ、リーク電流を抑制できる。

なお、本実施形態の撮像装置と、第１の実施形態の撮像装置との製造方法の違いは、ｐ型不純物領域４０を形成する前または後に、リソグラフィ法とイオン注入法とを用いて、ｐ型不純物領域４０Ａを形成する点である。それ以外の工程は、第１の実施形態で説明した製造方法と同じである。

（第３の実施形態）
図８を参照しながら、本実施形態に係る撮像装置１を説明する。本実施形態に係る撮像装置１は、図２に示す単位画素セル１４に代えて、図８に示す単位画素セル１４Ｂを備えている。単位画素セル１４Ｂは、半導体基板３１に焼き付き防止用トランジスタ６０が形成されている点で、単位画素セル１４とは異なっている。以下、第１の実施形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

図８は、本実施形態に係る撮像装置１内の単位画素セル１４Ｂの断面を、模式的に示している。

焼き付き防止用トランジスタ６０が、半導体基板３１に形成されている。焼き付き防止用トランジスタ６０は、ゲート電極３９Ｄ、ソース領域およびドレイン領域を含んでいる。図１および８に示すように、ＦＤ部は、焼き付き防止用トランジスタ６０のドレイン領域として機能する。なお、ＦＤ部はリセットトランジスタ１２のドレイン領域としても機能する。このように、両トランジスタにおいて、ｎ型不純物領域３６、３７および４４はドレイン領域として共有されている。焼き付き防止用トランジスタ６０のゲート電極３９Ｄは、ゲート絶縁膜３８Ｄを介して半導体基板３１上に形成されている。ｎ型不純物領域４１Ｅは、半導体基板３１の表面に形成されている。ｎ型不純物領域４１Ｅは、焼き付き防止用トランジスタ６０のソース領域として機能する。

ｐ型不純物領域４０と同様に、ｐ型不純物領域６１が、焼き付き防止用トランジスタ６０のドレイン側の領域（ｎ型不純物領域３６が形成された領域）に形成される。ｐ型不純物領域６１は、その一部がゲート電極３９Ｄの下に入り込むように、半導体基板３１の表面に形成されている。このように、ゲート電極３９Ｄのｎ型不純物領域３６側の端部に、ｐ型不純物領域６１を設けることにより、半導体基板３１の表面の格子欠陥に起因するリーク電流を抑制できる。

リセットトランジスタ１２と同様に、焼き付き防止用トランジスタ６０のゲート電極３９Ｄ下の領域において、ｎ型不純物領域３６とｐ型不純物領域３５とは横方向に離されている。これにより、両領域の間のｐｎ接合電界が緩和され、リーク電流が抑制される。また、ｎ型不純物領域３６のイオン注入の深さと、ｐ型不純物領域６１のイオン注入の深さとは深さ方向に離れている。これにより、両領域の間のｐｎ接合電界が緩和され、リーク電流が抑制される。また、半導体基板３１の法線方向から見たとき、ゲート電極３９Ｄの一部がｎ型不純物領域３６の一部と重なっていてもよい。

光電変換膜５１に過大光が入射すると、ＦＤ部の電位が透明電極５２に印加されているバイアス電圧と同程度まで上昇する。このような過電圧がＦＤ部に印加されると、ＦＤ部、または増幅トランジスタ１１のゲート絶縁膜３８Ｂが破壊される恐れがある。ＦＤ部またはゲート絶縁膜３８Ｂが破壊されると、焼き付きなどの故障が発生する。

上述したとおり、焼き付き防止用トランジスタ６０のドレイン領域およびゲート領域はＦＤ部に接続されている。図１に示すように、ソース領域は、ＶＤＤ配線または焼き付き防止用トランジスタ６０専用の電源線６２に接続されている。光電変換膜５１に光が入射し、ＦＤ部の電位がＶＤＤを超えると仮定する。その場合、焼き付き防止用トランジスタ６０がオンするように閾値を設定しておくことにより、過剰な電荷を電源線６２に逃がすことができる。その結果、焼き付きなどの故障を防止できる。

本実施形態によれば、暗電流を抑制でき、且つ、過大光が入射した場合でも各トランジスタの故障を防止できる。

（第４の実施形態）
図９を参照しながら、本実施形態に係る撮像装置１を説明する。本実施形態に係る撮像装置１は、図２に示す単位画素セル１４に代えて、図９に示す単位画素セル１４Ｃを備えている。単位画素セル１４Ｃは、リセットトランジスタ１２のドレイン側の構造が、ソース側にも適用されている点で、単位画素セル１４とは異なっている。以下、第１の実施形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

図９は、本実施形態に係る撮像装置１内の単位画素セル１４Ｃの断面を模式的に示している。

リセットトランジスタ１２のソース側の領域には、ｐ型不純物領域３５、ｎ型不純物領域４１Ａに代えて、ｐ−型不純物領域３１ａ、ｐ型不純物領域４０、ｎ型不純物領域３６、３７および４４が形成されている。また、ソース側の領域における各不純物領域の不純物プロファイルは、上述したドレイン側の領域における各不純物領域のそれと同じにすることができる。

本実施形態によれば、ドレイン側の領域と同一の効果が、ソース側の領域においても得られる。また、製造ステップ数を増加させることなく、ソース側の領域にも低リーク構造を適用できる。これにより、様々な駆動方法および回路構成への展開が可能となる。

（第５の実施形）
図１０および図１１を参照しながら、本実施形態に係る撮像装置１を説明する。本実施形態に係る撮像装置１の単位画素セル１４Ｄは、リセットトランジスタ１２に直列に接続されたトランジスタ（以下、「転送トランジスタ７０」と称する。）を備えている点で、単位画素セル１４とは異なっている。以下、第１の実施形態と異なる点を中心に説明し、共通点についての詳細な説明は省略する。

図１０は、第５の実施形態に係る撮像装置１の回路構成を模式的に示している。単位画素セル１４Ｄにおいて、ＦＤ部２４とリセットトランジスタ１２との間に転送トランジスタ７０が配置されている。転送トランジスタ７０のドレイン電極は、増幅トランジスタ１１のゲート電極と電気的に接続されている。転送トランジスタ７０のソース電極は、リセットトランジスタ１２のドレイン電極と電気的に接続されている。このように、リセットトランジスタ１２と転送トランジスタ７０とによってリセット回路を実現することができる。垂直走査部１５は、制御線を介して転送トランジスタ７０のゲート電圧を制御する。

図１１は、単位画素セル１４Ｄの断面を、転送トランジスタ７０の付近を拡大して模式的に示している。ｎ型不純物領域３６、３７、４４は、転送トランジスタ７０のドレイン領域として機能する。なお、転送トランジスタ７０のドレイン側のｐ^-型不純物領域３１ａにおける各不純物領域の位置および不純物濃度の関係などは第１の実施形態で説明したとおりである。

本実施形態によれば、転送トランジスタ７０によってリセット動作と電荷の蓄積動作とを分離できるので、リセット動作の安定化および高速化が可能になる。

（他の実施形態）
図１２Ａから図１２Ｅを参照しながら、図４に示すレイアウトとは異なる、リセットトランジスタ１２のゲート電極３９Ａのレイアウト例を説明する。

図１２Ａは、ＦＤ部およびゲート電極３９Ａ付近を半導体基板３１の法線方向から拡大して見た、単位画素セル１４の上面図である。なお、図示されるＦＤ部は主にｎ型不純物領域３６である。また、簡素化のために、ｐ型不純物領域４０は図示していない。このレイアウト例では、半導体基板３１の法線方向から見たとき、リセットトランジスタ１２のゲート幅を規定する方向（図中のｘ軸方向）において、ゲート電極３９Ａの幅Ｗ１は、ＦＤ部の幅Ｗ２よりも大きい。例えば、図示されるように、一部がｐ型不純物領域３５に重なるようにゲート電極３９Ａを配置することができる。その結果、電極３９Ａの幅Ｗ１はＦＤ部の幅Ｗ２よりも十分に大きくなる。また、上述したとおり、ＦＤ部の端部はｐ型不純物領域３５から横方向に離間されている。

従来、ＦＤ部が空乏化することにより、リセットトランジスタ１２において、いわゆる狭チャネル効果が顕在化し、トランジスタの動作を確保することが困難であった。また、ＦＤ部とｐ型不純物領域３５との間の寄生容量によって、フィードバック動作の精度が低下するという課題があった。

このレイアウト例によると、具体的に以下のような効果が得られる。
（１）ＦＤ部の空乏化が抑制され、その結果、狭チャネル効果を大幅に抑制することができる。
（２）ＦＤ部の寄生抵抗が低減され、リセットトランジスタ１２の駆動力が低下することを抑制できる。
（３）ＦＤ部周辺の空乏層が、ＦＤ部とｐ型不純物領域３５との間の領域（つまり、ｐ^-型不純物領域３１ａ）に拡大することにより、その間のｐｎ接合電界が緩和され、リーク電流が抑制される。
（４）ＦＤ部周辺の寄生容量を低減することができ、かつ、リセットトランジスタ１２のゲート電極３９ＡとＦＤ部との間の結合容量が強化されるのでフィードバック動作の精度を向上させることができる。

図１２Ｂから図１２Ｅは、ゲート電極３９Ａのレイアウトのバリエーションを示している。なお、図１２Ｂから図１２Ｅには、リセットトランジスタ１２のソース側のｎ型不純物領域４１Ａも示している。このように、ＦＤ部側のゲート電極３９Ａのゲート幅Ｗ１が、ゲート幅Ｗ１と同じ方向におけるＦＤ部の幅Ｗ２よりも十分大きい限り、ゲート電極３９Ａを種々の形状にすることができる。例えば、ゲート電極３９Ａは、切り欠き形状を有していてもよい。

なお、リセットトランジスタ１２のソース側は、ｎ型不純物領域４１Ａに限らず、図９に例示するようにＦＤ部を配置しても良い。この場合、リセットトランジスタ１２のドレイン側とソース側の各ＦＤ部の間で、濃度、ＦＤ部の幅、ＦＤ部の長さ（図１２Ａ中のｙ軸方向の長さ）のいずれか又は全てが異なっていても良い。また、ｐ^-型不純物領域３１ａにおけるＦＤ部の端部とｐ型不純物領域３５との間隔が異なるレイアウトを組み合わせてもよい。

本開示は、さらに以下の撮像装置及び製造方法を含む。

〔項目１〕
半導体基板の法線方向から見たとき、リセットトランジスタのゲート幅を規定する方向において、ゲート電極の幅は、第２の不純物領域の幅よりも大きくてもよい。
これにより、狭チャネル効果を大幅に抑制することができる。また、リセットトランジスタの駆動力が低下することを抑制できる。
〔項目２〕
半導体基板の法線方向から見たとき、ゲート電極は、少なくとも一部が第１導電型の画素ウェル領域に重なるように形成されていてもよい。
これにより、ゲート電極のバリエーションを提供することができる。
〔項目３〕
半導体基板の法線方向から見たとき、ゲート電極は、切り欠き形状を有していてもよい。
これにより、ゲート電極のバリエーションを提供することができる。
〔項目４〕
第１導電型の半導体基板に第２導電型の不純物を注入して、第２導電型の第２の不純物領域を形成することと、
半導体基板上にリセットトランジスタのゲート電極を形成することと、
ゲート電極を形成した後、ゲート電極と第２の不純物領域とが重なり合う領域の少なくとも一部と重なるように、第１導電型の第３の不純物領域を半導体基板表面に形成することと、
半導体基板の法線方向から見たとき、第３の不純物領域と重ならないように半導体基板表面に第２導電型の第１の不純物領域を形成することと、を包含する、撮像装置の製造方法であってもよい。
この製造方法によると、暗電流による影響を抑制して高画質で撮像を行うことができる撮像装置を提供できる。
〔項目５〕
上記製造方法において、ゲート電極を形成することよりも前に、第２導電型の不純物を注入して、第１の不純物領域と第２の不純物領域とを電気的に接続する第２導電型の第４の不純物領域を形成することをさらに含んでもよい。
これにより、第２の不純物領域を半導体基板のより深い位置に形成できるので、ｐｎ接合電界が緩和され、リーク電流が抑制される撮像装置を提供できる。

本開示による撮像装置およびその製造方法は、デジタルカメラに代表される撮像装置に用いられるイメージセンサおよびその製造に有用である。

１ 撮像装置
１０ 光電変換部
１１ 増幅トランジスタ
１２ リセットトランジスタ
１３ アドレストランジスタ
１４、１４Ａ、１４Ｂ、１４Ｃ 単位画素セル
１５ 垂直走査部
１６ 光電変換膜制御線
１７ 垂直信号線
１８ 負荷部
１９ カラム信号処理部
２０ 水平信号読み出し部
２１ 電源配線
２２ 差動増幅器
２３ フィードバック線
２４ フローティングディフュージョン
３１ 半導体基板
３２ ｎ型不純物領域
３３ ｐ型不純物領域
３４ ｐ型不純物領域
３５ ｐ型不純物領域
３６ ｎ型不純物領域
３７ ｎ型不純物領域
３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ ゲート絶縁膜
３９Ａ、３９Ｂ、３９Ｃ、３９Ｄ ゲート電極
４０ ｐ型不純物領域
４０Ａ ｐ型不純物領域
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ ｎ型不純物領域
４２ 素子分離領域
４３Ａ、４３Ｂ、４３Ｃ 層間絶縁膜
４４ ｎ型不純物領域
４５ コンタクトプラグ
４６Ａ、４６Ｂ、４６Ｃ 配線
４７Ａ、４７Ｂ、４７Ｃ プラグ
５０ 画素電極
５１ 光電変換膜
５２ 透明電極
６０ 焼き付き防止トランジスタ
６１ ｐ型不純物領域
６２ 電源線
７０ 転送トランジスタ

Claims (18)

1. １次元または２次元に配列された複数の単位画素セルを備え、
   前記複数の単位画素セルの各々は、
   第１導電型の第１導電型領域と、前記第１導電型領域に設けられた第２導電型の第１の不純物領域と、前記第１導電型領域に設けられた第２導電型の第２の不純物領域と、を含む、半導体基板と、
   前記半導体基板の上方に位置する光電変換部と、
   第１のゲート電極と、ソースまたはドレインの一方としての、前記第２の不純物領域の少なくとも一部と、を含む、第１のトランジスタと、
   を備え、
   前記第１の不純物領域は、一部が前記半導体基板の表面に位置し、前記光電変換部と電気的に接続され、
   前記第２の不純物領域は、前記第１の不純物領域を介して前記光電変換部と電気的に接続され、前記第１の不純物領域の不純物濃度よりも小さい不純物濃度を有し、
   前記半導体基板の前記表面に垂直な方向から見たとき、前記第２の不純物領域の第１の部分は、前記第１のゲート電極の第２の部分と重なっている、撮像装置。
2. 前記第１の部分と、前記第２の部分とは、前記第１導電型領域を間に介して、前記方向に離間している、請求項１に記載の撮像装置。
3. 前記第１のトランジスタを介して、前記光電変換部を初期化するためのリセット電圧が、前記光電変換部に印加される、請求項１に記載の撮像装置。
4. 前記第１のトランジスタは、リセットトランジスタである、
   請求項１に記載の撮像装置。
5. 前記半導体基板は、一部が前記半導体基板の表面に位置し、前記第１導電型の第３の不純物領域をさらに含み、
   前記方向から見たとき、前記第３の不純物領域第３の部分は、前記第１のゲート電極の前記第２の不純物領域側の端部と重なり、
   前記半導体基板の表面から深さ方向における不純物濃度のプロファイルにおいて、前記第２の不純物領域の不純物濃度が最大となる第２の深さは、前記第３の不純物領域の不純物濃度が最大となる第３の深さよりも深い、請求項１に記載の撮像装置。
6. 前記プロファイルにおいて、前記第２の深さは、前記第１の不純物領域の不純物濃度が最大となる第１の深さよりも深い、請求項５に記載の撮像装置。
7. 前記半導体基板は、前記第１の不純物領域と前記第２の不純物領域とを電気的に接続する、前記第１導電型領域に設けられた前記第２導電型の第４の不純物領域をさらに含む、請求項５に記載の撮像装置。
8. 前記プロファイルにおいて、前記第１の不純物領域の不純物濃度のピーク値は、前記第２の不純物領域の不純物濃度の最大値よりも大きく、
   前記第１の不純物領域の不純物濃度の最大値は、前記第４の不純物領域の不純物濃度の最大値よりも大きい、請求項７に記載の撮像装置。
9. 前記方向から見たとき、前記第３の不純物領域の前記第３の部分は、前記第１のゲート電極の前記第２の部分の少なくとも一部と重なる、請求項５に記載の撮像装置。
10. 前記半導体基板は、前記方向から見たとき、前記第２の不純物領域と重ならない前記第１導電型の分離領域をさらに備える、請求項１に記載の撮像装置。
11. 前記半導体基板は、前記方向から見たとき、前記第２の不純物領域と重ならない前記第１導電型の画素ウェル領域をさらに備える、請求項１に記載の撮像装置。
12. 前記半導体基板は、
    前記第１導電型領域および前記画素ウェル領域下に位置し、前記第１導電型領域および前記画素ウェル領域に接する、前記第１導電型の第５の不純物領域と、
    前記第５の不純物領域下に位置し、前記第５の不純物領域に接する、前記第２導電型の第６の不純物領域と、
    前記第６の不純物領域下に位置し、前記第６の不純物領域に接する、前記第１導電型の第７の不純物領域と、
    前記第５の不純物領域と前記第７の不純物領域との間に位置し、前記第５の不純物領域と前記第７の不純物領域とを電気的に接続する、前記第１導電型の第８の不純物領域と、をさらに備える、請求項１１に記載の撮像装置。
13. 前記第１のゲート電極下の前記半導体基板表面において、前記第３の不純物領域、前記第２の不純物領域、前記第１導電型領域が互いに隣接し、２つのｐｎ接合が形成されている、請求項５に記載の撮像装置。
14. 前記複数の単位画素セルの各々は、
    第２のゲート電極と、ソースまたはドレインの一方としての、前記第２の不純物領域の少なくとも一部と、を含む、第２のトランジスタをさらに備え、
    前記第２のゲート電極は、前記第１の不純物領域と電気的に接続され、
    前記方向から見たとき、前記第２の不純物領域の第４の部分は、前記第２のゲート電極の第５の部分と重なっている、請求項１に記載の撮像装置。
15. 前記第２のトランジスタは、前記光電変換部に所定以上の光が入射したときに動通状態となる、請求項１４に記載の撮像装置。
16. 前記半導体基板は、前記半導体基板の表面において前記第３の不純物領域に隣接し、前記第１の不純物領域と前記第３の不純物領域との間に位置する、前記第１導電型領域に設けられた前記第１導電型の第９の不純物領域をさらに含み、
    前記第９の不純物領域の不純物濃度は、前記第３の不純物領域の不純物濃度よりも小さい、請求項５に記載の撮像装置。
17. １次元または２次元に配列された複数の単位画素セルを備え、
    複数の単位画素セルの各々は、
    第１導電型の半導体基板と、
    前記第１導電型の半導体基板の上方に位置し、入射光を信号電荷に変換する光電変換部と、
    前記半導体基板に設けられたリセットトランジスタと、
    前記光電変換部と電気的に接続され、前記半導体基板の表面に位置する第２導電型の第１の不純物領域と、
    前記半導体基板内に位置し、且つ、前記第１の不純物領域と電気的に接続され、前記信号電荷を蓄積する第２導電型の第２の不純物領域と、
    を備え、
    前記第２の不純物領域は、第１の不純物領域の不純物濃度よりも低い不純物濃度を有し、
    前記半導体基板の前記表面に垂直な方向から見たとき、前記第２の不純物領域の少なくとも一部が、前記リセットトランジスタのゲート電極と重なる、撮像装置。
18. １次元または２次元に配列された複数の単位画素セルを備え、
    前記複数の単位画素セルの各々は、
    第１導電型の半導体基板と、
    前記第１導電型の半導体基板の上方に位置し、入射光を信号電荷に変換する光電変換部と、
    前記半導体基板に設けられたリセットトランジスタと、
    前記光電変換部と電気的に接続され、前記半導体基板の表面に位置する第２導電型の第１の不純物領域と、
    前記半導体基板内に位置し、前記リセットトランジスタのソース又はドレインとしての前記第２導電型の第２の不純物領域と、
    前記半導体基板の前記表面に形成された前記第１導電型の第３の不純物領域と、
    を備え、
    前記第１の不純物領域と前記第２の不純物領域とは電気的に接続されており、
    前記第３の不純物領域の少なくとも一部は、前記半導体基板の前記表面に垂直な方向から見たとき、前記リセットトランジスタのゲート電極の端部と重なり、
    前記方向から見たとき、前記第２の不純物領域は、前記第１の不純物領域および前記第３の不純物領域の下方に位置すると共に、その少なくとも一部が前記リセットトランジスタの前記ゲート電極と重なる、撮像装置。

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