JP2008078367A - 半導体装置 - Google Patents

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光一 金本
Chuichi Miyazaki
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Toshihiro Shiotsuki
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Abstract

【課題】平面寸法が異なる複数の半導体チップを、接着性を有する絶縁フィルムを介して積み重ねた状態で同一の封止体内に収める構成を有する半導体装置の信頼性を向上させる。
【解決手段】平面寸法が異なる複数の半導体チップ２Ｍ１，２Ｍ２，２Ｃを、ＤＡＦ５ａ〜５ｃを介して積み重ねた状態で同一の封止体４内に収める構成を有する半導体装置１Ａにおいて、制御回路が形成された最上の半導体チップ２Ｃの裏面のＤＡＦ５ｃの厚さを、メモリ回路が形成された下層の半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂの各々よりも厚くした。これにより、最上の半導体チップ２Ｃと配線基板３とを接続するボンディングワイヤが下層の半導体チップ２Ｍ２の主面角部に接触する不良を低減できる。
【選択図】図２

Description

本発明は、半導体装置技術に関し、特に、平面寸法が異なる複数の半導体チップを積み重ねた状態で同一の封止体内に収める構成を有する半導体装置に適用して有効な技術に関するものである。
１つの封止体の中に、メモリ回路用の半導体チップと、その動作を制御する制御回路用の半導体チップとを収めて所望のシステムを構築する半導体装置がある。
この構成の半導体装置においては、配線基板上に、メモリ回路用の半導体チップと、制御回路用の半導体チップとを積み重ねた状態で搭載することにより、半導体装置の小型化を図っている。この場合、一般的に、メモリ回路用の半導体チップは記憶容量の増大を図る観点から制御回路用の半導体チップより平面寸法が大きいので、メモリ回路用の半導体チップ上に制御回路用の半導体チップを積み重ねている。
下層のメモリ回路用の半導体チップは、ダイアタッチフィルム（Die Attach Film：以下、ＤＡＦと略す）を介して配線基板上に搭載されている。このメモリ回路用の半導体チップの電極は、ボンディングワイヤを通じて配線基板の電極に電気的に接続されている。上層の制御回路用の半導体チップは、ＤＡＦを介してメモリ回路用の半導体チップ上に搭載されている。この制御回路用の半導体チップの電極は、ボンディングワイヤを通じて配線基板の電極に電気的に接続されている。
この種の半導体装置については、例えば特開２００４−１４６６４５号公報（特許文献１）に記載がある。この特許文献１の図２１および図２２には、複数の半導体チップを、ＤＡＦを介して積層する技術が開示されている。
特開２００４−１４６６４５号公報（図２１および図２２等）
しかし、上記半導体装置においては、以下の課題があることを本発明者は見出した。
上層の制御回路用の半導体チップの平面寸法が、下層のメモリ回路用の半導体チップの平面寸法よりも小さいため、制御回路用の半導体チップの電極と配線基板の電極とを正ボンディング方式（半導体チップ側を第１のボンディング点、配線基板側を第２のボンディング点とする方式）により、ボンディングワイヤを介して電気的に接合すると、そのボンディングワイヤが下層のメモリ回路用の半導体チップの上面側周縁部に接触してしまう場合がある。上記特許文献１に開示された半導体装置においても単にＤＡＦを介して半導体チップを積層するだけで、ボンディングワイヤの一部が下層の半導体チップの一部と接触する問題を回避することはできない。
ここで、制御回路用の半導体チップを、メモリ回路用の半導体チップの外周に可能な限り近づけて配置すれば、上記ボンディングワイヤがメモリ回路用の半導体チップに接触する不具合を回避することができる。しかし、以下の理由によりボンディングワイヤの接合自体が難しくなる。第１の理由は、例えば制御回路用の半導体チップをメモリ回路用の半導体チップの外周に近づけると、ボンディングワイヤのループが高くなる。この原因は、図１９〜図２１に示すように、ボンディングワイヤ５０の形成は、半導体チップ５１Ｃの電極５２と配線基板５３の電極５４との間隔ＤＡに相当する長さＤＢのボンディングワイヤ５０を、半導体チップ５１Ｃの電極５２上にキャピラリ５５から引出した後、軌跡を描くようにキャピラリ５５を配線基板５３の電極５４に向かって動かす。その後、配線基板５３の電極５４面でキャピラリ５５を滑走させて、ボンディングワイヤ５０を配線基板５３の電極５４に接続する。つまり、図２１に示すように、制御回路用の半導体チップ５１Ｃをメモリ回路用の半導体チップ５１Ｍの外周に近づけると、半導体チップ５１Ｃの電極５２と配線基板５３の電極５４との距離が近くなるため、第１のボンディング点において引出すボンディングワイヤ５０の長さが短い状態で、第２のボンディング点に打ち下ろすことになることから、ボンディングワイヤ５０の一部が下段に配置されたメモリ回路用の半導体チップ５１Ｍだけでなく、制御回路用の半導体チップ５１Ｃの上面側周縁部にも接触する可能性が高くなる。そこで、各半導体チップ５１Ｃ，５１Ｍの周縁部との接触を避けるためには、第１のボンディング点においてボンディングワイヤ５０を長く引出せば良いが、これに伴い、ループが高く形成されてしまう。そして、そのループの一部が封止体から透けて見えたり、露出したりする。第２の理由は、例えば制御回路用の半導体チップをメモリ回路用の半導体チップの外周に近づけすぎると、ボンディングワイヤの第１接合部から第２接合部までの打ち下ろしの軌跡が急峻になりすぎて第２接合部での接合が難しくなるため、ワイヤのループ形状が安定し難くなる。第３の理由は、例えば制御回路用の半導体チップをメモリ回路用の半導体チップの外周に近づけるほど、平面で見たときのボンディングワイヤの入射角度が、急峻な鋭角になる。すなわち、対象となる半導体チップの電極が設けられた一辺とほぼ平行な向きにボンディングワイヤを形成することになるため、隣接するボンディングワイヤの間隔が狭くなり、ボンディングワイヤ同士の短絡不良が生じ易くなる。
一方、上記ボンディングワイヤのボンディング方式を上記正ボンドとは反対の逆ボンディング方式（配線基板の電極を第１のボンディング点、半導体チップの電極を第２のボンディング点とする方式）にした場合は、ボンディングワイヤと下層のメモリ回路用の半導体チップとの間のマージンを稼げるため、ボンディングワイヤがメモリ回路用の半導体チップに接触する不具合を回避することができる。しかし、ワイヤボンディング工程の前に、第２接合部側（制御回路用の半導体チップの電極）に金バンプを形成しておかなければならず、半導体装置の組立時間や組立効率が低下し、半導体装置の製造コストが増大する問題が生じる。
そこで、本発明の目的は、平面寸法が異なる複数の半導体チップを、接着性を有する絶縁フィルムを介して積み重ねた状態で同一の封止体内に収める構成を有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、配線基板上に接着性を有する第１絶縁フィルムを介して搭載された第１半導体チップと、前記第１半導体チップよりも平面寸法の小さな半導体チップであって、前記第１半導体チップ上に接着性を有する第２絶縁フィルムを介して積み重ねられた第２半導体チップとを有し、前記第２絶縁フィルムの厚さが、前記第１絶縁フィルムよりも厚く形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記第２絶縁フィルムの厚さが、前記第１絶縁フィルムの厚さよりも厚く形成されていることにより、半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本実施の形態１の半導体装置の平面図、図２は図１のＸ１−Ｘ１線の断面図、図３は図１のＸ１−Ｘ１線の断面図であってＸ１−Ｘ１線の矢印とは反対の方向から見た場合の断面図、図４は図２の領域Ａの拡大断面図、図５（ａ）は本発明者が検討した半導体装置の要部断面図、（ｂ）は本実施の形態１の半導体装置の要部断面図である。
なお、図１では半導体装置の内部構成を見易くするために封止体を除去している。また、図３では半導体装置の構成を分かり易くするためにＸ１−Ｘ１線に交差しないボンディングワイヤも示している。
本実施の形態１の半導体装置１Ａは、メモリ回路用の半導体チップ２Ｍ１，２Ｍ２と、その動作を制御する制御回路用の半導体チップ２Ｃとを配線基板３の主面上に積み重ねた状態で同一の封止体４内に収め、全体としてメモリシステムを構築したＣＳＰ（Chip Size Package）構成の半導体装置である。本実施の形態の半導体装置１Ａは、例えば薄型化や小型化が要求されるモバイル機器、ハードディスク用の制御機器またはコントローラ内蔵型のメモリカードに使用される。
各半導体チップ２Ｍ１，２Ｍ２，２Ｃの接着部材としては、ＤＡＦ（Die Attach Film）５ａ〜５ｃが使用されている。この接着部材としてペースト材を使用する場合もあるが、本実施の形態１においては、以下の理由からＤＡＦを用いている。
第１は、半導体チップの抗折強度を確保する上で都合が良いからである。近年は、半導体チップが益々薄くなってきているので、半導体チップの抗折強度を如何に確保するかが重要な課題になっている。ＤＡＦの場合、薄い半導体ウエハの段階でその裏面に貼り付けることができ、薄い半導体ウエハの搬送工程、ダイシング工程および個々の半導体チップの搬送工程（ピックアップ）等において薄い半導体チップを保護するのに都合が良い。
第２は、ＤＡＦの方が絶縁ペースト材よりも薄くできるので、半導体装置１Ａの総厚を薄くするのに都合が良いからである。近年は、半導体装置は小型軽薄化が要求されているので、複数枚の半導体チップを積層する構成では、接着部材の厚さが薄い方が好ましい。
第３は、ＤＡＦの方が絶縁ペースト材よりも厚さの均一性が高いので、半導体チップの面積の増大に対応できるからである。ペースト材の場合、半導体チップの面積が増大すると、その面内で厚さを均一に確保するのが難しく半導体チップが傾いてしまう場合もある。これに対して、ＤＡＦの場合、厚さの均一性が高いので半導体チップの面積が増大しても半導体チップの平坦性を確保することができる。
第４は、ＤＡＦの方がペースト材よりも低温で接着することができるからである。ペースト材の場合、ペースト材を硬化させるため、半導体チップを配線基板３に搭載後、ある程度の熱処理が必要なため、その熱で配線基板３が反り、配線基板３を上手く搬送できない等の不具合が生じる場合がある。これに対して、ＤＡＦの場合は低温で接着でき、配線基板３の反りを抑制または防止できるので、配線基板３を搬送できない等の不具合を回避できる。
第５は、半導体チップの平面位置精度が高いからである。ペースト材の場合、半導体チップの接着時に半導体チップの平面位置が若干ずれる場合がある。これに対して、ＤＡＦの場合、半導体チップの接着時に半導体チップの平面位置にずれが生じない。
各半導体チップ２Ｍ１，２Ｍ２，２Ｃは、それぞれ正ボンド方式のボンディングワイヤ（以下、単にワイヤという）６ａ〜６ｃを通じて配線基板３の配線に電気的に接続されている。正ボンド方式は、ワイヤの最初のボンディング（第１ボンド）を半導体チップのボンディングパッド（以下、単にパッドという）に行い、ワイヤの第１ボンドの次に行うボンディング（第２ボンド）を配線基板の電極に対して行う方式である。正ボンド方式の反対の逆ボンド方式の場合、第２ボンド部側の半導体チップのパッドに金バンプを形成しておく必要があるので製造工程およびコストの増大が懸念される。これに対して本実施の形態１においては正ボンド方式を採用することにより、半導体チップのパッドに金バンプを形成する工程を省けるため、半導体装置１Ａの製造工程を低減でき、半導体装置１Ａのコストを低減することができる。
このような半導体チップ２Ｍ１，２Ｍ２，２Ｃ、ＤＡＦ５ａ〜５ｃ、ワイヤ６ａ〜６ｃは、封止体４によって覆われ封止されている。封止体４は、例えばエポキシ系樹脂により形成されている。
上記配線基板（チップ搭載部材）３は、例えばガラスエポキシ樹脂を絶縁基材とするプリント配線基板により形成された平面長方形状の薄板からなり、その厚さ方向に沿って互いに反対側に位置する主面（第２主面）および裏面（第１主面）を有している。
この配線基板３の主面および裏面には、ソルダーレジストＳＲが形成されている。ソルダーレジストＳＲは、半田付けが不要な導体パターン（配線や電極）に半田が接触するのを防ぐ機能、湿気や汚染による導体パターン等の劣化防止機能の他に、配線基板３の主面および裏面をより平坦にする機能を有している。配線基板３の主面および裏面を平坦にする方法としては、例えばソルダーレジストＳＲの熱硬化処理前に圧力をかけてソルダーレジストＳＲの表面を平坦にする方法やソルダーレジストＳＲを２度塗りしてソルダーレジストＳＲの表面を平坦にする方法がある。
配線基板３の主面は、上記半導体チップ２Ｍ１，２Ｍ２，２Ｃが搭載される面である。この配線基板３の主面には、複数の電極７ａ，７ｂが配置されている。電極７ａは、配線基板３の片側の短辺近傍にその短辺に沿って複数並んで配置されている。電極７ｂは、配線基板３の片側の長辺近傍にその長辺に沿って複数並んで配置されている。
一方、配線基板３の裏面は、半導体装置１Ａが搭載される配線基板に対向する面である。この配線基板３の裏面には、複数のバンプ電極８が上記ソルダーレジストＳＲから露出された状態で行列状に配置されている。各バンプ電極８は、配線基板３の裏面に形成された電極８ａと、これに接合されたバンプ部８ｂとを有している。電極８ａは、例えば銅により形成されている。バンプ部８ｂは、例えば錫（Ｓｎ）−銀（Ａｇ）−銅、錫−銀−銅−アンチモン（Ｓｂ）、錫−銅等のような鉛フリー半田により形成されている。このバンプ電極８（電極８ａ）は、配線基板３の内部配線を通じて上記電極７ａ，７ｂに電気的に接続されている。
上記最下層の半導体チップ（第１半導体チップ）２Ｍ１は、例えばシリコン（Ｓｉ）単結晶からなる平面長方形状の半導体薄板により形成されており、ＤＡＦ５ａにより配線基板３の主面（第２主面）上に接着され固定されている。
この半導体チップ２Ｍ１の片側短辺近傍には、複数のパッド９ａが半導体チップ２Ｍ１の短辺に沿って並んで配置されている。パッド９ａは、例えばアルミニウム（Ａｌ）またはアルミニウム合金により形成されている。この半導体チップ２Ｍ１の複数のパッド９ａは、正ボンド方式の複数のワイヤ（第１ボンディングワイヤ）６ａを介して配線基板３の電極７ａに電気的に接続されている。ワイヤ６ａは、例えば金（Ａｕ）により形成されている。
この半導体チップ２Ｍ１の主面上には、半導体チップ（第１半導体チップ）２Ｍ２がＤＡＦ５ｂにより接着され固定されている。この半導体チップ２Ｍ２は、例えばシリコン単結晶からなる平面長方形状の半導体薄板により形成されており、下層の半導体チップ２Ｍ１と長手方向よび幅方向を合わせた状態で、かつ、下層の半導体チップ２Ｍ１の複数のパッド９ａが露出されるように半導体チップ２Ｍ１の長手方向にずれた状態で、下層の半導体チップ２Ｍ１の主面上に被さるように配置されている。
この半導体チップ２Ｍ２の片側短辺近傍にも、複数のパッド９ｂが半導体チップ２Ｍ２の短辺に沿って並んで配置されている。このパッド９ｂも、例えばアルミニウムまたはアルミニウム合金により形成されている。この半導体チップ２Ｍ２の複数のパッド９ｂは、正ボンド方式の複数のワイヤ（第１ボンディングワイヤ）６ｂを介して配線基板３の電極７ａに電気的に接続されている。ワイヤ６ｂも、例えば金により形成されている。
この２枚の半導体チップ２Ｍ１，２Ｍ２は、互いに同じ寸法（縦、横および厚さｄｍ１，ｄｍ２）で形成されており、その各々の主面には、同じ記憶容量のフラッシュメモリ（例えば４ＧＢ（ギガバイト）のアシストゲートＡＮＤ型フラッシュメモリ）が形成されている。半導体チップ２Ｍ１，２Ｍ２の各々の厚さｄｍ１，ｄｍ２は、例えば８０〜９０μｍ程度である。ＡＮＤ型のメモリを採用することにより、回路の動作速度を向上させることができる。
ここで、一般的に、半導体チップ２Ｍ１を配線基板３に固定する接着部材としては、配線基板３の主面の配線や電極による凹凸を考慮してペースト材が使用されている一方、半導体チップ２Ｍ２を固定する接着部材としてはＤＡＦが使用されている。しかし、同じ半導体チップ２Ｍ１，２Ｍ２において接着部材が異なると組立が煩雑になるという問題がある。
これに対して、本実施の形態１においては、上記のように配線基板３の主面の平坦性をソルダーレジストＳＲにより確保することができているので、最下層の半導体チップ２Ｍ１の接着部材としてＤＡＦ５ａを使用することができる。すなわち、同じ半導体チップ２Ｍ１，２Ｍ２の接着部材として同じＤＡＦ５ａ，５ｂを用いることができるので、半導体装置１Ａの組立工程を簡単化することができる。このようなＤＡＦ５ａ，５ｂの厚さｄｆ１，ｄｆ２は等しく、例えば１０μｍ程度である。
上記半導体チップ２Ｍ２の主面上には、半導体チップ（第２半導体チップ）２ＣがＤＡＦ５ｃにより接着され固定されている。この半導体チップ２Ｃは、例えばシリコン単結晶からなる平面長方形状の半導体薄板により形成されており、その主面には、上記半導体チップ２Ｍ１，２Ｍ２のメモリ回路の動作を制御する制御回路が形成されている。
この半導体チップ２Ｃは、下層の半導体チップ２Ｍ２と長手方向よび幅方向を合わせた状態で半導体チップ２Ｍ２の主面内に配置されている。この半導体チップ２Ｃの片側の長辺近傍には、複数のパッド９ｃが半導体チップ２Ｃの長辺に沿って並んで配置されている。このパッド９ｃも、例えばアルミニウムまたはアルミニウム合金により形成されている。この半導体チップ２Ｃの複数のパッド９ｃは、正ボンド方式の複数のワイヤ（第２ボンディングワイヤ）６ｃを介して配線基板３の電極７ｂに電気的に接続されている。ワイヤ６ｃは、例えば金により形成されている。
この最上層の半導体チップ２Ｃの平面寸法（縦および横、面積）は、上記した半導体チップ２Ｍ１，２Ｍ２の各々の平面寸法（縦および横、面積）よりも小さい。このため、何ら手段を講じないとすれば、図５（ａ）の破線で囲む部分に示すように、ワイヤ６ｃが半導体チップ２Ｍ２の主面角部に近づき接触する問題が生じる。なお、図５（ａ）では半導体チップ２Ｍ１，２Ｍ２，２Ｃの厚さが等しく、また、各半導体チップ２Ｍ１，２Ｍ２，２Ｃの接着部材として同じＤＡＦ５ａを用いている場合を例示している。
このような問題の対策としては、ワイヤ６ｃの第１ボンドの高さ（配線基板３の主面からその主面に対して直交する方向に沿って離れた距離）を高くすれば良い。そこで、本実施の形態１においては、一般的にメモリ回路や制御回路にかかわらず部材の調達や標準化ということを考慮すると、ＤＡＦ５ａ〜５ｃの厚さを同一にすることが望ましいが、半導体チップ２Ｃの裏面のＤＡＦ５ｃの厚さｄｆ３を、半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂの各々の厚さｄｆ１，ｄｆ２よりも厚くした。ＤＡＦ５ｃの厚さｄｆ３は、例えば２５μｍ程度である。
このように、ＤＡＦ５ｃの厚さを厚くしたことにより、ワイヤ６ｃの第１ボンドの高さを高くすることができるので、その分、図５（ｂ）の破線で囲む部分に示すように、ワイヤ６ｃを半導体チップ２Ｍ２の主面角部から離すことができる。このため、ワイヤ６ｃが半導体チップ２Ｍ２の主面角部に接触する不良ポテンシャルを低減できるので、半導体装置１Ａの組立性および信頼性を向上させることができる。
また、この構成によりワイヤ６ｃのループが高くなることもないので、ワイヤ６ｃの透けや露出も生じない。したがって、半導体装置１Ａの歩留りを向上させることができる。なお、図５（ｂ）では半導体チップ２Ｍ１，２Ｍ２，２Ｃの厚さが等しい場合を例示している。
ここで、半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂを薄くしたのは、例えば以下の理由からである。
すなわち、ワイヤ６ｃの第１ボンドの高さを高くするという観点からすれば、半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂを厚くしても良いように考えられる。しかし、ＤＡＦ５ａ，５ｂを厚くすると、半導体チップ２Ｍ２の主面も高くなってしまうので、上記したワイヤ６ｃが半導体チップ２Ｍ２の主面角部に接触する不良ポテンシャルが増大する。このため、半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂを相対的に薄くしている。
また、メモリはモバイル機器やデジタル家電等のような電子機器の多機能化に伴い、益々大容量化の傾向にある。これに対応するためには、特にメモリ回路用の半導体チップを多層に積み重ねる必要がある。ここで、現状は、半導体装置１Ａの決められた厚さ（封止体４の厚さ）の中で、半導体チップの多層化を実現するために、基本的に全てのＤＡＦ５ａ〜５ｃを薄くする方向にある。これに対して本実施の形態１においては、上記のようにワイヤ６ｃが半導体チップ２Ｍ２の主面角部に接触する不良を低減する観点から半導体チップ２Ｃの裏面のＤＡＦ５ｃを厚くしている。そこで、その分、メモリ回路用の半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂを薄くするようにしている。
さらに、メモリ回路用の半導体チップを薄くすることは、より半導体装置１Ａの中に半導体チップを積み重ねることができ、大容量化につながる。しかし、メモリ回路用の半導体チップ２Ｍ１，２Ｍ２の厚さは、半導体チップのマウント工程でのピックアップ性（組立歩留まり）を確保することを考慮すると限界に達してきている。したがって、メモリ回路用の半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂを薄くする方が良い。
上記最上層の半導体チップ２Ｃは、その主面中心が下層の半導体チップ２Ｍ２の主面中心から半導体チップ２Ｍ２の片側長辺寄りにずれた状態で配置されている。ただし、半導体チップ２Ｃが下層の半導体チップ２Ｍ２の片側長辺に近づきすぎないように考慮されている。その理由を図６および図７により説明する。なお、図６は本発明者が検討した半導体装置の要部断面図、図７（ａ），（ｂ）は最上層の半導体チップ２Ｃの配置を示す半導体装置の要部平面図である。
図６に示すように、半導体チップ２Ｃを、半導体チップ２Ｍ２の外周に可能な限り近づけて配置すれば、上記ワイヤ６ｃが半導体チップ２Ｍ２に接触する不具合を回避することができる。しかし、この場合は、ワイヤ６ｃのループが高くなり、そのループ部分が封止体４から透けて見えたり、露出したりする問題がある。また、ワイヤ６ｃの第１ボンドから第２ボンドまでの打ち下ろしの軌跡が急峻になりすぎて第２ボンドでの接合が難しくなる。また、図７（ａ），（ｂ）に示すように、半導体チップ２Ｃを半導体チップ２Ｍ２の外周に近づけるほど、複数のワイヤ６ｃのうちの配列方向両端のワイヤ６ｃは平面で見たときにより斜めにワイヤボンディングされるようになるが、そのワイヤ６ｃの入射角度θが鋭角になるため、隣接するワイヤ６ｃの間隔が狭くなり、隣接するワイヤ６ｃ同士の短絡不良が生じ易くなる。
そこで、本実施の形態１においては、半導体チップ２Ｃが下層の半導体チップ２Ｍ２の片側長辺に近づきすぎないように配置されている。これにより、ワイヤ６ｃの第１ボンドと第２ボンドとの間隔を適切な距離に設定できるので、ワイヤ６ｃのループ高さが高くなり過ぎることもないし、ワイヤ６ｃの軌跡が急峻になりすぎることもない。また、ワイヤ６ｃの入射角度θが鋭角になりすぎることもない。したがって、ワイヤ６ｃの安定性を向上させることができる。
また、半導体チップ２Ｃがワイヤ６ｃを通じて電気的に接続される電極７ｂを配線基板３の長辺側に配置しているのは、配線基板３での配線の引き回しを容易にするためである。また、ワイヤ６ｃが接続される電極７ｂを配線基板３の短辺側に配置すると、半導体装置１Ａの長手方向の寸法がより長くなり、半導体装置１Ａの平面寸法が大きくなってしまうのでそれを回避するためでもある。
また、本実施の形態１においては、半導体チップ２Ｃの厚さｄｃが半導体チップ２Ｍ１，２Ｍ２の各々の厚さｄｍ１，ｄｍ２よりも厚く形成されている。半導体チップ２Ｃの厚さｄｃは、例えば１２０〜１５０μｍ程度である。
半導体チップ２Ｃを厚くしている主な理由は、半導体装置１Ａの反り抑制のためである。すなわち、半導体装置１Ａにおける封止体（樹脂）４の量が多いと、封止体４の硬化収縮により、半導体装置１Ａが反ってしまい、半導体装置１Ａを実装することが困難になる場合がある。そこで、本実施の形態１においては、半導体チップ２Ｃを厚くするようにしている。これにより、封止体４中における半導体チップの体積を増やすことができ、半導体装置１Ａの封止体（樹脂）４の量を減らすことができるので、半導体装置１Ａの反りを抑制することができ、半導体装置１Ａの実装不良を低減または防止することができる。
反り抑制のみを考慮した場合は、下層の半導体チップ２Ｍ１，２Ｍ２を厚くすることも考えられるが、下層の半導体チップ２Ｍ１，２Ｍ２を厚くすると、半導体チップ２Ｍ２の主面の高さが高くなり、上記したワイヤ６ｃと半導体チップ２Ｍ２の主面角部との接触不良が生じ易くなる。また、そのワイヤ６ｃの接触不良を回避するためにワイヤ６ｃのループを高くすると、ワイヤ６ｃの透けや露出を防ぐ観点から封止体４を厚くしなければならず、半導体装置１Ａが厚くなってしまう。さらに、上記のように半導体装置１Ａの決められた厚さ（封止体４の厚さ）の中で、半導体チップの多層化を実現するためには、多層化が必須となるメモリ回路用の半導体チップ２Ｍ１，２Ｍ２を薄くした方が、半導体装置１Ａの薄型化を実現する上で好ましい。
そこで、本実施の形態１においては、最上層の半導体チップ２Ｃの厚さを、その下層の半導体チップ２Ｍ１，２Ｍ２よりも厚くしている。これにより、半導体装置１Ａを厚くすることなく、半導体装置１Ａの反りを抑制できる。また、半導体チップ２Ｃを下層の半導体チップ２Ｍ１，２Ｍ２よりも厚くしたことにより、半導体チップ２Ｃの第１ボンド点が高くなるので、ワイヤ６ｃが半導体チップ２Ｍ２の主面角部に接触する不良ポテンシャルをさらに低減できる。
ここで、本発明者は、半導体チップ２Ｃを厚くすると、以下の新たな問題が顕著になることを初めて見出した。
第１の問題は、半導体チップ２Ｃの裏面でのチッピングが生じ易くなるという問題である。
ＤＡＦ付きの半導体ウエハをダイシングすると、硬いものと柔らかいものとを同時に切断するので、半導体チップとＤＡＦとの境界（半導体チップの裏面側角部）にチッピングが生じ易い。特にこのチッピング不良は、半導体ウエハが厚いほど増える傾向がある。本発明者の解析結果によれば、半導体ウエハの厚さが９０μｍ程度であればチッピングがあまり生じないのに対して、半導体ウエハの厚さが１５０μｍ以上になるとチッピングが増えている。このようなチッピングによるシリコン屑が、半導体チップ２Ｃの裏面からＤＡＦ５ｃの裏面に回り込んで付着した状態で、半導体チップ２Ｃを半導体チップ２Ｍ２の主面上に積み重ねてしまうと、ＤＡＦ５ｃの裏面のシリコン屑が半導体チップ２Ｍ２の主面を傷つけてしまう問題がある。
これに対して本実施の形態１によれば、ＤＡＦ５ｃを厚くしたことにより、半導体チップ２Ｃの裏面でチッピングが生じたとしても、そのチッピングによるシリコン屑がＤＡＦ５ｃの裏面に回り込むのを低減または防止することができるので、チッピングによるシリコン屑に起因する半導体チップ２Ｍ２の主面の損傷不良を低減または防止することができる。本発明者の検討によれば、ＤＡＦ５ｃの厚さを２０μｍ以上にすることで、上記のようなチッピング屑がＤＡＦ５ｃの裏面に回り込むのを低減できることが分かっている。
第２の問題は、半導体チップ２Ｃの反りを吸収することができないことに起因する問題である。この問題を図８および図９により説明し、その解決結果を図１０により説明する。なお、図８は、薄い半導体チップ１００Ａと、これを搭載する搭載基板１０１との断面図を示している。また、図９は、上記半導体チップ１００Ａよりも厚い半導体チップ１００Ｂと、これを搭載する搭載基板１０１との断面図を示している。半導体チップ１００Ａ，１００Ｂの接着部材には、いずれも薄いＤＡＦ５ａが使用されている。図１０は、半導体チップ２Ｃと、これを搭載する搭載基板１０１との断面図を示している。
図８（ａ）に示すように、半導体チップ１００Ａが薄い場合は、搭載前の半導体チップ１００Ａに反りが生じていたとしても、その剛性が低いので、図８（ｂ）に示すように、搭載後の半導体チップ１００ＡはＤＡＦ５ａの接着力により搭載面にならいほぼ平坦な状態で搭載される。
しかし、図９（ａ）に示すように、半導体チップ１００Ｂが厚くなると、それだけ剛性が高くなりＤＡＦ５ａの接着力に勝るようになるので、図９（ｂ）に示すように、半導体チップ１００Ｂが反ったまま搭載され、半導体チップ１００Ｂの外周部（破線で囲む領域）に接着されていない隙間が生じる。その結果、半導体装置１Ａの組立工程において、上記隙間を起点として半導体チップ１００Ｂが剥離したり、モールド工程において上記隙間からモールド樹脂が半導体チップ１００Ｂの裏面側に入り込み半導体チップ１００Ｂが割れてしまったりする。
これに対して本実施の形態１によれば、ＤＡＦ５ｃを厚くしたことにより、図１０に示すように、半導体チップ２Ｃの反りをＤＡＦ５ｃにより吸収することができる。これにより、半導体チップ２Ｃと搭載基板１０１（本実施の形態１では半導体チップ２Ｍ２に相当）との密着面積を広くすることができ、半導体チップ２Ｃの外周部（破線で囲む領域）の隙間を低減することができるので、半導体チップ２Ｃの剥離や割れを低減または防止することができる。
本発明者の実験・評価結果によれば、厚さ１０μｍのＤＡＦを適用する半導体チップの厚さは、ＤＡＦの厚さの１０倍までが適当であり、それを超える場合は、ＤＡＦの厚さを１０μｍよりも厚いものを適用することが好ましい。１０μｍの厚さのＤＡＦを１つの基準としている理由は、配線基板３の主面の平坦性に起因する。配線基板３の主面の平坦性は、現状、３μｍ、保証範囲としては５μｍとされている。また、ＤＡＦ厚の製造上のばらつきは±２μｍとされている。このことから、半導体チップを配線基板３に固定し、信頼性的に問題のないレベルとして考えられるＤＡＦ厚は、１０μｍ程度が最も薄い仕様と考えられる。
次に、本実施の形態１の半導体装置１Ａの製造方法の一例を図１１および図１２により説明する。
まず、図１１に示すように、ウエハプロセスが終了した後の半導体ウエハ２Ｗの裏面を砥石１５により研削し、半導体ウエハ２Ｗを所望の厚さにする（図１１のバックグラインド工程２００）。なお、ここでは１枚の半導体ウエハ２Ｗを示しているが、上記半導体チップ２Ｍ１，２Ｍ２と、上記半導体チップ２Ｃとはそれぞれ別々の半導体ウエハに形成される。なお、半導体ウエハ２Ｗの裏面研削工程後に、半導体ウエハ２Ｗの裏面に対して研磨処理やエッチング処理を施しても良い。
続いて、半導体ウエハ２Ｗの裏面をウエハシート１６のＤＡＦ貼り付け面に貼り付ける（図１１のウエハマウント工程２０１）。このウエハシート１６は、ダイシングフィルムの主面にＤＡＦが貼り付けられたＤＡＦ／ダイシングフィルム一体型のシートである。半導体ウエハ２Ｗは、その主面を上に向け、かつ、半導体ウエハ２Ｗの裏面を、ウエハシート１６の主面のＤＡＦに直接貼り付けた状態でウエハシート１６に搭載されている。
続いて、ウエハシート１６の主面に、半導体ウエハ２Ｗの外周を取り囲むようなウエハリング１７を貼り付けた後、半導体ウエハ２Ｗをダイシング装置に搬送し、ダイシング処理を行う（図１１のダイシング工程２０２）。ダイシング処理は、高速回転するダイシングブレード１８を半導体ウエハ２Ｗの切断線（半導体チップの境界線）に沿って当てて半導体ウエハ２Ｗを切断し、個々の半導体チップ２Ｍ１，２Ｍ２または半導体チップ２Ｃに分割する工程である。
続いて、ダイシング工程後の半導体ウエハ２Ｗから半導体チップ２Ｍ１をピックアップして配線基板３の主面上に搭載する。この時、半導体チップ２Ｍ１を、その裏面のＤＡＦ５ａにより配線基板３に接着固定する。この段階の配線基板３は複数の半導体装置の形成領域を一体的に持つ構成となっている。続いて、同じ半導体ウエハ２Ｗから半導体チップ２Ｍ２をピックアップして半導体チップ２Ｍ１の主面上に、半導体チップ２Ｍ２を搭載する。この時、半導体チップ２Ｍ２を、その裏面のＤＡＦ５ｂにより半導体チップ２Ｍ１に接着固定する（図１１のチップマウント工程２０３）。
ここでは半導体チップ２Ｍ１，２Ｍ２が同じメモリなので、半導体チップ２Ｍ１，２Ｍ２を同じ半導体ウエハ２Ｗからピックアップしている。これにより、半導体装置の製造工程を簡単にすることができる。また、特性が似通ったメモリを搭載できるので、半導体装置１Ａの性能を向上させることができる。なお、半導体チップ２Ｍ１，２Ｍ２を別々の半導体ウエハからピックアップしても良い。
続いて、ダイシング工程後の半導体ウエハ２Ｗから半導体チップ２Ｃをピックアップして半導体チップ２Ｍ２の主面上に搭載する。この時、半導体チップ２Ｃを、その裏面のＤＡＦ５ｃにより半導体チップ２Ｍ２に接着固定する（図１１のチップマウント工程２０４）。
続いて、図１２に示すように、配線基板３上の半導体チップ２Ｍ１，２Ｍ２，２Ｃと配線基板３の電極とをワイヤ６ａ，６ｂ，６ｃにより接続する（図１２のワイヤボンディング工程２０５）。
続いて、ワイヤボンディング工程後の配線基板３の主面の複数の半導体装置領域の半導体チップ２Ｍ１，２Ｍ２，２Ｃ、ワイヤ６ａ，６ｂ，６ｃ等をモールド樹脂により形成された封止体４により一括して封止する（図１２のモールド工程２０６）。
続いて、配線基板３をひっくり返し、配線基板３の裏面の半導体装置形成領域毎に、その裏面に配置された複数の電極８ａに、鉛フリー半田により形成された半田ボール８ｂ１を載せた後、熱処理（リフロ加熱処理）を施すことにより電極８ａにバンプ部８ｂを形成する（図１２のボールマウント工程２０７）。
続いて、高速回転するダイシングブレード１９を配線基板３の裏面から配線基板３の切断線（半導体装置１Ａの境界線）に沿って当てて切断し、個々の半導体装置１Ａに分割する（図１２の個片切断工程２０８）。
その後、選別・外観検査を経て（図１２の工程２０９）、半導体装置１Ａを製造する。
（実施の形態２）
前記実施の形態１においては、高速動作が要求される電子機器に半導体装置１Ａを適用することを想定していたので半導体チップ２Ｍ１，２Ｍ２のフラッシュメモリがＡＮＤ型の場合ついて説明したが、これに限定されるものではなく、例えばＮＡＮＤ型のフラッシュメモリを使用しても良い。
図１３は、本実施の形態２の半導体装置１Ａの要部断面図である。破線は前記実施の形態１の場合のＡＮＤ型のフラッシュメモリが形成された半導体チップ２Ｍ１，２Ｍ２を示している。距離Ｌ１は、ＡＮＤ型のフラッシュメモリが形成された半導体チップ２Ｍ２の主面角部からワイヤ６ｃまでの距離を示している。
ＮＡＮＤ型の場合、半導体チップ２Ｍ１，２Ｍ２の平面寸法をＡＮＤ型（破線）の場合よりも小さくすることができるので、半導体チップ２Ｍ２の主面角からワイヤ６ｃまでの距離Ｌ２を距離Ｌ１よりも長くすることができる。このため、ワイヤ６ｃが半導体チップ２Ｍ２の主面角部に接触する不良ポテンシャルを低減できるので、半導体装置１Ａの組立性および信頼性を向上させることができる。
（実施の形態３）
前記実施の形態１，２においては、メモリ回路用の半導体チップが２個積み重ねられている場合について説明したが、これに限定されるものではなく、例えば３個以上積み重ねても良いし、１個だけでも良い。
図１４（ａ），（ｂ）は本発明者が検討した半導体装置の要部断面図である。図１４（ａ）はメモリ回路用の半導体チップ２Ｍ１，２Ｍ２が２個の場合、（ｂ）はメモリ回路用の半導体チップ２Ｍ１が１個の場合を示している。いずれも半導体チップ２Ｃ，２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａは同じ厚さのものが使用されている。
図１４（ａ）の構成においてメモリ回路用の半導体チップを１個にした場合、制御回路用の半導体チップ２Ｃの下のメモリ回路用の半導体チップの主面の高さが低くなるので、ワイヤ６ｃが半導体チップ２Ｃの下のメモリ回路用の半導体チップの主面角部に接触する不良は生じないようにも思われる。
しかし、実際は、半導体装置の総厚は変えないという要求がある中で、単純にメモリ回路用の半導体チップを１個にすると、半導体装置１Ａ中における半導体チップの量が減り、封止体４（樹脂）の量が多くなるため、製造工程中の熱処理による樹脂の硬化収縮や、半導体チップと樹脂との熱膨張係数差に起因して半導体装置１Ａが反り易くなってしまう。そこで、現状は、図１４（ｂ）に示すように、配線基板３の厚さを図１４の（ａ）の場合より厚くすることで封止体４（樹脂）の量を減らし、半導体装置１Ａの反りを抑制または防止するようにしている。
しかし、この場合、薄い封止体４の範囲（厚さ方向の範囲）の中でワイヤ６ｃを形成しなければならないので、図１４（ｂ）に示すように、何ら手段を講じないとワイヤ６ｃがメモリ回路用の半導体チップ２Ｍ１の主面角部に近づき接触する不良ポテンシャルが増大する。したがって、メモリ回路用の半導体チップを１個にした場合も前記実施の形態１で説明した構成と同様にすることが好ましい。
図１５および図１６は、本実施の形態３の半導体装置１Ａの要部断面図を示している。メモリ回路用の半導体チップ２Ｍ１が１個だけになっている。また、配線基板３の厚さが前記実施の形態１で説明したものよりも厚くなっている。これにより、封止体４（樹脂）の量を減らすことができるので、半導体装置１Ａの反りを抑制または防止することができる。
上層の制御回路用の半導体チップ２Ｃの裏面のＤＡＦ５ｃは、下層のメモリ回路用の半導体チップ２Ｍ１の裏面のＤＡＦ５ａよりも厚く形成されている。これにより、前記実施の形態１と同様に、ワイヤ６ｃが半導体チップ２Ｍ１の主面角部に接触する不良ポテンシャルを低減できる。
また、上層の制御回路用の半導体チップ２Ｃの厚さが、下層のメモリ回路用の半導体チップ２Ｍ１よりも厚く形成されている。これにより、前記実施の形態１と同様に、ワイヤ６ｃが半導体チップ２Ｍ１の主面角部に接触する不良ポテンシャルをさらに低減できる。また、半導体チップ２Ｃを厚くした分、封止体４（樹脂）の量を減らすことができるので、半導体装置１Ａの反りをさらに抑制または防止することができる。
（実施の形態４）
図１７は本実施の形態４の半導体装置の平面図、図１８は図１７のＹ１−Ｙ１線の断面図である。なお、図１７では半導体装置の内部構成を透かして見せている。
本実施の形態４の半導体装置１Ｂは、論理回路用の半導体チップ２Ｐと、メモリ回路用の半導体チップ２Ｍ３とをリードフレームのタブ（ダイパッド）２５ａの主面上に積み重ねた状態で同一の封止体４内に収め、全体としてマイクロプロセッサシステムを構築したＱＦＰ（Quad Flat Package）構成の半導体装置である。
本実施の形態４においては、チップ搭載部材としてリードフレーム２５が使用されている。リードフレーム２５は、例えば銅または４２アロイ等のような金属薄板からなり、タブ２５ａと、その外周に配置された複数のリード２５ｂと、タブ２５ａの四隅から外方に向かって延びるタブ吊りリード２５ｃとを有している。
なお、リード２５ｂは、インナーリード２５ｂｉと、アウターリード２５ｂｏとを一体的に有している。インナーリード２５ｂｉは、リード２５ｂにおいて封止体４の内部の部分であり、アウターリード２５ｂｏは、リード２５ｂにおいて封止体４の外部の部分である。
このタブ２５ａの主面上には、半導体チップ（第１半導体チップ）２ＰがＤＡＦ５ａにより接着され固定されている。この半導体チップ２Ｐは、例えばシリコン単結晶からなる平面正方形状の半導体薄板により形成されており、その主面には、例えばマイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）のような論理回路が形成されている。
この半導体チップ２Ｐの外周近傍には、その外周に沿って複数のパッドが配置されている。このパッドは、例えばアルミニウムまたはアルミニウム合金により形成されている。この半導体チップ２Ｐの複数のパッドは、正ボンド方式の複数のワイヤ（第１ボンディングワイヤ）６ｄを介してインナーリード２５ｂｉに電気的に接続されている。ワイヤ６ｄは、例えば金により形成されている。
上記半導体チップ２Ｐの主面上には、半導体チップ（第２半導体チップ）２Ｍ３がＤＡＦ５ｃにより接着され固定されている。この半導体チップ２Ｍ３は、例えばシリコン単結晶からなる平面長方形状の半導体薄板により形成されており、その主面には、例えば１６ＭＧ（メガバイト）のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が形成されている。
この半導体チップ２Ｍ３は、下層の半導体チップ２Ｐの一辺寄りに配置されている。この半導体チップ２Ｍ３の片側の長辺（上記半導体チップ２Ｐの一辺に沿う辺）の近傍には、複数のパッドが半導体チップ２Ｍ３の長辺に沿って並んで配置されている。このパッドも、例えばアルミニウムまたはアルミニウム合金により形成されている。この半導体チップ２Ｍ３の複数のパッドは、正ボンド方式の複数のワイヤ（第２ボンディングワイヤ）６ｅを介してインナーリード２５ｂｉに電気的に接続されている。ワイヤ６ｅは、例えば金により形成されている。
また、本実施の形態４においても、上層の半導体チップ２Ｍ３の平面寸法（縦および横、面積）は、下層の半導体チップ２Ｐの平面寸法（縦および横、面積）よりも小さい。本実施の形態４の場合は、上層の半導体チップ２Ｍ３に接続されたワイヤ６ｅが、下層の半導体チップ２Ｐの主面角部に接触することがない。しかし、そのワイヤ６ｅが、下層の半導体チップ２Ｐに接続されたワイヤ６ｄに接触してしまう場合がある。
そこで、本実施の形態４においても、上層の半導体チップ２Ｍ３の裏面のＤＡＦ５ｃの厚さを、下層の半導体チップ２Ｐの裏面のＤＡＦ５ａよりも厚くしている。これにより、ワイヤ６ｅの第１ボンドの高さを高くすることができるので、その分、上側のワイヤ６ｅを下側のワイヤ６ｄから離すことができる。このため、上側のワイヤ６ｅが、下側のワイヤ６ｄに接触する不良ポテンシャルを低減できるので、半導体装置１Ｂの組立性および信頼性を向上させることができる。
また、この構成によりワイヤ６ｅのループが高くなることもないので、ワイヤ６ｅの透けや露出も生じない。したがって、半導体装置１Ｂの歩留りを向上させることができる。
また、本実施の形態４においても、上層の半導体チップ２Ｍ３の厚さが、下層の半導体チップ２Ｐよりも厚い。これにより、前記実施の形態１と同様に、半導体装置１Ｂを厚くすることなく、半導体装置１Ｂの反りを抑制できる。
また、本実施の形態４においても、前記実施の形態１と同様に、ＤＡＦ５ｃを厚くしたことにより、半導体チップ２Ｍ３の裏面でチッピングが生じたとしても、そのチッピングによるシリコン屑がＤＡＦ５ｃの裏面に回り込むのを低減または防止することができるので、シリコン屑に起因する半導体チップ２Ｐの主面の損傷不良を低減または防止することができる。
また、ＤＡＦ５ｃを厚くしたことにより、前記実施の形態１と同様に、半導体チップ２Ｍ３の反りをＤＡＦ５ｃにより吸収することができる。これにより、半導体チップ２Ｍ３を厚くしたとしても、半導体チップ２Ｍ３と半導体チップ２Ｐとの密着面積を広くすることができ、半導体チップ２Ｍ３の外周部の隙間を低減することができるので、半導体チッ２Ｍ３の剥離や割れを低減または防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば前記実施の形態においては、半導体装置の裏面に複数のバンプ電極が配置されたパッケージ構成の半導体装置に適用した場合について説明したが、これに限定されるものではなく、例えば半導体装置の裏面に平坦な裏面電極がアレイ状に配置されたＬＧＡ（Land Grid Array）パッケージ構成の半導体装置にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の平面図である。 図１のＸ１−Ｘ１線の断面図である。 図１のＸ１−Ｘ１線の断面図であってＸ１−Ｘ１線の矢印とは反対の方向から見た場合の断面図である。 図２の領域Ａの拡大断面図である。 （ａ）は本発明者が検討した半導体装置の要部断面図、（ｂ）は本発明の実施の形態である半導体装置の要部断面図である。 本発明者が検討した半導体装置の要部断面図である。 （ａ），（ｂ）は最上層の半導体チップの配置を示す半導体装置の要部平面図である。 （ａ），（ｂ）は、薄い半導体チップと、これを搭載する搭載基板との断面図である。 （ａ），（ｂ）は、厚い半導体チップと、これを搭載する搭載基板との断面図である。 半導体チップ２Ｃと、これを搭載する搭載基板との断面図である。 本発明の一実施の形態である半導体装置の製造工程の一例の説明図である。 図１１に続く半導体装置の製造工程の一例の説明図である。 本発明の他の実施の形態（実施形態２）である半導体装置の要部断面図である。 （ａ）はメモリ回路用の半導体チップが２個の場合の半導体装置の要部断面図、（ｂ）はメモリ回路用の半導体チップが１個の場合の半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態３）である半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態３）である半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態４）の半導体装置の平面図である。 図１７のＹ１−Ｙ１線の断面図である。 正ボンディング方式によるボンディングワイヤ形成の説明図である。 正ボンディング方式によるボンディングワイヤ形成の説明図である。 正ボンディング方式によるボンディングワイヤ形成の説明図である。
符号の説明
１Ａ，１Ｂ 半導体装置
２Ｗ 半導体ウエハ
２Ｍ１，２Ｍ２ 半導体チップ（第１半導体チップ）
２Ｍ３ 半導体チップ（第２半導体チップ）
２Ｃ 半導体チップ（第２半導体チップ）
２Ｐ 半導体チップ（第１半導体チップ）
３ 配線基板（チップ搭載部材）
４ 封止体
５ａ，５ｂ ＤＡＦ（第１絶縁フィルム）
５ｃ ＤＡＦ（第２絶縁フィルム）
６ａ，６ｂ、６ｄ ボンディングワイヤ（第１ボンディングワイヤ）
６ｃ，６ｅ ボンディングワイヤ（第２ボンディングワイヤ）
７ａ，７ｂ 電極
８ バンプ電極
８ａ 電極
８ｂ バンプ部
９ａ，９ｂ，９ｃ ボンディングパッド
１５ 砥石
１６ ウエハシート
１７ ウエハリング
１８，１９ ダイシングブレード
２５ リードフレーム
２５ａ タブ
２５ｂ リード
２５ｂｉ インナーリード
２５ｂｏ アウターリード
２５ｃ タブ吊りリード
１００Ａ 半導体チップ
１００Ｂ 半導体チップ
１０１ 搭載基板
ＳＲ ソルダーレジスト

Claims (13)

  1. 厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を持つ配線基板と、
    前記配線基板の第２主面上に、接着性を有する第１絶縁フィルムを介して搭載された第１半導体チップと、
    前記第１半導体チップの電極を前記配線基板の電極に電気的に接続する正ボンディング方式の第１ボンディングワイヤと、
    前記第１半導体チップ上に、接着性を有する第２絶縁フィルムを介して搭載された第２半導体チップと、
    前記第２半導体チップの電極を前記配線基板の電極に電気的に接続する正ボンディング方式の第２ボンディングワイヤとを有し、
    前記第１半導体チップの平面寸法は、前記第２半導体チップの平面寸法よりも大きく、
    前記第２絶縁フィルムの厚さは、前記第１絶縁フィルムの厚さよりも厚いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１半導体チップにはメモリ回路が形成されており、前記第２半導体チップには論理回路が形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第２半導体チップは、前記第１半導体チップよりも厚いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第１半導体チップは、複数の同一種類の半導体チップを、前記配線基板の第２主面に交差する方向に積み重ねることで構成されていることを特徴とする半導体装置。
  5. 厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を持つ配線基板と、
    前記配線基板の第２主面上に、接着性を有する第１絶縁フィルムを介して搭載されたメモリ回路用の半導体チップと、
    前記メモリ回路用の半導体チップの電極を前記配線基板の電極に電気的に接続する正ボンディング方式の第１ボンディングワイヤと、
    前記メモリ回路用の半導体チップ上に、接着性を有する第２絶縁フィルムを介して搭載された論理回路用の半導体チップと、
    前記論理回路用の半導体チップの電極を前記配線基板の電極に電気的に接続する正ボンディング方式の第２ボンディングワイヤとを有し、
    前記メモリ回路用の半導体チップの平面寸法は、前記論理回路用の半導体チップの平面寸法よりも大きく、
    前記第２絶縁フィルムの厚さは、前記第１絶縁フィルムよりも厚いことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記論理回路用の半導体チップは、前記メモリ回路用の半導体チップよりも厚いことを特徴とする半導体装置。
  7. 請求項５記載の半導体装置において、前記メモリ回路用の半導体チップは、前記配線基板の第２主面上に複数積み重ねられていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記配線基板の第２主面上に複数積み重ねられている前記メモリ回路用の半導体チップは同一種類のメモリ回路用の半導体チップであることを特徴とする半導体装置。
  9. 請求項５記載の半導体装置において、前記論理回路用の半導体チップの電極と、前記配線基板の電極と、これらの電極同士を電気的に接続する前記第２ボンディングワイヤとは、前記メモリ回路用の半導体チップの長辺側に配置されていることを特徴とする半導体装置。
  10. 請求項５記載の半導体装置において、前記メモリ回路用の半導体チップにはＡＮＤ型のメモリ回路が形成されていることを特徴とする半導体装置。
  11. 請求項５記載の半導体装置において、前記メモリ回路用の半導体チップにはＮＡＮＤ型のメモリ回路が形成されていることを特徴とする半導体装置。
  12. 厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を持つチップ搭載部材と、
    前記チップ搭載部材の第２主面上に、接着性を有する第１絶縁フィルムを介して搭載された第１半導体チップと、
    前記第１半導体チップの電極を前記チップ搭載部材の電極に電気的に接続する正ボンディング方式の第１ボンディングワイヤと、
    前記第１半導体チップ上に、接着性を有する第２絶縁フィルムを介して搭載された第２半導体チップと、
    前記第２半導体チップの電極を前記チップ搭載部材の電極に電気的に接続する正ボンディング方式の第２ボンディングワイヤとを有し、
    前記第１半導体チップの平面寸法は、前記第２半導体チップの平面寸法よりも大きく、
    前記第２絶縁フィルムの厚さは、前記第１絶縁フィルムよりも厚いことを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記チップ搭載部材がリードフレームであり、前記チップ搭載部材の電極がリードであることを特徴とする半導体装置。
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