JP2011029492A - 電力用半導体装置 - Google Patents

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Abstract

【課題】小型で信頼性が高く、容易に製造できる電力用半導体装置を提供する。
【解決手段】電力用半導体装置１００は、第１のリード２１に形成された第１のダイパッド部２１ａ上に載置され、表面上にゲート電極が形成された電力用半導体素子５０と、第２のリード２２に形成された第２のダイパッド部２２ａ上に載置され、表面上に複数のワイヤパッドが形成された第１の制御用半導体素子３０と、この第１の制御用半導体素子３０の表面積内に絶縁性材料７４を介して載置され、表面に複数のワイヤパッドが形成された第２の制御用半導体素子４０とを備え、電力用半導体素子５０と第２の制御用半導体素子４０とを金属線９４で電気的に直接接続したものである。
【選択図】図２

Description

この発明は、電力用半導体装置に関し、特に小型化が可能な電力用半導体装置に関するものである。
近年、半導体装置の小型化が進むにつれて、実装密度を高めるために半導体素子を積層した半導体装置が次々に登場している。
例えば、特許文献１には、半導体素子を積層した半導体装置として、長方形からなる２つの半導体素子を長辺が互いに直交するように積層し、互いに他方の半導体素子の両端をオーバーハングさせたものが記載されている。この半導体装置では、ワイヤボンド時に上記オーバーハング部を治具で支えるため、一定量以上のオーバーハング量が必要とされている。
特許第３４６８２０６号公報
しかしながら、特許文献１に記載の半導体装置においては、積層した半導体素子にオーバーハング部が存在するため、積層した半導体素子と並置して第３の半導体素子やリード等を設ける場合、オーバーハング部の外側でなければ第３の半導体またはリード等をワイヤボンドで接続することができず、半導体装置を小型化することが難しいという問題があった。また、オーバーハング部を設ける必要があるため、長辺の長さを小さくできないという制約があり、モジュールの小型化に対して不向きであるという問題もある。
さらに、特許文献１に記載の半導体装置では、ワイヤボンド時にオーバーハング部を支えとして使用しているが、リードフレームの傾き、積層する半導体素子の傾きおよび回転や、ダイボンディング装置のダイボンディング位置精度、ワイヤボンディング装置の支え治具の位置精度等を考慮すると、半導体装置の製造が極めて難しいという問題もあった。
この発明は、上記のような問題を解決するためになされたもので、小型で信頼性が高く、容易に製造できる電力用半導体装置を提供するものである。
この発明における電力用半導体装置は、モールド樹脂から複数のリードが突出した電力用半導体装置であって、第１のダイパッド部が形成された第１のリードと、前記第１のリードと並置して設けられ、第２のダイパッド部が形成された第２のリードと、前記第１のダイパッド部の第１面に載置され、表面にゲート電極が形成された電力用半導体素子と、前記第２のダイパッド部の第１面に載置され、表面に複数のワイヤパッドが形成された第１の制御用半導体素子と、前記第１の制御用半導体素子の表面積内に絶縁性材料を介して載置され、表面に複数のワイヤパッドが形成された第２の制御用半導体素子と、前記電力用半導体素子と前記第２の制御用半導体素子とを電気的に直接接続する金属線とを備えたものである。
この発明によれば、積層された２つの制御用半導体素子と電力用半導体素子とを近接して設置することができるので、小型で製造の容易な電力用半導体素子を得ることができる。
この発明の実施の形態１における電力用半導体装置を示す平面図、正面図、背面図および側面図である。 図１のＩ−Ｉ線における断面図である。 この発明の実施の形態１における電力用半導体装置の要部を拡大して示す平面図である。 この発明の実施の形態１における電力用半導体装置の要部を拡大して示す平面図である。 従来の電力用半導体装置を示す平面図である。 この発明の実施の形態１における電力用半導体装置の要部を、従来の電力用半導体装置と比較して示す平面図である。 この発明の実施の形態２における電力用半導体装置を示す平面図、正面図、背面図および側面図である。 図７のＩ−Ｉ線における断面図である。 この発明の実施の形態２における電力用半導体装置の要部を拡大して示す平面図である。 この発明の実施の形態２における電力用半導体装置の要部を拡大して示す平面図である。 この発明の実施の形態２における電力用半導体装置の要部を、実施の形態１における電力用半導体装置と比較して示す平面図である。 この発明の実施の形態２における電力用半導体装置の要部を拡大して示す平面図である。
実施の形態１．
図１（ａ）〜（ｄ）は、それぞれこの発明の実施の形態１における電力用半導体装置を示す平面図、正面図、背面図および側面図であり、図２は図１のＩ−Ｉ線における断面図である。図３および図４は、この発明の実施の形態１における電力用半導体装置の要部を拡大して示す平面図である。また、図５は従来の電力用半導体装置を示す平面図であり、図６はこの発明の実施の形態１における電力用半導体装置の要部を、従来の電力用半導体装置と比較して示す平面図である。
まず、図１ないし図６を参照して、実施の形態１における電力用半導体装置の構成について説明する。
図１および図２に示す電力用半導体装置１００は、モールド樹脂１０の両側面から複数のリード２０が突出するように配置されたトランスファーモールド型のＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）で構成されており、半導体素子として、第１の制御用半導体素子であるマイコン３０、第２の制御用半導体素子であるＩＣ４０、電力用半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）５０、および還流ダイオードであるＦｗＤｉ（Ｆｌｙｗｈｅｅｌ Ｄｉｏｄｅ）６０とを有している。
複数のリード２０のうち、第１のリード２１には第１のダイパッド部２１ａが形成されており、第１のダイパッド部２１ａの第１面にはＩＧＢＴ５０とＦｗＤｉ６０とが載置されている。ＩＧＢＴ５０の裏面と第１のダイパッド部２１ａの第１面は、例えばＰｂフリーはんだ７１で接合される。また、ＦｗＤｉ６０の裏面と第１のダイパッド部２１ａの第１面も、Ｐｂフリーはんだ７１と同じ組成のＰｂフリーはんだ７２で接合される。なお、ＩＧＢＴ５０、ＦｗＤｉ６０と第１のダイパッド部２１ａとの接合は、Ｐｂフリーはんだ７１，７２に限られるものではなく、Ａｇペーストなどの導電性接着剤など導電性に優れる材料であればよいが、樹脂モールド時の耐熱性を考慮すると、耐熱性が１８０℃以上であって、ある程度以上の接着力を有するものが好ましい。また、環境に配慮すると、Ｐｂを含むはんだではない方が好ましい。
また、第２のリード２２には第２のダイパッド部２２ａが形成されており、この第２のダイパッド部２２ａの第１面にはマイコン３０が載置されている。マイコン３０の裏面と第２のダイパッド部２２ａの第１面は、例えば、接着剤７３を用いて固着される。また、マイコン３０の表面上にはＩＣ４０が載置されており、マイコン３０の表面とＩＣ４０の裏面は、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）などの絶縁性接着シート７４を介して固着される。マイコン３０とＩＣ４０とを固着する部材は、絶縁性材料であればＤＡＦでなくてもよいが、フロー性が大きい材料では固着時のフローによるはみ出しでマイコン３０の表面上に形成されたワイヤパッドが汚染されてしまい、ワイヤボンド性が低下するという問題が発生する可能性があるため、固着時のフロー性が小さいシート状のものが好ましい。
なお、ＩＣ４０はマイコン３０よりも表面積が小さい形状であり、マイコン３０の表面積内、すなわちマイコン３０に対してオーバーハング部が生じないにようにマイコン３０の表面上に積層されている。また、マイコン３０の四辺に沿ってに形成された複数のワイヤパッドと干渉しない位置に配置されている。
そして、第１のダイパッド部２１ａの第１面と対向する第２面は、放熱板であるヒートシンク８０の表面と接合されている。ヒートシンク８０は、ＡｌやＣｕ等の熱伝導率の高い材料で形成されており、ヒートシンク８０の裏面は、モールド樹脂１０から露出するように配置されている。ヒートシンク８０の表面と第１のダイパッド部２１ａの第２面とは、放熱性の高い絶縁材料７５を介して固着されている。
一般的にマイコン３０は熱に弱いため、マイコン３０がＩＧＢＴ５０の発熱による悪影響を防ぐために、第２のダイパッド部２２ａの第１面と対向する第２面は第１のダイパッド部２１ａの第１面よりもヒートシンク８０から離れた側に配置させ、第２のダイパッド部２２ａの第２面がモールド樹脂１０によって覆われるよう設ける。このように第２のダイパッド部２２ａを配置することにより、マイコン３０がＩＧＢＴ５０の発熱による影響を受けないようにできる。
また、マイコン３０と第２のリード２２、マイコン３０とＩＣ４０、ＩＣ４０と第２のリード２２、ＩＣ４０とＩＧＢＴ５０、ＩＧＢＴ５０とＦｗＤｉ６０、ＦｗＤｉ６０と第１のリード２１は、それぞれ金属線であるワイヤ９１〜９６によって電気的に接続されている。ワイヤ９１〜９６は、例えば、Ａｕを主成分とするＡｕワイヤで形成されている。
次に、図３および図４を参照して、第１のダイパッド部２１ａおよび第２のダイパッド部２２ａ周辺の構成について詳しく説明する。
図３に示すように、マイコン３０の表面およびＩＣ４０の表面には、それぞれ４辺に沿って複数のワイヤパッド３１，４１が設けられている。また、ＩＧＢＴ５０の表面にはゲート電極５１が設けられている。そして、図４に示すように、マイコン３０のワイヤパッド３１は、リード２０に設けられたワイヤ接続部２０ａとワイヤ９１によって電気的に接続されている。また、ＩＣ４０のワイヤパッド４１は、マイコン３０のワイヤパッド３１およびリード２０に設けられたワイヤ接続部２０ａとワイヤ９２，９３によってそれぞれ電気的に接続されている。さらに、ＩＧＢＴ５０のゲート電極５１は、ＩＣ４０のワイヤパッド４１の１つとワイヤ９４によって直接ワイヤ接続されている。
このように、電力用半導体装置１００のＩＣ４０をマイコン３０からはみ出さないようにマイコン３０の表面積内に設置するとともに、ＩＧＢＴ５０のゲート電極５１とＩＣ４０のワイヤパッド４１とをワイヤ９４で直接接続することにより、電力半導体装置を従来のものに比べて大幅に小型化することができる。
すなわち、従来技術のように、互いにオーバーハングするように半導体素子を積層した場合、図５に示すように、ＩＧＢＴ５０とＩＣ４０のオーバーハング部と重なる領域Ａにはワイヤボンドをすることができないため、ＩＧＢＴ５０とＩＣ４０との距離を広げる必要があったが、本実施の形態ではマイコン３０上に積層したＩＣ４０はオーバーハング部が存在しないため、ＩＧＢＴ５０をＩＣ４０を半導体素子の近傍に配置することができる。
また、従来の半導体素子は、図６（ｂ）に示すように、中継端子２４を介してＩＣ４０とＩＧＢＴ５０とを接続することが一般的であるが、本実施の形態においては、ワイヤ９４によってＩＣ４０とＩＧＢＴ５０とを直接接続しているので、図６（ａ）に示すように中継端子を省略することができ、その結果、中継端子２４の幅および中継端子２４とＩＧＢＴ５０との間隔を加えた長さΔｅだけ電力用半導体素子１００を小型化することができる。
次に、実施の形態１における電力用半導体装置１００の製造方法について説明する。
まず、チップウェハをダイシングする前のプロセスにおいて、ＩＣ４０の裏面と絶縁性接着シートであるＤＡＦ７４を熱圧着させて両者を一体にする。ＤＡＦ７４を接着した状態でウェハをダイシングしてＩＣ４０とする。そして、第２のリード２２に形成された第２のダイパッド部２２ａの第１面にマイコン３０を導電性接着剤でダイボンディングして取り付ける。ＩＣ４０はマイコン３０の表面上にＤＡＦ７４を介して熱圧着する。ＩＧＢＴ５０は、第１のリード２１に形成された第１のダイパッド部２１ａの第１面上にＰｂフリーはんだでダイボンディングして取り付けられる。
そして、マイコン３０のワイヤパッド３１とリード２０のワイヤ接続部２０ａとをワイヤ９１を用いてワイヤボンドにより電気的に接続し、ＩＣ４０のワイヤパッド４１とマイコン３０のワイヤパッド３１とを、ワイヤ９２を用いてワイヤボンドにより電気的に接続し、ＩＣ４０のワイヤパッド４１とワイヤ接続部２３ａとを、ワイヤ９３を用いてワイヤボンドにより接続し、ＩＧＢＴ５０のゲート電極５１とＩＣ４０とをワイヤ９４を用いてワイヤボンドに電気的に接続する。
次いで、第２のダイパッド６の第２面に、ヒートシンク８０を接着剤７５を介して取り付ける。さらにこれら部材を保護するために、モールド樹脂１０を用いてトランスファーモールドする。
その後、モールド樹脂１０から露出したリード２０の余分な部分、例えばタイバなどをタイバカット工程で切断し、ディッピング技術やめっき技術等によりはんだコーティングし、最後にリードフォーミングを行うことにより、本実施の形態の電力用半導体装置１００を得ることができる。
以上、本実施の形態によれば、第１の制御用半導体素子であるマイコン３０の表面積内にオーバーハング部が生じないように第２の制御用半導体素子であるＩＣ４０を配置するとともに、電力用半導体素子であるＩＧＢＴ５０と第２の制御用半導体素子であるＩＣ４０とをワイヤによって直接電気的に接続したので、小型且つ容易に製造できる電力用半導体装置を得ることができる。
実施の形態２．
図７（ａ）〜（ｄ）は、それぞれこの発明の実施の形態２における電力用半導体装置を示す平面図、正面図、背面図および側面図であり、図８は図７のＩ−Ｉ線における断面図である。また、図９ないし図１２は、この発明の実施の形態２における電力用半導体装置の要部を拡大して示す平面図である。
実施の形態１における電力用半導体装置１００では、一部のワイヤ９１はマイコン３０から、ＩＧＢＴ５０側に位置するマイコン３０の辺３０ａをまたがって第１のダイパッド部２１ａと第２のダイパッド部２２ａとの間に設けられたリード２３のワイヤ接続部２３ａに接続されており、また一部のワイヤ９２はＩＣ４０から、ＩＧＢＴ５０側に位置するＩＣ４０の辺４０ａをまたがってマイコン３０に接続されている。したがって、上記のワイヤボンド接続ではマイコン３０とＩＧＢＴ５０間に一定の距離をとってリード２３のワイヤ接続部２３ａを配置しなければならない。さらにＩＣ４０からＩＧＢＴ５０に直接接続されるワイヤ９４はワイヤ接続部２３ａをまたがるためワイヤボンドのスパンが長くなってしまう。また、ワイヤ９４のループ高さが不十分であった場合や、ワイヤ９１のループ高さが高すぎた場合などに不具合を生じさせる可能性があるので、ワイヤループ高さのコントロールを正確にしないといけないという製造の管理面でやや難しい点があった。
そこでさらなる小型化、高信頼化のために改良したものが図７および図８に示す電力用半導体装置２００である。
図９に示すように、電力用半導体装置２００は、マイコン３０のワイヤパッド３１がＩＣ４０とＩＧＢＴ５０との間を除いて設けられており、マイコン３０の表面に積層されたＩＣ４０は、ワイヤパッド３１が設置されていないマイコン３０のＩＧＢＴ５０側の辺３０ａ側に寄せて配置されている。すなわち、ＩＣ４０の中心ａがマイコン３０の中心ｂよりもＩＧＢＴ５０側に寄せられた位置になるようにＩＣ４０が配置されている。このとき、ＩＣ４０はマイコン３０の表面上からはみ出さないようにマイコン３０の表面積内に配置する。これはＩＣ４０のワイヤボンドが不安定になるためである。なお、ＩＣ４０の長辺はマイコン３０の長辺もしくは短辺と概ね平行に積層されていることが望ましい。
さらに、図１０に示すように、ＩＣ４０の四辺のうちＩＧＢＴ５０に近い辺４０ａが、マイコン３０の四辺のうちＩＧＢＴ５０側に近い辺３０ａ上に位置すること、すなわち、上記辺３０ａと辺４０ａがＩＣ４０の表面と平行な投影面上で重なるように配置することが望ましい。このように構成することにより、ＩＣ４０をＩＧＢＴ５０側に寄せた距離の長さだけワイヤ９４が短くなるため、信頼性をさらに向上させることができる。
このように、マイコン３０の四辺のうちＩＧＢＴ５０側の辺に沿ってワイヤパッド３１を配置しないように構成することによって、ワイヤ９１はマイコン３０の辺３０ａをまたがらずにマイコン３０からワイヤ接続部２０ａに接続される。さらにワイヤ９２はＩＣ４０の辺４０ａをまたがらずにＩＣ４０からマイコン３０のワイヤパッド３１に接続される。したがって、マイコン３０とＩＧＢＴ５０の間にワイヤ接続部２３ａを設ける必要が無くなり、その結果、図１１に示すように、第１および第２のダイパッド部２１ａ，２２ａが、第１のダイパッド部２１ａに平行な投影面上で互いに隣接するように構成することができ、ＩＣ３の寄せ幅分とマイコン３０とＩＧＢＴ５０の間にあるワイヤ接続部２３ａの幅を足した長さΔｄだけ、マイコン３０とＩＧＢＴ５０との距離を小さくすることが可能となる。
また、ＩＣ４０からＩＧＢＴ５０に接続するワイヤ９４は、ＩＣ４０からマイコン３０に接続するワイヤ９２に干渉することなくワイヤボンドできるため、ワイヤボンド不良が減少し、さらに高信頼性を確保できる。
ここで、ＩＧＢＴ５０とＩＣ４０を接続するワイヤ９４はワイヤボンド時に二点間の距離が長くなるため他のワイヤ９１，９２，９３よりも直径が大きいことが望ましい。これによりワイヤ９４は剛性が増すため、トランスファーモールド時のモールド樹脂の流れによる変形を防げる。また、モールド完了までに懸念される振動等による変形を防ぐことができる。これにより、さらに信頼性の高い製品を得ることができる。
以上、本実施の形態によれば、ＩＣ４０の中心ａをマイコン３０の中心ｂよりもＩＧＢＴ５０側に配置するとともに、第１および第２のダイパッド部２１ａ，２２ａが、第１のダイパッド部２１ａに平行な投影面上で互いに隣接するように構成することで、電力用半導体装置の幅を従来よりも縮小することができ、電力用半導体装置の小型化が可能となる。さらにＩＣ４０とＩＧＢＴ５０とを電気的に接続するワイヤを短くできるので、ワイヤボンド不良を減らし、高い信頼性も確保できる。
なお、実施の形態１および２において、電力用半導体装置１００，２００に用いる電力用半導体素子はＩＧＢＴではなくＭＯＳＦＥＴでもよい。また、Ａｕを主成分とするＡｕワイヤ９１〜９６はＡｌまたはＣｕあるいはこれらを主成分とする合金からなるワイヤでもよい。
また、図１２のように、ＩＣ４０の中心ａがマイコンの中心ｂよりもＩＧＢＴ５０側にあれば、マイコン３０上でＩＣ４０の配置を自由に変えてもよい。
１０ モールド樹脂、 ２０ リード、 ２１ 第１のリード、 ２１ａ 第１のダイパッド部、 ２２ 第２のリード、 ２２ａ 第２のダイパッド部、 ３０ マイコン（第１の制御用半導体素子）、 ３１ ワイヤパッド、 ４０ ＩＣ（第２の制御用半導体素子）、 ４１ ワイヤパッド、 ５０ ＩＧＢＴ（電力用半導体素子）、 ５１ ゲート電極、 ７４，７５ 絶縁性材料、 ８０ ヒートシンク（放熱板）、 ９１〜９６ ワイヤ（金属線）、 １００，２００ 電力用半導体装置。

Claims (7)

  1. モールド樹脂から複数のリードが突出した電力用半導体装置であって、
    第１のダイパッド部が形成された第１のリードと、
    前記第１のリードと並置して設けられ、第２のダイパッド部が形成された第２のリードと、
    前記第１のダイパッド部の第１面に載置され、表面にゲート電極が形成された電力用半導体素子と、
    前記第２のダイパッド部の第１面に載置され、表面に複数のワイヤパッドが形成された第１の制御用半導体素子と、
    前記第１の制御用半導体素子の表面積内に絶縁性材料を介して載置され、表面に複数のワイヤパッドが形成された第２の制御用半導体素子と、
    前記電力用半導体素子と前記第２の制御用半導体素子とを電気的に直接接続する金属線と
    を備えた電力用半導体装置。
  2. 前記第２の制御用半導体素子は、その中心が前記第１の制御用半導体素子の中心に対して、前記電力用半導体素子側にあることを特徴とする請求項１に記載の電力用半導体装置。
  3. 前記第１の制御用半導体素子のワイヤパッドは、前記電力用半導体素子と前記第２の制御用半導体素子との間を除いて設けたことを特徴とする請求項１または請求項２に記載の電力用半導体装置。
  4. 前記第１および第２のダイパッド部は、前記第１のダイパッド部に平行な投影面上で互いに隣接することを特徴とする請求項１ないし請求項３のいずれか１項に記載の電力用半導体装置。
  5. 前記金属線は、前記第１の制御用半導体素子と前記リードとを電気的に接続する金属線、前記第１の制御用半導体素子と前記第２の制御用半導体素子とを電気的に接続する金属線、および前記第２の制御用半導体素子と前記リードと電気的に接続する金属線のいずれよりも直径が大きいことを特徴とする請求項１ないし請求項４のいずれか１項に記載の電力用半導体装置。
  6. 裏面が前記モールド樹脂から露出するように設けられた放熱板をさらに備え、
    前記第１のダイパッド部の第１面と対向する第２面が絶縁性材料を介して前記放熱板の表面と接するように設けられ、
    前記第２のダイパッド部の第１面と対向する第２面が前記モールド樹脂に覆われるように設けられたことを特徴とする請求項１ないし請求項５のいずれか１項に記載の電力用半導体装置。
  7. 前記第２の制御用半導体素子の四辺のうち、前記電力用半導体素子側の辺が、前記第１の制御用半導体素子の四辺のうち前記電力用半導体素子側の辺上に位置することを特徴とする請求項２ないし請求項６のいずれか１項に記載の電力用半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182250A (ja) * 2011-02-28 2012-09-20 Sanken Electric Co Ltd 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096071A (ja) * 2005-09-29 2007-04-12 Toshiba Corp 半導体メモリカード
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
JP2008300713A (ja) * 2007-06-01 2008-12-11 Mitsubishi Electric Corp 放熱用部材の製造方法および放熱用部材を用いた半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096071A (ja) * 2005-09-29 2007-04-12 Toshiba Corp 半導体メモリカード
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
JP2008300713A (ja) * 2007-06-01 2008-12-11 Mitsubishi Electric Corp 放熱用部材の製造方法および放熱用部材を用いた半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182250A (ja) * 2011-02-28 2012-09-20 Sanken Electric Co Ltd 半導体装置

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