KR101397203B1 - 반도체 장치 - Google Patents

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다까시 기꾸찌
고오이찌 가네모또
쥬우이찌 미야자끼
도시히로 시오쯔끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는 평면 치수가 다른 복수의 반도체 칩을, 접착성을 갖는 절연 필름을 통해 적층한 상태에서 동일한 밀봉체 내에 수납하는 구성을 갖는 반도체 장치의 신뢰성을 향상시키는 것이다.
평면 치수가 다른 복수의 반도체 칩(2M1, 2M2, 2C)을, DAF(5a 내지 5c)를 통해 적층한 상태에서 동일한 밀봉체(4) 내에 수납하는 구성을 갖는 반도체 장치(1A)에 있어서, 제어 회로가 형성된 최상의 반도체 칩(2C)의 이면의 DAF(5c)의 두께를, 메모리 회로가 형성된 하층의 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b) 각각보다도 두껍게 했다. 이것에 의해, 최상의 반도체 칩(2C)과 배선 기판(3)을 접속하는 본딩 와이어가 하층의 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량을 저감할 수 있다.
반도체 칩, DAF, 배선 기판, 밀봉체, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 기술에 관한 것으로, 특히, 평면 치수가 다른 복수의 반도체 칩을 적층한 상태에서 동일한 밀봉체 내에 수납하는 구성을 갖는 반도체 장치에 적용하는 데 유효한 기술에 관한 것이다.
1개의 밀봉체 중에, 메모리 회로용 반도체 칩과, 그 동작을 제어하는 제어 회로용 반도체 칩을 수납하여 원하는 시스템을 구축하는 반도체 장치가 있다.
이 구성의 반도체 장치에 있어서는, 배선 기판 상에, 메모리 회로용 반도체 칩과, 제어 회로용 반도체 칩을 적층한 상태에서 탑재하는 것에 의해, 반도체 장치의 소형화를 도모하고 있다. 이 경우, 일반적으로, 메모리 회로용 반도체 칩은 기억 용량의 증대를 도모하는 관점으로부터 제어 회로용 반도체 칩보다 평면 치수가 크므로, 메모리 회로용 반도체 칩 상에 제어 회로용 반도체 칩을 적층하고 있다.
하층의 메모리 회로용 반도체 칩은, 다이 어태치 필름(Die Attach Film : 이하, DAF라 약칭함)을 통해 배선 기판 상에 탑재되어 있다. 이 메모리 회로용 반도체 칩의 전극은, 본딩 와이어를 통해 배선 기판의 전극에 전기적으로 접속되어 있다. 상층의 제어 회로용 반도체 칩은, DAF를 통해 메모리 회로용 반도체 칩 상 에 탑재되어 있다. 이 제어 회로용 반도체 칩의 전극은, 본딩 와이어를 통해 배선 기판의 전극에 전기적으로 접속되어 있다.
이 종류의 반도체 장치에 대해서는, 예를 들어 일본 특허 공개 제2004-146645호 공보(특허 문헌 1)에 기재가 있다. 이 특허 문헌 1의 도21 및 도22에는, 복수의 반도체 칩을, DAF를 통해 적층하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2004-146645호 공보(도21 및 도22 등)
그러나, 상기 반도체 장치에 있어서는, 이하의 과제가 있는 것을 본 발명자는 발견했다.
상층의 제어 회로용 반도체 칩의 평면 치수가, 하층의 메모리 회로용 반도체 칩의 평면 치수보다도 작기 때문에, 제어 회로용 반도체 칩의 전극과 배선 기판의 전극을 정(正) 본딩 방식(반도체 칩측을 제1 본딩점, 배선 기판측을 제2 본딩점으로 하는 방식)에 의해, 본딩 와이어를 통해 전기적으로 접합하면, 그 본딩 와이어가 하층의 메모리 회로용 반도체 칩의 상면측 주연부에 접촉해 버리는 경우가 있다. 상기 특허 문헌 1에 개시된 반도체 장치에 있어서도 단순히 DAF를 통해 반도체 칩을 적층하는 것뿐으로, 본딩 와이어의 일부가 하층의 반도체 칩의 일부와 접촉하는 문제를 회피할 수 없다.
여기서, 제어 회로용 반도체 칩을, 메모리 회로용 반도체 칩의 외주에 가능한 한 근접하여 배치하면, 상기 본딩 와이어가 메모리 회로용 반도체 칩에 접촉하는 문제점을 회피할 수 있다. 그러나, 이하의 이유에 의해 본딩 와이어의 접합 자체가 어려워진다. 제1 이유는, 예를 들어 제어 회로용 반도체 칩을 메모리 회로용 반도체 칩의 외주에 근접하면, 본딩 와이어의 루프가 높아진다. 이 원인은, 도19 내지 도21에 도시하는 바와 같이, 본딩 와이어(50)의 형성은, 반도체 칩(51C)의 전극(52)과 배선 기판(53)의 전극(54)과의 간격(DA)에 상당하는 길이(DB)의 본딩 와이어(50)를, 반도체 칩(51C)의 전극(52) 상에 캐필러리(55)로부터 인출한 후, 궤적 을 그리도록 캐필러리(55)를 배선 기판(53)의 전극(54)을 향해 움직인다. 그 후, 배선 기판(53)의 전극(54)면에서 캐필러리(55)를 활주시켜, 본딩 와이어(50)를 배선 기판(53)의 전극(54)에 접속한다. 즉, 도21에 도시하는 바와 같이, 제어 회로용 반도체 칩(51C)을 메모리 회로용 반도체 칩(51M)의 외주에 근접하면, 반도체 칩(51C)의 전극(52)과 배선 기판(53)의 전극(54)과의 거리가 가까워지기 때문에, 제1 본딩점에 있어서 인출하는 본딩 와이어(50)의 길이가 짧은 상태에서, 제2 본딩점에 내리치는 것이 되므로, 본딩 와이어(50)의 일부가 하단에 배치된 메모리 회로용 반도체 칩(51M)뿐만 아니라, 제어 회로용 반도체 칩(51C)의 상면측 주연부에도 접촉할 가능성이 높아진다. 따라서, 각 반도체 칩(51C, 51M)의 주연부와의 접촉을 피하기 위해서는, 제1 본딩점에 있어서 본딩 와이어(50)를 길게 인출하면 되지만, 이것에 수반하여, 루프가 높게 형성되어 버린다. 그리고, 그 루프의 일부가 밀봉체로부터 투과하여 보이거나, 노출된다. 제2 이유는, 예를 들어 제어 회로용 반도체 칩을 메모리 회로용 반도체 칩의 외주에 지나치게 근접하면, 본딩 와이어의 제1 접합부로부터 제2 접합부까지의 내리치는 궤적이 지나치게 급준해져 제2 접합부에서의 접합이 어려워지기 때문에, 와이어의 루프 형상이 안정되기 어려워진다. 제3 이유는, 예를 들어 제어 회로용 반도체 칩을 메모리 회로용 반도체 칩의 외주에 근접할수록, 평면에서 보았을 때의 본딩 와이어의 입사 각도가 급준한 예각이 된다. 즉, 대상으로 되는 반도체 칩의 전극이 설치된 한 변과 대략 평행한 방향으로 본딩 와이어를 형성하는 것이 되기 때문에, 인접하는 본딩 와이어의 간격이 좁아져, 본딩 와이어끼리의 단락 불량이 생기기 쉬워진다.
한편, 상기 본딩 와이어의 본딩 방식을 상기 정 본드와는 반대인 역 본딩 방식(배선 기판의 전극을 제1 본딩점, 반도체 칩의 전극을 제2 본딩점으로 하는 방식)으로 한 경우는, 본딩 와이어와 하층의 메모리 회로용 반도체 칩과의 사이의 마진을 벌 수 있기 때문에, 본딩 와이어가 메모리 회로용 반도체 칩에 접촉하는 문제점을 회피할 수 있다. 그러나, 와이어 본딩 공정 전에, 제2 접합부측(제어 회로용 반도체 칩의 전극)에 금 범프를 형성해 두어야만 하여, 반도체 장치의 조립 시간이나 조립 효율이 저하되고, 반도체 장치의 제조 비용이 증대되는 문제가 생긴다.
따라서, 본 발명의 목적은, 평면 치수가 다른 복수의 반도체 칩을, 접착성을 갖는 절연 필름을 통해 적층한 상태에서 동일한 밀봉체 내에 수납하는 구성을 갖는 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명은, 배선 기판 상에 접착성을 갖는 제1 절연 필름을 통해 탑재된 제1 반도체 칩과, 상기 제1 반도체 칩보다도 평면 치수가 작은 반도체 칩이며, 상기 제1 반도체 칩 상에 접착성을 갖는 제2 절연 필름을 통해 적층된 제2 반도체 칩을 갖고, 상기 제2 절연 필름의 두께가 상기 제1 절연 필름보다도 두껍게 형성되어 있는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
즉, 상기 제2 절연 필름의 두께가 상기 제1 절연 필름의 두께보다도 두껍게 형성되어 있는 것에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 상호 무관계인 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것은 아니고, 특정의 수 이상이라도 이하라도 좋다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적인 것이라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니라고 하는 것은 말할 것도 없다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하고, 그 반복 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다.
(제1 실시 형태)
도1은 본 제1 실시 형태의 반도체 장치의 평면도, 도2는 도1의 X1-X1선의 단면도, 도3은 도1의 X1-X1선의 단면도이며 X1-X1선의 화살표와는 반대 방향으로부터 본 경우의 단면도, 도4는 도2의 영역(A)의 확대 단면도, 도5의 (a)는 본 발명자가 검토한 반도체 장치의 주요부 단면도, 도5의 (b)는 본 제1 실시 형태의 반도체 장치의 주요부 단면도이다.
또한, 도1에서는 반도체 장치의 내부 구성을 보기 쉽게 하기 위해 밀봉체를 제거하고 있다. 또한, 도3에서는 반도체 장치의 구성을 이해하기 쉽게 하기 위해X1-X1선에 교차하지 않는 본딩 와이어도 도시하고 있다.
본 제1 실시 형태의 반도체 장치(1A)는, 메모리 회로용 반도체 칩(2M1, 2M2)과, 그 동작을 제어하는 제어 회로용 반도체 칩(2C)을 배선 기판(3)의 주면 상에 적층한 상태에서 동일한 밀봉체(4) 내에 수납하고, 전체적으로 메모리 시스템을 구축한 CSP(Chip Size Package) 구성의 반도체 장치이다. 본 실시 형태의 반도체 장치(1A)는, 예를 들어 박형화나 소형화가 요구되는 모바일 기기, 하드 디스크용의 제어 기기 또는 컨트롤러 내장형 메모리 카드에 사용된다.
각 반도체 칩(2M1, 2M2, 2C)의 접착 부재로서는, DAF(Die Attach Film)(5a 내지 5c)가 사용되고 있다. 이 접착 부재로서 페이스트재를 사용하는 경우도 있지 만, 본 제1 실시 형태에 있어서는, 이하의 이유로부터 DAF를 이용하고 있다.
제1은, 반도체 칩의 항절(抗折) 강도를 확보하는 데 있어서 형편이 좋기 때문이다. 최근에는, 반도체 칩이 점점 얇게 되어 오고 있으므로, 반도체 칩의 항절 강도를 어떻게 확보하는지가 중요한 과제가 되고 있다. DAF의 경우, 얇은 반도체 웨이퍼의 단계에서 그 이면에 부착할 수 있고, 얇은 반도체 웨이퍼의 반송 공정, 다이싱 공정 및 개개의 반도체 칩의 반송 공정(픽업) 등에 있어서 얇은 반도체 칩을 보호하는 데에 형편이 좋다.
제2는, DAF의 쪽을 절연 페이스트재보다도 얇게 할 수 있으므로, 반도체 장치(1A)의 총 두께를 얇게 하는 데에 형편이 좋기 때문이다. 최근에는, 반도체 장치는 소형 경박화가 요구되고 있으므로, 복수매의 반도체 칩을 적층하는 구성에서는 접착 부재의 두께가 얇은 쪽이 바람직하다.
제3은, DAF의 쪽이 절연 페이스트재보다도 두께의 균일성이 높으므로, 반도체 칩의 면적의 증대에 대응할 수 있기 때문이다. 페이스트재의 경우, 반도체 칩의 면적이 증대되면, 그 면내에서 두께를 균일하게 확보하는 것이 어려워 반도체 칩이 기울어 버리는 경우도 있다. 이것에 반해, DAF의 경우, 두께의 균일성이 높으므로 반도체 칩의 면적이 증대되어도 반도체 칩의 평탄성을 확보할 수 있다.
제4는, DAF의 쪽이 페이스트재보다도 저온에서 접착할 수 있기 때문이다. 페이스트재의 경우, 페이스트재를 경화시키기 위해, 반도체 칩을 배선 기판(3)에 탑재 후, 어느 정도의 열처리가 필요하기 때문에, 그 열로 배선 기판(3)이 휘어, 배선 기판(3)을 잘 반송할 수 없는 등의 문제점이 생기는 경우가 있다. 이것에 반 해, DAF의 경우에는 저온에서 접착할 수 있어, 배선 기판(3)의 휘어짐을 억제 또는 방지할 수 있으므로, 배선 기판(3)을 반송할 수 없는 등의 문제점을 회피할 수 있다.
제5는, 반도체 칩의 평면 위치 정밀도가 높기 때문이다. 페이스트재의 경우, 반도체 칩의 접착시에 반도체 칩의 평면 위치가 약간 어긋나는 경우가 있다. 이것에 반해, DAF의 경우, 반도체 칩의 접착시에 반도체 칩의 평면 위치에 어긋남이 생기지 않는다.
각 반도체 칩(2M1, 2M2, 2C)은, 각각 정 본드 방식의 본딩 와이어(이하, 간단히 와이어라고 함)(6a 내지 6c)를 통해 배선 기판(3)의 배선에 전기적으로 접속되어 있다. 정 본드 방식은, 와이어의 최초의 본딩(제1 본드)을 반도체 칩의 본딩 패드(이하, 간단히 패드라고 함)에 행하고, 와이어의 제1 본드의 다음에 행하는 본딩(제2 본드)을 배선 기판의 전극에 대해 행하는 방식이다. 정 본드 방식의 반대인 역 본드 방식의 경우, 제2 본드부측의 반도체 칩의 패드에 금 범프를 형성해 둘 필요가 있으므로 제조 공정 및 비용의 증대가 염려된다. 이것에 반해 본 제1 실시 형태에 있어서는 정 본드 방식을 채용하는 것에 의해, 반도체 칩의 패드에 금 범프를 형성하는 공정을 생략할 수 있기 때문에, 반도체 장치(1A)의 제조 공정을 저감할 수 있고, 반도체 장치(1A)의 비용을 저감할 수 있다.
이와 같은 반도체 칩(2M1, 2M2, 2C), DAF(5a 내지 5c), 와이어(6a 내지 6c)는 밀봉체(4)에 의해 덮여 밀봉되어 있다. 밀봉체(4)는, 예를 들어 에폭시계 수지에 의해 형성되어 있다.
상기 배선 기판(칩 탑재 부재)(3)은, 예를 들어 글래스 에폭시 수지를 절연 기재로 하는 프린트 배선 기판에 의해 형성된 평면 장방형의 박판으로 이루어지고, 그 두께 방향을 따라 서로 반대측에 위치하는 주면(主面)(제2 주면) 및 이면(裏面)(제1 주면)을 갖고 있다.
이 배선 기판(3)의 주면 및 이면에는 솔더 레지스트(SR)가 형성되어 있다. 솔더 레지스트(SR)는, 납땜이 불필요한 도체 패턴(배선이나 전극)에 땜납이 접촉하는 것을 방지하는 기능, 습기나 오염에 의한 도체 패턴 등의 열화 방지 기능 외에, 배선 기판(3)의 주면 및 이면을 더욱 평탄하게 하는 기능을 갖고 있다. 배선 기판(3)의 주면 및 이면을 평탄하게 하는 방법으로서는, 예를 들어 솔더 레지스트(SR)의 열경화 처리 전에 압력을 가하여 솔더 레지스트(SR)의 표면을 평탄하게 하는 방법이나 솔더 레지스트(SR)를 2번 도포하여 솔더 레지스트(SR)의 표면을 평탄하게 하는 방법이 있다.
배선 기판(3)의 주면은 상기 반도체 칩(2M1, 2M2, 2C)이 탑재되는 면이다. 이 배선 기판(3)의 주면에는 복수의 전극(7a, 7b)이 배치되어 있다. 전극(7a)은, 배선 기판(3)의 한쪽측의 짧은 변 근방에 그 짧은 변을 따라 복수 배열하여 배치되어 있다. 전극(7b)은, 배선 기판(3)의 한쪽측의 긴 변 근방에 그 긴 변을 따라 복수 배열하여 배치되어 있다.
한편, 배선 기판(3)의 이면은 반도체 장치(1A)가 탑재되는 배선 기판에 대향하는 면이다. 이 배선 기판(3)의 이면에는, 복수의 범프 전극(8)이 상기 솔더 레지스트(SR)로부터 노출된 상태에서 행렬 형상으로 배치되어 있다. 각 범프 전 극(8)은, 배선 기판(3)의 이면에 형성된 전극(8a)과, 이것에 접합된 범프부(8b)를 갖고 있다. 전극(8a)은, 예를 들어 구리에 의해 형성되어 있다. 범프부(8b)는, 예를 들어 주석(Sn)-은(Ag)-구리, 주석-은-구리-안티몬(Sb), 주석-구리 등과 같은 무연 땜납에 의해 형성되어 있다. 이 범프 전극(8)[전극(8a)]은, 배선 기판(3)의 내부 배선을 통해 상기 전극(7a, 7b)에 전기적으로 접속되어 있다.
상기 최하층의 반도체 칩(제1 반도체 칩)(2M1)은, 예를 들어 실리콘(Si) 단결정으로 이루어지는 평면 장방형의 반도체 박판에 의해 형성되어 있고, DAF(5a)에 의해 배선 기판(3)의 주면(제2 주면) 상에 접착되어 고정되어 있다.
이 반도체 칩(2M1)의 한쪽측 짧은 변 근방에는, 복수의 패드(9a)가 반도체 칩(2M1)의 짧은 변을 따라 나란히 배치되어 있다. 패드(9a)는, 예를 들어 알루미늄(Al) 또는 알루미늄 합금에 의해 형성되어 있다. 이 반도체 칩(2M1)의 복수의 패드(9a)는, 정 본드 방식의 복수의 와이어(제1 본딩 와이어)(6a)를 통해 배선 기판(3)의 전극(7a)에 전기적으로 접속되어 있다. 와이어(6a)는, 예를 들어 금(Au)에 의해 형성되어 있다.
이 반도체 칩(2M1)의 주면 상에는, 반도체 칩(제1 반도체 칩)(2M2)이 DAF(5b)에 의해 접착되어 고정되어 있다. 이 반도체 칩(2M2)은, 예를 들어 실리콘 단결정으로 이루어지는 평면 장방형의 반도체 박판에 의해 형성되어 있고, 하층의 반도체 칩(2M1)과 길이 방향 및 폭 방향을 맞춘 상태에서, 또한, 하층의 반도체 칩(2M1)의 복수의 패드(9a)가 노출되도록 반도체 칩(2M1)의 길이 방향으로 어긋난 상태에서, 하층의 반도체 칩(2M1)의 주면 상에 씌워지도록 배치되어 있다.
이 반도체 칩(2M2)의 한쪽측 짧은 변 근방에도, 복수의 패드(9b)가 반도체 칩(2M2)의 짧은 변을 따라 나란히 배치되어 있다. 이 패드(9b)도, 예를 들어 알루미늄 또는 알루미늄 합금에 의해 형성되어 있다. 이 반도체 칩(2M2)의 복수의 패드(9b)는, 정 본드 방식의 복수의 와이어(제1 본딩 와이어)(6b)를 통해 배선 기판(3)의 전극(7a)에 전기적으로 접속되어 있다. 와이어(6b)도, 예를 들어 금에 의해 형성되어 있다.
이 2매의 반도체 칩(2M1, 2M2)은 서로 동일한 치수[세로, 가로 및 두께(dm1, dm2)]로 형성되어 있고, 그 각각의 주면에는, 동일 기억 용량의 플래쉬 메모리(예를 들어 4 GB의 어시스트 게이트 AND형 플래쉬 메모리)가 형성되어 있다. 반도체 칩(2M1, 2M2) 각각의 두께(dm1, dm2)는, 예를 들어 80 내지 90 ㎛ 정도이다. AND형 메모리를 채용하는 것에 의해 회로의 동작 속도를 향상시킬 수 있다.
여기서, 일반적으로, 반도체 칩(2M1)을 배선 기판(3)에 고정하는 접착 부재로서는, 배선 기판(3)의 주면의 배선이나 전극에 의한 요철을 고려하여 페이스트재가 사용되고 있는 한편, 반도체 칩(2M2)을 고정하는 접착 부재로서는 DAF가 사용되고 있다. 그러나, 동일 반도체 칩(2M1, 2M2)에 있어서 접착 부재가 다르면 조립이 번잡해진다는 문제가 있다.
이것에 반해, 본 제1 실시 형태에 있어서는, 상기와 같이 배선 기판(3)의 주면의 평탄성을 솔더 레지스트(SR)에 의해 확보할 수 있으므로, 최하층의 반도체 칩(2M1)의 접착 부재로서 DAF(5a)를 사용할 수 있다. 즉, 동일 반도체 칩(2M1, 2M2)의 접착 부재로서 동일한 DAF(5a, 5b)를 이용할 수 있으므로 반도체 장치(1A) 의 조립 공정을 간단화할 수 있다. 이와 같은 DAF(5a, 5b)의 두께(df1, df2)는 동등하고, 예를 들어 10 ㎛ 정도이다.
상기 반도체 칩(2M2)의 주면 상에는, 반도체 칩(제2 반도체 칩)(2C)이 DAF(5c)에 의해 접착되어 고정되어 있다. 이 반도체 칩(2C)은, 예를 들어 실리콘 단결정으로 이루어지는 평면 장방형의 반도체 박판에 의해 형성되어 있고, 그 주면에는, 상기 반도체 칩(2M1, 2M2)의 메모리 회로의 동작을 제어하는 제어 회로가 형성되어 있다.
이 반도체 칩(2C)은, 하층의 반도체 칩(2M2)과 길이 방향 및 폭 방향을 맞춘 상태에서 반도체 칩(2M2)의 주면 내에 배치되어 있다. 이 반도체 칩(2C)의 한쪽측의 긴 변 근방에는, 복수의 패드(9c)가 반도체 칩(2C)의 긴 변을 따라 나란히 배치되어 있다. 이 패드(9c)도, 예를 들어 알루미늄 또는 알루미늄 합금에 의해 형성되어 있다. 이 반도체 칩(2C)의 복수의 패드(9c)는, 정 본드 방식의 복수의 와이어(제2 본딩 와이어)(6c)를 통해 배선 기판(3)의 전극(7b)에 전기적으로 접속되어 있다. 와이어(6c)는, 예를 들어 금에 의해 형성되어 있다.
이 최상층의 반도체 칩(2C)의 평면 치수(세로 및 가로, 면적)는, 상기한 반도체 칩(2M1, 2M2)의 각각의 평면 치수(세로 및 가로, 면적)보다도 작다. 이 때문에, 전혀 수단을 강구하지 않는 것으로 하면, 도5의 (a)의 파선으로 둘러싸는 부분으로 나타내는 바와 같이, 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 근접하여 접촉하는 문제가 생긴다. 또한, 도5의 (a)에서는 반도체 칩(2M1, 2M2, 2C)의 두께가 동등하고, 또한, 각 반도체 칩(2M1, 2M2, 2C)의 접착 부재로서 동일 DAF(5a)를 이용하고 있는 경우를 예시하고 있다.
이와 같은 문제의 대책으로서는, 와이어(6c)의 제1 본드의 높이[배선 기판(3)의 주면으로부터 그 주면에 대해 직교하는 방향을 따라 이격된 거리]를 높게 하면 된다. 따라서, 본 제1 실시 형태에 있어서는, 일반적으로 메모리 회로나 제어 회로에 관계없이 부재의 조달이나 표준화라고 하는 것을 고려하면, DAF(5a 내지 5c)의 두께를 동일하게 하는 것이 바람직하지만, 반도체 칩(2C)의 이면의 DAF(5c)의 두께(df3)를, 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)의 각각의 두께(df1, df2)보다도 두껍게 했다. DAF(5c)의 두께(df3)는, 예를 들어 25 ㎛ 정도이다.
이와 같이, DAF(5c)의 두께를 두껍게 한 것에 의해, 와이어(6c)의 제1 본드의 높이를 높게 할 수 있으므로, 그만큼, 도5의 (b)의 파선으로 둘러싸는 부분으로 나타내는 바와 같이, 와이어(6c)를 반도체 칩(2M2)의 주면 코너부로부터 이격할 수 있다. 이 때문에, 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량 포텐셜을 저감할 수 있으므로, 반도체 장치(1A)의 조립성 및 신뢰성을 향상시킬 수 있다.
또한, 이 구성에 의해 와이어(6c)의 루프가 높아지는 일도 없으므로, 와이어(6c)의 투과나 노출도 생기지 않는다. 따라서, 반도체 장치(1A)의 수율을 향상시킬 수 있다. 또한, 도5의 (b)에서는 반도체 칩(2M1, 2M2, 2C)의 두께가 동등한 경우를 예시하고 있다.
여기서, 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)를 얇게 한 것은, 예를 들어 이하의 이유로부터이다.
즉, 와이어(6c)의 제1 본드의 높이를 높게 한다는 관점에서 보면, 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)를 두껍게 해도 되는 것처럼 생각할 수 있다. 그러나, DAF(5a, 5b)를 두껍게 하면, 반도체 칩(2M2)의 주면도 높아져 버리므로, 상기한 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량 포텐셜이 증대된다. 이 때문에, 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)를 상대적으로 얇게 하고 있다.
또한, 메모리는 모바일 기기나 디지털 가전 등과 같은 전자 기기의 다기능화에 수반하여, 점점 대용량화의 경향에 있다. 이것에 대응하기 위해서는, 특히 메모리 회로용 반도체 칩을 다층으로 적층할 필요가 있다. 여기서, 현재의 상태는, 반도체 장치(1A)의 결정된 두께[밀봉체(4)의 두께] 중에서, 반도체 칩의 다층화를 실현하기 위해, 기본적으로 모든 DAF(5a 내지 5c)를 얇게 하는 방향에 있다. 이것에 반해 본 제1 실시 형태에 있어서는, 상기와 같이 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량을 저감하는 관점으로부터 반도체 칩(2C)의 이면의DAF(5c)를 두껍게 하고 있다. 따라서, 그만큼, 메모리 회로용 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)를 얇게 하도록 하고 있다.
또한, 메모리 회로용 반도체 칩을 얇게 하는 것은, 반도체 장치(1A) 중에 반도체 칩을 더욱 적층할 수 있어, 대용량화로 이어진다. 그러나, 메모리 회로용 반도체 칩(2M1, 2M2)의 두께는, 반도체 칩의 마운트 공정에서의 픽업성(조립 수율)을 확보하는 것을 고려하면 한계에 도달해 오고 있다. 따라서, 메모리 회로용 반도체 칩(2M1, 2M2)의 이면의 DAF(5a, 5b)를 얇게 하는 쪽이 좋다.
상기 최상층의 반도체 칩(2C)은, 그 주면 중심이 하층의 반도체 칩(2M2)의 주면 중심으로부터 반도체 칩(2M2)의 한쪽측 긴 변 근방으로 어긋난 상태에서 배치되어 있다. 단, 반도체 칩(2C)이 하층의 반도체 칩(2M2)의 한쪽측 긴 변에 지나치게 근접하지 않도록 고려되고 있다. 그 이유를 도6 및 도7에 의해 설명한다. 또한, 도6은 본 발명자가 검토한 반도체 장치의 주요부 단면도, 도7의 (a), 도7의 (b)는 최상층의 반도체 칩(2C)의 배치를 도시하는 반도체 장치의 주요부 평면도이다.
도6에 도시하는 바와 같이, 반도체 칩(2C)을, 반도체 칩(2M2)의 외주에 가능한 한 근접하여 배치하면, 상기 와이어(6c)가 반도체 칩(2M2)에 접촉하는 문제점을 회피할 수 있다. 그러나, 이 경우에는, 와이어(6c)의 루프가 높아져, 그 루프 부분이 밀봉체(4)로부터 투과하여 보이거나, 노출되는 문제가 있다. 또한, 와이어(6c)의 제1 본드로부터 제2 본드까지의 내리치는 궤적이 지나치게 급준해져 제2 본드에서의 접합이 어려워진다. 또한, 도7의 (a), 도7의 (b)에 도시하는 바와 같이, 반도체 칩(2C)을 반도체 칩(2M2)의 외주에 근접할수록, 복수의 와이어(6c) 중 배열 방향 양단부의 와이어(6c)는 평면에서 보았을 때에 비스듬하게 와이어 본딩되도록 되는 것이 되지만, 그 와이어(6c)의 입사 각도(θ)가 예각이 되기 때문에, 인접하는 와이어(6c)의 간격이 좁아져, 인접하는 와이어(6c)끼리의 단락 불량이 생기기 쉬워진다.
따라서, 본 제1 실시 형태에 있어서는, 반도체 칩(2C)이 하층의 반도체 칩(2M2)의 한쪽측 긴 변에 지나치게 근접하지 않도록 배치되어 있다. 이것에 의 해, 와이어(6c)의 제1 본드와 제2 본드와의 간격을 적절한 거리로 설정할 수 있으므로, 와이어(6c)의 루프 높이가 지나치게 높아지는 일도 없고, 와이어(6c)의 궤적이 지나치게 급준해지는 일도 없다. 또한, 와이어(6c)의 입사 각도(θ)가 지나치게 예각으로 되는 일도 없다. 따라서, 와이어(6c)의 안정성을 향상시킬 수 있다.
또한, 반도체 칩(2C)이 와이어(6c)를 통해 전기적으로 접속되는 전극(7b)을 배선 기판(3)의 긴 변측에 배치하고 있는 것은, 배선 기판(3)에서의 배선의 배치를 용이하게 하기 위해서이다. 또한, 와이어(6c)가 접속되는 전극(7b)을 배선 기판(3)의 짧은 변측에 배치하면, 반도체 장치(1A)의 길이 방향의 치수가 보다 길어지고, 반도체 장치(1A)의 평면 치수가 커져 버리므로 그것을 회피하기 위해서이기도 하다.
또한, 본 제1 실시 형태에 있어서는, 반도체 칩(2C)의 두께(dc)가 반도체 칩(2M1, 2M2)의 각각의 두께(dm1, dm2)보다도 두껍게 형성되어 있다. 반도체 칩(2C)의 두께(dc)는, 예를 들어 120 내지 150 ㎛ 정도이다.
반도체 칩(2C)을 두껍게 하고 있는 주된 이유는, 반도체 장치(1A)의 휘어짐 억제를 위해서이다. 즉, 반도체 장치(1A)에 있어서의 밀봉체(수지)(4)의 양이 많으면, 밀봉체(4)의 경화 수축에 의해 반도체 장치(1A)가 휘어져 버려, 반도체 장치(1A)를 실장하는 것이 곤란해지는 경우가 있다. 따라서, 본 제1 실시 형태에 있어서는, 반도체 칩(2C)을 두껍게 하도록 하고 있다. 이것에 의해, 밀봉체(4) 중에 있어서의 반도체 칩의 체적을 늘릴 수 있고, 반도체 장치(1A)의 밀봉체(수지)(4)의 양을 줄일 수 있으므로, 반도체 장치(1A)의 휘어짐을 억제할 수 있어, 반도체 장 치(1A)의 실장 불량을 저감 또는 방지할 수 있다.
휘어짐 억제만을 고려한 경우에는, 하층의 반도체 칩(2M1, 2M2)을 두껍게 하는 것도 생각할 수 있지만, 하층의 반도체 칩(2M1, 2M2)을 두껍게 하면, 반도체 칩(2M2)의 주면의 높이가 높아져, 상기한 와이어(6c)와 반도체 칩(2M2)의 주면 코너부와의 접촉 불량이 생기기 쉬워진다. 또한, 그 와이어(6c)의 접촉 불량을 회피하기 위해 와이어(6c)의 루프를 높게 하면, 와이어(6c)의 투과나 노출을 방지하는 관점으로부터 밀봉체(4)를 두껍게 해야만 하여, 반도체 장치(1A)가 두꺼워져 버린다. 또한, 상기와 같이 반도체 장치(1A)의 결정된 두께[밀봉체(4)의 두께] 중에서, 반도체 칩의 다층화를 실현하는 위해서는, 다층화가 필수로 되는 메모리 회로용 반도체 칩(2M1, 2M2)을 얇게 한 쪽이, 반도체 장치(1A)의 박형화를 실현하는 데 있어서 바람직하다.
따라서, 본 제1 실시 형태에 있어서는, 최상층의 반도체 칩(2C)의 두께를, 그 하층의 반도체 칩(2M1, 2M2)보다도 두껍게 하고 있다. 이것에 의해, 반도체 장치(1A)를 두껍게 하는 일없이, 반도체 장치(1A)의 휘어짐을 억제할 수 있다. 또한, 반도체 칩(2C)을 하층의 반도체 칩(2M1, 2M2)보다도 두껍게 한 것에 의해, 반도체 칩(2C)의 제1 본드점이 높아지므로, 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량 포텐셜을 더욱 저감할 수 있다.
여기서, 본 발명자는, 반도체 칩(2C)을 두껍게 하면, 이하의 새로운 문제가 현저해지는 것을 처음으로 발견했다.
제1 문제는, 반도체 칩(2C)의 이면에서의 칩핑이 생기기 쉬워진다는 문제이 다.
DAF가 부착된 반도체 웨이퍼를 다이싱하면, 경성인 것과 연성인 것을 동시에 절단하므로, 반도체 칩과 DAF와의 경계(반도체 칩의 이면측 코너부)에 칩핑이 생기기 쉽다. 특히 이 칩핑 불량은, 반도체 웨이퍼가 두꺼울수록 증가하는 경향이 있다. 본 발명자의 해석 결과에 따르면, 반도체 웨이퍼의 두께가 90 ㎛ 정도이면 칩핑이 그다지 생기지 않는 것에 반해, 반도체 웨이퍼의 두께가 150 ㎛ 이상이 되면 칩핑이 증가하고 있다. 이와 같은 칩핑에 의한 실리콘 부스러기가, 반도체 칩(2C)의 이면으로부터 DAF(5c)의 이면으로 돌아 들어가 부착된 상태에서, 반도체 칩(2C)을 반도체 칩(2M2)의 주면 상에 적층해 버리면, DAF(5c)의 이면의 실리콘 부스러기가 반도체 칩(2M2)의 주면을 손상해 버리는 문제가 있다.
이것에 반해 본 제1 실시 형태에 따르면, DAF(5c)를 두껍게 한 것에 의해, 반도체 칩(2C)의 이면에서 칩핑이 생겼다고 해도, 그 칩핑에 의한 실리콘 부스러기가 DAF(5c)의 이면으로 돌아 들어가는 것을 저감 또는 방지할 수 있으므로, 칩핑에 의한 실리콘 부스러기에 기인하는 반도체 칩(2M2)의 주면의 손상 불량을 저감 또는 방지할 수 있다. 본 발명자의 검토에 따르면, DAF(5c)의 두께를 20 ㎛ 이상으로 함으로써, 상기와 같은 칩핑 부스러기가 DAF(5c)의 이면으로 돌아 들어가는 것을 저감할 수 있는 것을 알 수 있다.
제2 문제는, 반도체 칩(2C)의 휘어짐을 흡수할 수 없는 것에 기인하는 문제이다. 이 문제를 도8 및 도9에 의해 설명하고, 그 해결 결과를 도10에 의해 설명한다. 또한, 도8은 얇은 반도체 칩(100A)과, 이것을 탑재하는 탑재 기판(101)과의 단면도를 도시하고 있다. 또한, 도9는 상기 반도체 칩(100A)보다도 두꺼운 반도체 칩(100B)과, 이것을 탑재하는 탑재 기판(101)과의 단면도를 도시하고 있다. 반도체 칩(100A, 100B)의 접착 부재에는, 모두 얇은 DAF(5a)가 사용되고 있다. 도10은 반도체 칩(2C)과, 이것을 탑재하는 탑재 기판(101)과의 단면도를 도시하고 있다.
도8의 (a)에 도시하는 바와 같이, 반도체 칩(100A)이 얇은 경우에는, 탑재 전의 반도체 칩(100A)에 휘어짐이 생기고 있었다고 해도, 그 강성이 낮으므로, 도8의 (b)에 도시하는 바와 같이, 탑재 후의 반도체 칩(100A)은 DAF(5a)의 접착력에 의해 탑재면을 따르는 대략 평탄한 상태에서 탑재된다.
그러나, 도9의 (a)에 도시하는 바와 같이, 반도체 칩(100B)이 두꺼워지면, 그만큼 강성이 높아져 DAF(5a)의 접착력보다 우수해지므로, 도9의 (b)에 도시하는 바와 같이, 반도체 칩(100B)이 휜 상태로 탑재되어, 반도체 칩(100B)의 외주부(파선으로 둘러싸는 영역)에 접착되고 있지 않은 간극이 생긴다. 그 결과, 반도체 장치(1A)의 조립 공정에 있어서, 상기 간극을 기점으로 하여 반도체 칩(100B)이 박리되거나, 몰드 공정에 있어서 상기 간극으로부터 몰드 수지가 반도체 칩(100B)의 이면측에 인입되어 반도체 칩(100B)이 균열되어 버린다.
이것에 반해 본 제1 실시 형태에 따르면, DAF(5c)를 두껍게 한 것에 의해, 도10에 도시하는 바와 같이, 반도체 칩(2C)의 휘어짐을 DAF(5c)에 의해 흡수할 수 있다. 이것에 의해, 반도체 칩(2C)과 탑재 기판(101)[본 제1 실시 형태에서는 반도체 칩(2M2)에 상당]과의 밀착 면적을 넓게 할 수 있어, 반도체 칩(2C)의 외주부(파선으로 둘러싸는 영역)의 간극을 저감할 수 있으므로, 반도체 칩(2C)의 박리나 균열을 저감 또는 방지할 수 있다.
본 발명자의 실험ㆍ평가 결과에 따르면, 두께 10 ㎛의 DAF를 적용하는 반도체 칩의 두께는, DAF의 두께의 10배까지가 적당하고, 그것을 초과하는 경우에는, DAF의 두께를 10 ㎛보다도 두꺼운 것을 적용하는 것이 바람직하다. 10 ㎛의 두께인 DAF를 1개의 기준으로 하고 있는 이유는, 배선 기판(3)의 주면의 평탄성에 기인한다. 배선 기판(3)의 주면의 평탄성은, 현재의 상태, 3 ㎛, 보증 범위로서는 5 ㎛로 되어 있다. 또한, DAF 두께의 제조상의 편차는 ±2 ㎛로 되어 있다. 이것으로부터, 반도체 칩을 배선 기판(3)에 고정하고, 신뢰성면에서 문제가 없는 레벨로서 생각되는 DAF 두께는, 10 ㎛ 정도가 가장 얇은 사양이라 생각된다.
다음에, 본 제1 실시 형태의 반도체 장치(1A)의 제조 방법의 일례를 도11 및 도12에 의해 설명한다.
우선, 도11에 도시하는 바와 같이, 웨이퍼 프로세스가 종료된 후의 반도체 웨이퍼(2W)의 이면을 지석(15)에 의해 연삭하고, 반도체 웨이퍼(2W)를 원하는 두께로 한다(도11의 백 그라인드 공정 200). 또한, 여기서는 1매의 반도체 웨이퍼(2W)를 도시하고 있지만, 상기 반도체 칩(2M1, 2M2)과, 상기 반도체 칩(2C)은 각각 별개의 반도체 웨이퍼로 형성된다. 또한, 반도체 웨이퍼(2W)의 이면 연삭 공정 후에, 반도체 웨이퍼(2W)의 이면에 대해 연마 처리나 에칭 처리를 실시해도 좋다.
계속해서, 반도체 웨이퍼(2W)의 이면을 웨이퍼 시트(16)의 DAF 접착면에 접착한다(도11의 웨이퍼 마운트 공정 201). 이 웨이퍼 시트(16)는, 다이싱 필름의 주면에 DAF가 접착된 DAF/다이싱 필름 일체형의 시트이다. 반도체 웨이퍼(2W)는, 그 주면을 위를 향하고, 또한, 반도체 웨이퍼(2W)의 이면을, 웨이퍼 시트(16)의 주면의 DAF에 직접 접착한 상태에서 웨이퍼 시트(16)에 탑재되어 있다.
계속해서, 웨이퍼 시트(16)의 주면에, 반도체 웨이퍼(2W)의 외주를 둘러싸는 웨이퍼 링(17)을 부착한 후, 반도체 웨이퍼(2W)를 다이싱 장치로 반송하여, 다이싱 처리를 행한다(도11의 다이싱 공정 202). 다이싱 처리는, 고속 회전하는 다이싱 블레이드(18)를 반도체 웨이퍼(2W)의 절단선(반도체 칩의 경계선)을 따라 대어 반도체 웨이퍼(2W)를 절단하고, 개개의 반도체 칩(2M1, 2M2) 또는 반도체 칩(2C)으로 분할하는 공정이다.
계속해서, 다이싱 공정 후의 반도체 웨이퍼(2W)로부터 반도체 칩(2M1)을 픽업하여 배선 기판(3)의 주면 상에 탑재한다. 이때, 반도체 칩(2M1)을, 그 이면의DAF(5a)에 의해 배선 기판(3)에 접착 고정한다. 이 단계의 배선 기판(3)은 복수의 반도체 장치의 형성 영역을 일체적으로 갖는 구성으로 되어 있다. 계속해서, 같은 반도체 웨이퍼(2W)로부터 반도체 칩(2M2)을 픽업하여 반도체 칩(2M1)의 주면 상에, 반도체 칩(2M2)을 탑재한다. 이때, 반도체 칩(2M2)을, 그 이면의 DAF(5b)에 의해 반도체 칩(2M1)에 접착 고정한다(도11의 칩 마운트 공정 203).
여기서는 반도체 칩(2M1, 2M2)이 동일 메모리이므로, 반도체 칩(2M1, 2M2)을 동일 반도체 웨이퍼(2W)로부터 픽업하고 있다. 이것에 의해, 반도체 장치의 제조 공정을 간단하게 할 수 있다. 또한, 특성이 서로 비슷한 메모리를 탑재할 수 있으므로, 반도체 장치(1A)의 성능을 향상시킬 수 있다. 또한, 반도체 칩(2M1, 2M2)을 별개의 반도체 웨이퍼로부터 픽업해도 좋다.
계속해서, 다이싱 공정 후의 반도체 웨이퍼(2W)로부터 반도체 칩(2C)을 픽업하여 반도체 칩(2M2)의 주면 상에 탑재한다. 이때, 반도체 칩(2C)을, 그 이면의DAF(5c)에 의해 반도체 칩(2M2)에 접착 고정한다(도11의 칩 마운트 공정 204).
계속해서, 도12에 도시하는 바와 같이, 배선 기판(3)상의 반도체 칩(2M1, 2M2, 2C)과 배선 기판(3)의 전극을 와이어(6a, 6b, 6c)에 의해 접속한다(도12의 와이어 본딩 공정 205).
계속해서, 와이어 본딩 공정 후의 배선 기판(3)의 주면의 복수의 반도체 장치 영역의 반도체 칩(2M1, 2M2, 2C), 와이어(6a, 6b, 6c) 등을 몰드 수지에 의해 형성된 밀봉체(4)에 의해 일괄하여 밀봉한다(도12의 몰드 공정 206).
계속해서, 배선 기판(3)을 뒤집고, 배선 기판(3)의 이면의 반도체 장치 형성 영역마다, 그 이면에 배치된 복수의 전극(8a)에, 무연 땜납에 의해 형성된 땜납 볼(8b1)을 적재한 후, 열처리(리플로우 가열 처리)를 실시하는 것에 의해 전극(8a)에 범프부(8b)를 형성한다(도12의 볼 마운트 공정 207).
계속해서, 고속 회전하는 다이싱 블레이드(19)를 배선 기판(3)의 이면으로부터 배선 기판(3)의 절단선[반도체 장치(1A)의 경계선]을 따라 대어 절단하고, 개개의 반도체 장치(1A)로 분할한다[도12의 개편(個片) 절단 공정 208].
그 후, 선별ㆍ외관 검사를 거쳐(도12의 공정 209), 반도체 장치(1A)를 제조한다.
(제2 실시 형태)
상기 제1 실시 형태에 있어서는, 고속 동작이 요구되는 전자 기기에 반도체 장치(1A)를 적용하는 것을 상정하고 있으므로 반도체 칩(2M1, 2M2)의 플래쉬 메모리가 AND형인 경우에 대해 설명했지만, 이것에 한정되는 것은 아니고, 예를 들어 NAND형인 플래쉬 메모리를 사용해도 좋다.
도13은 본 제2 실시 형태의 반도체 장치(1A)의 주요부 단면도이다. 파선은 상기 제1 실시 형태인 경우의 AND형인 플래쉬 메모리가 형성된 반도체 칩(2M1, 2M2)을 나타내고 있다. 거리(L1)는, AND형의 플래쉬 메모리가 형성된 반도체 칩(2M2)의 주면 코너부로부터 와이어(6c)까지의 거리를 나타내고 있다.
NAND형의 경우, 반도체 칩(2M1, 2M2)의 평면 치수를 AND형(파선)의 경우보다도 작게 할 수 있으므로, 반도체 칩(2M2)의 주면 코너로부터 와이어(6c)까지의 거리(L2)를 거리(L1)보다도 길게 할 수 있다. 이 때문에, 와이어(6c)가 반도체 칩(2M2)의 주면 코너부에 접촉하는 불량 포텐셜을 저감할 수 있으므로, 반도체 장치(1A)의 조립성 및 신뢰성을 향상시킬 수 있다.
(제3 실시 형태)
상기 제1, 제2 실시 형태에 있어서는, 메모리 회로용 반도체 칩이 2개 적층되어 있는 경우에 대해 설명했지만, 이것에 한정되는 것은 아니고, 예를 들어 3개 이상 적층해도 좋고, 1개만이라도 좋다.
도14의 (a), 도14의 (b)는 본 발명자가 검토한 반도체 장치의 주요부 단면도이다. 도14의 (a)는 메모리 회로용 반도체 칩(2M1, 2M2)이 2개인 경우, 도14의 (b)는 메모리 회로용 반도체 칩(2M1)이 1개인 경우를 나타내고 있다. 모두 반도체 칩(2C, 2M1, 2M2)의 이면의 DAF(5a)는 동일한 두께의 것이 사용되고 있다.
도14의 (a)의 구성에 있어서 메모리 회로용 반도체 칩을 1개로 한 경우, 제어 회로용 반도체 칩(2C)의 하측의 메모리 회로용 반도체 칩의 주면의 높이가 낮아지므로, 와이어(6c)가 반도체 칩(2C)의 하측의 메모리 회로용 반도체 칩의 주면 코너부에 접촉하는 불량은 생기지 않는 것처럼도 생각된다.
그러나, 실제로는, 반도체 장치의 총 두께는 바꾸지 않는 요구가 있는 가운데, 간단히 메모리 회로용 반도체 칩을 1개로 하면, 반도체 장치(1A) 중에 있어서의 반도체 칩의 양이 줄고, 밀봉체(4)(수지)의 양이 많아지기 때문에, 제조 공정 중의 열처리에 의한 수지의 경화 수축이나, 반도체 칩과 수지와의 열팽창 계수 차에 기인하여 반도체 장치(1A)가 휘기 쉬워져 버린다. 따라서, 현재의 상태에서는, 도14의 (b)에 도시하는 바와 같이, 배선 기판(3)의 두께를 도14의 (a)의 경우보다 두껍게 함으로써 밀봉체(4)(수지)의 양을 줄여, 반도체 장치(1A)의 휘어짐을 억제 또는 방지하도록 하고 있다.
그러나, 이 경우, 얇은 밀봉체(4)의 범위(두께 방향의 범위) 중에서 와이어(6c)를 형성해야만 하므로, 도14의 (b)에 도시하는 바와 같이, 전혀 수단을 강구하지 않으면 와이어(6c)가 메모리 회로용 반도체 칩(2M1)의 주면 코너부에 근접하여 접촉하는 불량 포텐셜이 증대한다. 따라서, 메모리 회로용 반도체 칩을 1개로 한 경우도 상기 제1 실시 형태에서 설명한 구성과 마찬가지로 하는 것이 바람직하다.
도15 및 도16은 본 제3 실시 형태의 반도체 장치(1A)의 주요부 단면도를 도시하고 있다. 메모리 회로용 반도체 칩(2M1)이 1개만으로 되어 있다. 또한, 배선 기판(3)의 두께가 상기 제1 실시 형태에서 설명한 것보다도 두껍게 되어 있다. 이것에 의해, 밀봉체(4)(수지)의 양을 줄일 수 있으므로, 반도체 장치(1A)의 휘어짐을 억제 또는 방지할 수 있다.
상층의 제어 회로용 반도체 칩(2C)의 이면의 DAF(5c)는, 하층의 메모리 회로용 반도체 칩(2M1)의 이면의 DAF(5a)보다도 두껍게 형성되어 있다. 이것에 의해, 상기 제1 실시 형태와 마찬가지로, 와이어(6c)가 반도체 칩(2M1)의 주면 코너부에 접촉하는 불량 포텐셜을 저감할 수 있다.
또한, 상층의 제어 회로용 반도체 칩(2C)의 두께가, 하층의 메모리 회로용 반도체 칩(2M1)보다도 두껍게 형성되어 있다. 이것에 의해, 상기 제1 실시 형태와 마찬가지로, 와이어(6c)가 반도체 칩(2M1)의 주면 코너부에 접촉하는 불량 포텐셜을 더욱 저감할 수 있다. 또한, 반도체 칩(2C)을 두껍게 한만큼 밀봉체(4)(수지)의 양을 줄일 수 있으므로, 반도체 장치(1A)의 휘어짐을 더욱 억제 또는 방지할 수 있다.
(제4 실시 형태)
도17은 본 제4 실시 형태의 반도체 장치의 평면도, 도18은 도17의 Y1-Y1선의 단면도이다. 또한, 도17에서는 반도체 장치의 내부 구성을 투과하여 나타내고 있다.
본 제4 실시 형태의 반도체 장치(1B)는, 논리 회로용 반도체 칩(2P)과, 메모리 회로용 반도체 칩(2M3)을 리드 프레임의 탭(다이 패드)(25a)의 주면 상에 적층한 상태에서 동일한 밀봉체(4) 내에 수납하고, 전체적으로 마이크로프로세서 시스 템을 구축한 QFP(Quad Flat Package) 구성의 반도체 장치이다.
본 제4 실시 형태에 있어서는, 칩 탑재 부재로서 리드 프레임(25)이 사용되고 있다. 리드 프레임(25)은, 예를 들어 구리 또는 42 합금 등과 같은 금속 박판으로 이루어지고, 탭(25a)과, 그 외주에 배치된 복수의 리드(25b)와, 탭(25a)의 네 코너로부터 외측을 향해 연장하는 탭 현수 리드(25c)를 갖고 있다.
또한, 리드(25b)는, 이너 리드(25bi)와, 아우터 리드(25bo)를 일체적으로 갖고 있다. 이너 리드(25bi)는 리드(25b)에 있어서 밀봉체(4)의 내부의 부분이고, 아우터 리드(25bo)는 리드(25b)에 있어서 밀봉체(4)의 외부의 부분이다.
이 탭(25a)의 주면 상에는, 반도체 칩(제1 반도체 칩)(2P)이 DAF(5a)에 의해 접착되어 고정되어 있다. 이 반도체 칩(2P)은, 예를 들어 실리콘 단결정으로 이루어지는 평면 정방 형상의 반도체 박판에 의해 형성되어 있고, 그 주면에는, 예를 들어 마이크로프로세서나 ASIC(Application Specific Integrated Circuit)와 같은 논리 회로가 형성되어 있다.
이 반도체 칩(2P)의 외주 근방에는, 그 외주를 따라 복수의 패드가 배치되어 있다. 이 패드는, 예를 들어 알루미늄 또는 알루미늄 합금에 의해 형성되어 있다. 이 반도체 칩(2P)의 복수의 패드는, 정 본드 방식의 복수의 와이어(제1 본딩 와이어)(6d)를 통해 이너 리드(25bi)에 전기적으로 접속되어 있다. 와이어(6d)는, 예를 들어 금에 의해 형성되어 있다.
상기 반도체 칩(2P)의 주면 상에는, 반도체 칩(제2 반도체 칩)(2M3)이 DAF(5c)에 의해 접착되어 고정되어 있다. 이 반도체 칩(2M3)은, 예를 들어 실리콘 단결정으로 이루어지는 평면 장방형의 반도체 박판에 의해 형성되어 있고, 그 주면에는, 예를 들어 16 MG(메가바이트)의 SDRAM(Synchronous Dynamic Random Access Memory)이 형성되어 있다.
이 반도체 칩(2M3)은 하층의 반도체 칩(2P)의 한 변 근방에 배치되어 있다. 이 반도체 칩(2M3)의 한쪽측의 긴 변[상기 반도체 칩(2P)의 한 변을 따르는 변]의 근방에는, 복수의 패드가 반도체 칩(2M3)의 긴 변을 따라 나란히 배치되어 있다. 이 패드도, 예를 들어 알루미늄 또는 알루미늄 합금에 의해 형성되어 있다. 이 반도체 칩(2M3)의 복수의 패드는, 정 본드 방식의 복수의 와이어(제2 본딩 와이어)(6e)를 통해 이너 리드(25bi)에 전기적으로 접속되어 있다. 와이어(6e)는, 예를 들어 금에 의해 형성되어 있다.
또한, 본 제4 실시 형태에 있어서도, 상층의 반도체 칩(2M3)의 평면 치수(세로 및 가로, 면적)는 하층의 반도체 칩(2P)의 평면 치수(세로 및 가로, 면적)보다도 작다. 본 제4 실시 형태의 경우에는, 상층의 반도체 칩(2M3)에 접속된 와이어(6e)가 하층의 반도체 칩(2P)의 주면 코너부에 접촉하는 일이 없다. 그러나, 그 와이어(6e)가, 하층의 반도체 칩(2P)에 접속된 와이어(6d)에 접촉해 버리는 경우가 있다.
따라서, 본 제4 실시 형태에 있어서도, 상층의 반도체 칩(2M3)의 이면의DAF(5c)의 두께를, 하층의 반도체 칩(2P)의 이면의 DAF(5a)보다도 두껍게 하고 있다. 이것에 의해, 와이어(6e)의 제1 본드의 높이를 높게 할 수 있으므로, 그만큼, 상측의 와이어(6e)를 하측의 와이어(6d)로부터 이격할 수 있다. 이 때문에, 상측 의 와이어(6e)가, 하측의 와이어(6d)에 접촉하는 불량 포텐셜을 저감할 수 있으므로, 반도체 장치(1B)의 조립성 및 신뢰성을 향상시킬 수 있다.
또한, 이 구성에 의해 와이어(6e)의 루프가 높아지는 일도 없으므로, 와이어(6e)의 투과나 노출도 생기지 않는다. 따라서, 반도체 장치(1B)의 수율을 향상시킬 수 있다.
또한, 본 제4 실시 형태에 있어서도, 상층의 반도체 칩(2M3)의 두께가 하층의 반도체 칩(2P)보다도 두껍다. 이것에 의해, 상기 제1 실시 형태와 마찬가지로, 반도체 장치(1B)를 두껍게 하는 일없이 반도체 장치(1B)의 휘어짐을 억제할 수 있다.
또한, 본 제4 실시 형태에 있어서도, 상기 제1 실시 형태와 마찬가지로, DAF(5c)를 두껍게 한 것에 의해, 반도체 칩(2M3)의 이면에서 칩핑이 생겼다고 해도, 그 칩핑에 의한 실리콘 부스러기가 DAF(5c)의 이면으로 돌아 들어가는 것을 저감 또는 방지할 수 있으므로, 실리콘 부스러기에 기인하는 반도체 칩(2P)의 주면의 손상 불량을 저감 또는 방지할 수 있다.
또한, DAF(5c)를 두껍게 한 것에 의해, 상기 제1 실시 형태와 마찬가지로, 반도체 칩(2M3)의 휘어짐을 DAF(5c)에 의해 흡수할 수 있다. 이것에 의해, 반도체 칩(2M3)을 두껍게 했다고 해도, 반도체 칩(2M3)과 반도체 칩(2P)과의 밀착 면적을 넓게 할 수 있어, 반도체 칩(2M3)의 외주부의 간극을 저감할 수 있으므로, 반도체 칩(2M3)의 박리나 균열을 저감 또는 방지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 하여 구체적으 로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어 상기 실시 형태에 있어서는, 반도체 장치의 이면에 복수의 범프 전극이 배치된 패키지 구성의 반도체 장치에 적용한 경우에 대해 설명했지만, 이것에 한정되는 것은 아니고, 예를 들어 반도체 장치의 이면에 평탄한 이면 전극이 어레이 형상으로 배치된 LGA(Land Grid Array) 패키지 구성의 반도체 장치에도 적용할 수 있다.
본 발명은 반도체 장치의 제조업에 적용할 수 있다.
도1은 본 발명의 일 실시 형태인 반도체 장치의 평면도.
도2는 도1의 X1-X1선의 단면도.
도3은 도1의 X1-X1선의 단면도로, X1-X1선의 화살표와는 반대의 방향에서 본 경우의 단면도.
도4는 도2의 영역(A)의 확대 단면도.
도5의 (a)는 본 발명자가 검토한 반도체 장치의 주요부 단면도, 도5의 (b)는 본 발명의 실시 형태인 반도체 장치의 주요부 단면도.
도6은 본 발명자가 검토한 반도체 장치의 주요부 단면도.
도7의 (a), 도7의 (b)는 최상층의 반도체 칩의 배치를 도시하는 반도체 장치의 주요부 평면도.
도8의 (a), 도8의 (b)는 얇은 반도체 칩과, 이것을 탑재하는 탑재 기판과의 단면도.
도9의 (a), 도9의 (b)는 두꺼운 반도체 칩과, 이것을 탑재하는 탑재 기판과의 단면도.
도10은 반도체 칩(2C)과, 이것을 탑재하는 탑재 기판과의 단면도.
도11은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정의 일례의 설명도.
도12는 도11에 계속되는 반도체 장치의 제조 공정의 일례의 설명도.
도13은 본 발명의 다른 실시 형태(제2 실시 형태)인 반도체 장치의 주요부 단면도.
도14의 (a)는 메모리 회로용 반도체 칩이 2개인 경우의 반도체 장치의 주요부 단면도이고, 도14의 (b)는 메모리 회로용 반도체 칩이 1개인 경우의 반도체 장치의 주요부 단면도.
도15는 본 발명의 다른 실시 형태(제3 실시 형태)인 반도체 장치의 주요부 단면도.
도16은 본 발명의 다른 실시 형태(제3 실시 형태)인 반도체 장치의 주요부 단면도.
도17은 본 발명의 다른 실시 형태(제4 실시 형태)의 반도체 장치의 평면도.
도18은 도17의 Y1-Y1선의 단면도.
도19는 정 본딩 방식에 의한 본딩 와이어 형성의 설명도.
도20은 정 본딩 방식에 의한 본딩 와이어 형성의 설명도.
도21은 정 본딩 방식에 의한 본딩 와이어 형성의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B : 반도체 장치
2W : 반도체 웨이퍼
2M1, 2M2, 2P : 반도체 칩(제1 반도체 칩)
2M3, 2C : 반도체 칩(제2 반도체 칩)
3 : 배선 기판(칩 탑재 부재)
4 : 밀봉체
5a, 5b : DAF(제1 절연 필름)
5c : DAF(제2 절연 필름)
6a, 6b, 6d : 본딩 와이어(제1 본딩 와이어)
6c, 6e : 본딩 와이어(제2 본딩 와이어)
7a, 7b : 전극
8 : 범프 전극
8a : 전극
8b : 범프부
9a, 9b, 9c : 본딩 패드
15 : 지석
16 : 웨이퍼 시트
17 : 웨이퍼 링
18, 19 : 다이싱 블레이드
25 : 리드 프레임
25a : 탭
25b : 리드
25bi : 이너 리드
25bo : 아우터 리드
25c : 탭 현수 리드
100A, 100B : 반도체 칩
101 : 탑재 기판
SR : 솔더 레지스트

Claims (22)

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  14. 표면, 상기 표면에 형성된 복수의 제1 전극, 상기 표면에 형성된 복수의 제2 전극, 및 상기 표면과는 반대측의 이면을 갖는 기재와,
    제1 주면, 상기 제1 주면에 형성된 복수의 제1 본딩 패드, 및 상기 제1 주면과는 반대측의 제1 이면을 갖고, 평면에서 보았을 때 상기 복수의 제1 및 제2 전극이 노출하고, 또한 상기 제1 이면이 상기 기재와 대향하도록, 제1 접착 부재를 통해서 상기 기재의 상기 표면 상에 탑재된 제1 반도체 칩과,
    제2 주면, 상기 제2 주면에 형성된 복수의 제2 본딩 패드, 및 상기 제2 주면과는 반대측의 제2 이면을 갖고, 평면에서 보았을 때 상기 복수의 제1 본딩 패드가 노출하고, 또한 상기 제2 이면이 상기 제1 반도체 칩과 대향하도록, 제2 접착 부재를 통해서 상기 제1 반도체 칩 상에 탑재된 제2 반도체 칩과,
    상기 제1 반도체 칩의 상기 복수의 제1 본딩 패드와 상기 기재의 상기 복수의 제1 전극을 각각 전기적으로 접속하는 복수의 제1 본딩 와이어와,
    상기 제2 반도체 칩의 상기 복수의 제2 본딩 패드와 상기 기재의 상기 복수의 제2 전극을 각각 전기적으로 접속하는 복수의 제2 본딩 와이어,
    를 포함하고,
    상기 복수의 제1 본딩 패드의 각각과 상기 제1 반도체 칩의 상기 제1 주면에 있어서의 주연부는, 상기 제2 접착 부재로부터 노출하고 있고,
    상기 복수의 제2 본딩 와이어의 각각은, 상기 제2 본딩 와이어의 일부를 상기 제2 반도체 칩에 전기적으로 접속한 후에 상기 제2 본딩 와이어의 다른 부분을 상기 기재에 전기적으로 접속하는 정 본딩 방식에 의해 형성되어 있고,
    상기 제2 반도체 칩의 평면 치수는, 상기 제1 반도체 칩의 평면 치수보다도 작고,
    상기 제2 접착 부재의 두께는, 상기 제1 접착 부재의 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 반도체 칩의 평면 형상은, 한 쌍의 제1 짧은 변과, 상기 제1 짧은 변과 교차하는 한 쌍의 제1 긴 변을 갖고,
    상기 제2 반도체 칩의 평면 형상은, 한 쌍의 제2 짧은 변과, 상기 제2 짧은 변과 교차하는 한 쌍의 제2 긴 변을 갖고,
    상기 제2 반도체 칩은, 상기 제2 반도체 칩의 상기 한 쌍의 제2 긴 변 중 한쪽의 변이, 상기 제1 반도체 칩의 상기 한 쌍의 제1 긴 변 중 한쪽의 변과 나란하도록, 상기 제2 접착 부재를 통해서 상기 제1 반도체 칩 상에 탑재되어 있고,
    상기 복수의 제2 전극은, 상기 제1 반도체 칩의 상기 한 쌍의 제1 긴 변 중 한쪽의 변을 따라 형성되어 있고,
    상기 복수의 제1 전극은, 상기 제1 반도체 칩의 상기 한 쌍의 제1 짧은 변 중 한쪽의 변을 따라 형성되어 있고,
    상기 복수의 제1 본딩 패드는, 상기 제1 반도체 칩의 상기 한 쌍의 제1 짧은 변 중 상기 한쪽의 변을 따라 형성되어 있고,
    상기 복수의 제2 본딩 패드는, 상기 제2 반도체 칩의 상기 한 쌍의 제2 긴 변 중 한쪽의 변을 따라 형성되어 있고,
    상기 복수의 제1 본딩 패드는, 상기 복수의 제1 본딩 와이어 및 상기 복수의 제2 본딩 와이어를 통해서 상기 복수의 제2 전극과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩 상에 있어서, 상기 제1 반도체 칩의 상기 한 쌍의 제1 긴 변 중 다른 쪽의 변보다도 한쪽의 변측에 가깝게 해서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 본딩 패드는, 상기 제1 반도체 칩의 상기 제1 주면에 있어서, 상기 제1 반도체 칩의 상기 한 쌍의 제1 긴 변 중 한쪽의 변측에는 형성되어 있지 않는 것을 특징으로 하는 반도체 장치.
  18. 제14항 또는 제17항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 반도체 칩에는, 메모리 회로가 형성되어 있고,
    상기 제2 반도체 칩에는, 상기 메모리 회로의 동작을 제어하는 제어 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 반도체 칩은, 상기 기재의 상기 표면 상에 복수 적층되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 반도체 칩에는, AND형의 메모리 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 제1 반도체 칩에는, NAND형의 메모리 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
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