JP2008077053A - アレイ基板及びこれを有する表示装置 - Google Patents

Abstract

【課題】アレイ基板及びこれを有する表示装置を提供する。
【解決手段】アレイ基板１１０及びこれを有する液晶表示装置５００において、ゲートラインＧＬ１〜ＧＬｎは水平走査期間中にゲートパルスを印加し、データラインＤＬ１〜ＤＬｍはフレーム単位で極性が反転しているピクセル電圧を印加する。薄膜トランジスタが水平走査期間中に前記ゲートパルスに応答してターンオンされると、画素電極は薄膜トランジスタを通じて前記ピクセル電圧が印加される。プリチャージング部は前記水平走査期間の前期間中にゲートパルスに応答してピクセル電圧の基準となる共通電圧を画素電極にプリチャージングする。
【選択図】図１

Description

本発明はアレイ基板及びこれを有する表示装置に係り、さらに詳細には、応答速度を向上させることができるアレイ基板及びこれを有する表示装置に関する。

一般的に、液晶表示装置は下部基板、下部基板と対向して形成される上部基板及び下部基板と上部基板との間に形成される液晶層からなり、映像を表示する液晶表示パネルを形成する。

液晶表示パネルには複数のゲートライン、複数のデータライン、複数のゲートラインと複数のデータラインに接続する複数の画素が形成される。液晶表示パネルには複数のゲートラインにゲート信号を順次印加するためのゲート駆動回路が薄膜工程中に形成される。

一般的に、ゲート駆動回路は複数のステージが従属的に接続されるように形成される１つのシフトレジスタからなる。すなわち、各ステージは対応するゲートラインにゲート信号を供給し、上流側に接続されているステージと下流側に接続されているステージの駆動を制御する。

しかし、液晶表示パネルが大型化されるにあたり、解像度を高くするために、ゲートラインの本数は増加される。このように、ゲートラインの本数が増加すると、１つの画素行を走査するためのアクティブ期間（水平走査期間）が減少する。その結果、液晶の充電率が減少し、これによって、表示装置の応答速度が低下する。
特開２０００−２２７７８４号公報

したがって、本発明の目的は、応答速度を向上させ、表示品質を改善するためのアレイ基板を提供することにある。

また、本発明の他の目的は、上述したアレイ基板を含む表示装置を提供することにある。

本発明に係るアレイ基板はベース基板上に形成される複数の画素からなる。前記複数の画素の各画素はゲートライン、データライン、薄膜トランジスタ、画素電極及びプリチャージング部を含む。

前記ゲートラインは第１水平走査期間中にゲートパルスを印加する。前記データラインは前記ゲートラインと電気的に絶縁し交差するように形成され、フレーム単位で極性が反転しているピクセル電圧を印加する。前記薄膜トランジスタは前記ゲートラインと前記データラインに電気的に接続し、前記第１水平走査期間中に前記ゲートパルスに応答して前記ピクセル電圧を印加する。前記画素電極は前記薄膜トランジスタに接続し、前記第１水平走査期間中に前記ピクセル電圧が印加される。前記プリチャージング部は前記第１水平走査期間の前期間である第０水平走査期間中にゲートパルスに応答して前記ピクセル電圧の基準となる共通電圧を前記画素電極にプリチャージングする。

本発明に係る表示装置は、アレイ基板、対向基板、ゲート駆動回路及びデータ駆動回路を含む。前記アレイ基板はベース基板上に形成される複数の画素からなる。前記対向基板は前記アレイ基板と対向して結合する。前記ゲート駆動回路は前記複数の画素にゲートパルスを印加する。前記データ駆動回路は前記複数の画素にフレーム単位で極性が反転しているピクセル電圧を印加する。

前記複数の画素の各画素は、ゲートライン、データライン、薄膜トランジスタ、画素電極及びプリチャージング部を含む。

前記ゲートラインは第1水平走査期間中に前記ゲートパルスを印加する。前記データラインは前記ゲートラインと電気的に絶縁し交差するように形成され、前記ピクセル電圧を印加する。前記薄膜トランジスタは前記ゲートラインと前記データラインに電気的に接続し、前記第１水平走査期間中に前記ゲートパルスに応答して前記ピクセル電圧を印加する。前記画素電極は前記薄膜トランジスタに接続し、前記第１水平走査期間中に前記ピクセル電圧が印加される。前記プリチャージング部は前記第１水平走査期間の前期間である第０水平走査期間中にゲートパルスに応答して前記ピクセル電圧の基準となる共通電圧を前記画素電極にプリチャージングする。

このようなアレイ基板及びこれを有する表示装置によると、第０水平走査期間中にゲートパルスに応答してピクセル電圧の基準となる共通電圧を画素電極にプリチャ−ジングしておき、第１水平走査期間中にゲートパルスに応答して画素電極に前記ピクセル電圧を印加することで、液晶の応答速度を向上させることができ、オーバーチャジによるゴースト現象を防止することができる。

このようなアレイ基板及びこれを有する表示装置によると、第０水平走査期間中にゲートパルスに応答してピクセル電圧の基準となる共通電圧を画素電極にプリチャージングしておき、第１水平走査期間中にゲートパルスに応答して画素電極に前記ピクセル電圧を印加する。

したがって、第１水平走査期間中に画素行を走査するアクティブ期間内に各画素のピクセル電圧が目標値に到逹する時間を短縮させることができ、それによって、液晶の応答速度を向上させることができる。

しかし、第０水平走査期間中にピクセル電圧で画素電極をプリチャージングする従来の方式では第１水平走査期間中に画素電極がオーバーチャジしてしまい、映像が表示しようとする階調より高い階調に表示されるゴースト現象が発生した。そこで、本発明ではピクセル電圧の基準となる共通電圧をプリチャージングすることによって、前記ゴースト現象の防止が可能になる。その結果、表示装置の表示品質を改善することができる。

以下、添付した図を参照して、本発明の望ましい実施形態をより詳細に説明する。

図１は本発明の第１実施形態による液晶表示装置の平面図である。

図１を参照すると、本発明の第１実施形態による液晶表示装置５００は映像を表示する液晶表示パネル１００、前記液晶表示パネル１００に隣接している印刷回路基板４００及び前記液晶表示パネル１００と前記印刷回路基板４００とを電気的に接続するテープキャリアパッケージ３００を含む。

前記液晶表示パネル１００はアレイ基板１１０、前記アレイ基板１１０と対向して形成されるカラーフィルタ基板１２０及び前記アレイ基板１１０と前記カラーフィルタ基板１２０との間に形成される液晶層（図示せず）からなる。前記アレイ基板１１０は映像を表示する表示領域ＤＡ、前記表示領域ＤＡに隣接する第１乃至第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３に区画される。

前記アレイ基板１１０の表示領域ＤＡにはマトリックス形態で複数の画素が形成される。具体的に、前記表示領域ＤＡは第１方向Ｄ１に形成される複数のゲートラインＧＬ１〜ＧＬｎ（ここで、ｎは２以上の偶数）及び前記第１方向Ｄ１と直交する第２方向Ｄ２に形成される複数のデータラインＤＬ１〜ＤＬｍによって複数の画素領域が画定される。前記カラーフィルタ基板１２０には前記複数の画素領域に対応して複数の色画素（例えば、レッド、グリーン及びブルーの色画素）が形成される。

前記第１周辺領域ＰＡ１は前記複数のゲートラインＧＬ１〜ＧＬｎの第１端部に位置する領域であり、前記第１周辺領域ＰＡ１には前記複数のゲートラインＧＬ１〜ＧＬｎにゲートパルスを順次印加する第１ゲート駆動回路２１０が形成される。前記第１ゲート駆動回路２１０は従属的に接続される複数のステージからなる１つのシフトレジスタを含む。前記各ステージの出力端子は対応するゲートラインの第１端部に接続される。したがって、前記複数のステージは順次ターンオンされると、対応するゲートラインに順次ゲートパルスを印加する。

前記第２周辺領域ＰＡ２は前記複数のゲートラインＧＬ１〜ＧＬｎの第２端部に位置する領域であり、前記第２周辺領域ＰＡ２には前記複数のゲートラインＧＬ１〜ＧＬｎに前記ゲートパルスを順次印加する第２ゲート駆動回路２２０が形成される。前記第２ゲート駆動回路２２０は従属的に接続される複数のステージからなる１つのシフトレジスタを含む。前記各ステージの出力端子は対応するゲートラインの第２端部に接続される。したがって、前記複数のステージは順次ターンオンされると、対応するゲートラインに順次ゲートパルスを印加する。

このように、各ゲートラインは両端部で前記第１及び第２ゲート駆動回路２１０、２２０にそれぞれ接続されることによって、両端部を通じてゲートパルスが印加される。したがって、前記ゲートパルスの遅延を防止することができる。

本発明の一例において、前記第１及び第２ゲート駆動回路２１０、２２０は前記アレイ基板１１０に画素を形成する薄膜工程中に前記画素と同時に形成される。このように、前記第１及び第２ゲート駆動回路２１０、２２０が前記アレイ基板１１０に集積されることによって、液晶表示装置５００において、前記第１及び第２ゲート駆動回路が内蔵していた駆動チップが除去され、その結果、液晶表示装置５００の生産性が向上し、全体的なサイズが減少する。

一方、前記第３周辺領域ＰＡ３は前記複数のデータラインＤＬ１〜ＤＬｍの一端部に位置する領域であり、前記テープキャリアパッケージ３００の第１端部が接続している。前記テープキャリアパッケージ３００の第２端部は前記印刷回路基板４００に接続している。前記テープキャリアパッケージ３００上には前記複数のデータラインＤＬ１〜ＤＬｍにピクセル電圧を供給するデータ駆動チップ３１０が実装される。したがって、前記データ駆動チップ３１０は前記印刷回路基板４００からの各種制御信号に応答して前記複数のデータラインＤＬ１〜ＤＬｍに前記ピクセル電圧を供給することができる。

また、前記印刷回路基板４００から印加された第１及び第２ゲート制御信号は前記テープキャリアパッケージ３００を通じて前記第１及び第２ゲート駆動回路２１０、２２０にそれぞれ供給される。したがって、前記第１及び第２ゲート駆動回路２１０、２２０は前記第１及び第２ゲート制御信号に応答して前記複数のゲートラインＧＬ１〜ＧＬｎに前記ゲートパルスを印加する。

図１に示したように、前記アレイ基板１１０に形成される複数の画素は前記第２方向Ｄ２の画素の長さより前記第１方向Ｄ１の画素の長さの方が長い横型ピクセル構造からなる。このような横型ピクセル構造では前記第２方向Ｄ２に順次形成される前記レッド、グリーン及びブルーの色画素Ｒ、Ｇ、Ｂにそれぞれ対応する３種類の画素で１つの色を表現する単位画素で定義される。

横型ピクセル構造は、前記第１方向Ｄ１の画素の長さより前記第２方向Ｄ２の画素の長さの方が長い縦型ピクセル構造よりもデータラインの本数が少なく、ゲートラインの本数は多い。

前記横型ピクセル構造を採用する液晶表示装置５００は、データラインの本数の減少によってデータ信号を印加するデータ駆動チップ３１０の個数が減少し、その結果、液晶表示装置５００の生産性が向上する。一方、前記ゲートラインの本数が増加するが、上述したように、前記第１及び第２ゲート駆動回路２１０、２２０が前記アレイ基板１１０上に薄膜工程中に集積されるため、ゲートラインの本数が増加しても、前記液晶表示装置５００のチップの個数は増加しない。

前記横型ピクセル構造については図２乃至図５を参照して具体的に説明する。

図２は図１に示した横型ピクセル構造を有する単位画素の回路図であり、図３は図２に示した単位画素において各走査期間中に印加されるゲートパルスによるピクセル電圧の変化を示した波形図である。

図２を参照すると、単位画素はレッド色画素Ｒに対応する第１画素Ｐｉ×ｊ、グリーン色画素Ｇに対応する第２画素Ｐ（ｉ＋１）×ｊ及びブルー色画素Ｂに対応する第３画素Ｐ（ｉ＋２）×ｊからなる。前記第１乃至第３画素Ｐｉ×ｊ、Ｐ（ｉ＋１）×ｊ、Ｐ（ｉ＋２）×ｊは横型ピクセル構造を有する。

前記第１画素Ｐｉ×ｊは、第ｉゲートラインＧＬｉ、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｉ薄膜トランジスタＴ１ｉ、第ｉプリチャージングトランジスタＴ２ｉ及び第ｉ画素電極ＰＥｉを含む。

前記第ｉ薄膜トランジスタＴ１ｉは、前記第ｉゲートラインＧＬｉと前記第ｊデータラインＤＬｊに電気的に接続する。具体的に、前記第ｉ薄膜トランジスタＴ１ｉのゲート電極は前記第ｉゲートラインＧＬｉに接続し、ソース電極は前記第ｊデータラインＤＬｊに接続し、ドレイン電極は前記第ｉ画素電極ＰＥｉに接続する。

前記第ｉプリチャ−ジングトランジスタＴ２ｉは、前記第ｉ−１ゲートラインＧＬｉ−１と前記ストレージラインＳＬに電気的に接続される。具体的に、前記第ｉプリチャージングトランジスタＴ２ｉのゲート電極は前記第ｉ−１ゲートラインＧＬｉ−１に接続され、ソース電極は前記ストレージラインＳＬに接続され、ドレイン電極は前記第ｉ画素電極ＰＥｉに接続される。

前記第２画素Ｐ（ｉ＋１）×ｊは、第ｉ＋１ゲートラインＧＬｉ＋１、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｉ＋１薄膜トランジスタＴ１（ｉ＋１）、第ｉ＋１プリチャージングトランジスタＴ２（ｉ＋１）及び第ｉ＋１画素電極ＰＥｉ＋１を含む。

前記第ｉ＋１薄膜トランジスタＴ１（ｉ＋１）は、前記第ｉ＋１ゲートラインＧＬｉ＋１、前記第ｊデータラインＤＬｊ及び第ｉ＋１画素電極ＰＥｉ＋１に電気的に接続する。前記第ｉ＋１プリチャージングトランジスタＴ２（ｉ＋１）は、前記第ｉゲートラインＧＬｉ、前記ストレージラインＳＬ及び前記第ｉ＋１画素電極ＰＥｉ＋１に接続する。

前記第３画素Ｐ（ｉ＋２）×ｊは、第ｉ＋２ゲートラインＧＬｉ＋２、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｉ＋２薄膜トランジスタＴ１（ｉ＋２）、第ｉ＋２プリチャージングトランジスタＴ２（ｉ＋２）及び第ｉ＋２画素電極ＰＥｉ＋２を含む。

前記第ｉ＋２薄膜トランジスタＴ１（ｉ＋２）は、前記第ｉ＋２ゲートラインＧＬｉ＋２、前記第ｊデータラインＤＬｊ及び第ｉ＋２画素電極ＰＥｉ＋２に電気的に接続する。前記第ｉ＋２プリチャージングトランジスタＴ２（ｉ＋２）は、前記第ｉ＋１ゲートラインＧＬｉ＋１、前記ストレージラインＳＬ及び前記第ｉ＋２画素電極ＰＥｉ＋２に接続する。

図２及び図３に示したように、第１画素Ｐｉ×ｊでは前記第ｉ−１ゲートラインＧＬｉ−１に印加された第ｉ−１ゲートパルスＧｉ−１に応答して前記第ｉ画素電極ＰＥｉに共通電圧Ｖｃｏｍをプリチャージングする。具体的に、前記第ｉ−１ゲートパルスＧｉ−１によって前記第ｉプリチャージングトランジスタＴ２ｉがターンオンされると、前記ストレージラインＳＬに印加された共通電圧Ｖｃｏｍが前記第ｉプリチャージングトランジスタＴ２ｉを経由して前記第ｉ画素電極ＰＥｉに印加される。したがって、前記第ｉ−１ゲートパルスＧｉ−１が印加される第０水平走査期間（第ｉ−１アクティブ期間Ａｉ−１）の間前記第ｉ画素電極ＰＥｉに前記共通電圧Ｖｃｏｍをプリチャージングする。

その後、第１水平走査期間（第ｉアクティブ期間Ａｉ）の間前記第ｉゲートパルスＧｉに応答して前記第ｉ薄膜トランジスタＴ１ｉがターンオンされると、前記第ｉ画素電極ＰＥｉには前記第ｊデータラインＤＬｊに印加された第ｉピクセル電圧ＶＰｉが印加される。

上述したように、前記第ｉ画素電極ＰＥｉに印加される第ｉピクセル電圧Ｖｐｉの極性が１フレーム単位で転換されるとき、基準となる共通電圧Ｖｃｏｍを前記第ｉ−１アクティブ期間Ａｉ−１の間前記第ｉ画素電極ＰＥｉに印加する。したがって、与えられた第ｉアクティブ期間Ａｉ内で前記第ｉピクセル電圧ＶＰｉが目標値に到逹する時間を短縮させることができ、それによって、液晶の応答速度を向上させることができる。

一方、前記第２画素Ｐｉ＋１×ｊの第ｉ＋１画素電極ＰＥ（ｉ＋１）では第ｉアクティブ期間Ａｉの間前記第ｉゲートパルスＧｉに応答して前記共通電圧Ｖｃｏｍをプリチャージングする。その後、第２水平走査期間（第ｉ＋１アクティブ期間Ａｉ＋１）の間前記第ｉ＋１ゲートパルスＧｉ＋１に応答して第ｉ＋１ピクセル電圧ＶＰｉ＋１が印加される。

また、前記第３画素Ｐ（ｉ＋２）×ｊの第ｉ＋２画素電極ＰＥｉ＋２では第ｉ＋１アクティブ期間Ａｉ＋１の間前記第ｉ＋１ゲートパルスＧｉ＋１に応答して前記共通電圧Ｖｃｏｍをプリチャージングする。その後、第３水平走査期間（第ｉ＋２アクティブ期間Ａｉ＋２）の間前記第ｉ＋２ゲートパルスＧｉ＋２に応答して第ｉ＋２ピクセル電圧ＶＰｉが印加される。

このように、各画素に印加されるピクセル電圧の極性がフレーム単位で反転しているとき、第１走査期間中の画素電極には、第０水平走査期間中にゲートパルスに応答して極性の基準となる共通電圧Ｖｃｏｍをプリチャージングされた状態で、目標ピクセル電圧が印加される。したがって、与えられたアクティブ期間内で前記各画素のピクセル電圧が目標値に到逹する時間を短縮させることができ、それによって、液晶の応答速度を向上させることができる。

図４は図１に示したアレイ基板の一画素に対するレイアウトであり、図５は図４に示した切断線Ｉ−Ｉ'及び切断線ＩＩ−ＩＩ’に沿って切断した断面図である。

アレイ基板１１０はベース基板１１１上に形成される複数の画素からなる。前記画素は全て同一の構造からなるため、図４及び図５では前記複数の画素のうちの１つの画素（例えば、ｉ×ｊ番目の画素）について具体的に説明する。

図４及び図５を参照すると、ベース基板１１１上には第１方向Ｄ１に伸びる第ｉ−１ゲートラインＧＬｉ−１及び第ｉゲートラインＧＬｉが形成される。ここで、ｉ×ｊ番目の画素を基準に前記第ｉゲートラインＧＬｉは第１水平走査期間中に印加するゲートラインとして定義され、前記第ｉ−１ゲートラインＧＬｉ−１は第０水平走査期間中に印加するゲートラインとして定義される。

前記ベース基板１１１上には第ｉ薄膜トランジスタＴ１ｉのゲート電極ＧＥ１及び第ｉプリチャージングトランジスタＴ２ｉのゲート電極ＧＥ２が形成される。具体的に、前記第ｉ薄膜トランジスタＴ１ｉのゲート電極ＧＥ１は前記第ｉゲートラインＧＬｉの一端に形成され、前記第ｉプリチャージングトランジスタＴ２ｉのゲート電極ＧＥ２は前記第ｉ−１ゲートラインＧＬｉ−１の一端に形成される。

前記ベース基板１１１上に形成される前記第ｉ−１ゲートラインＧＬｉ−１、第ｉゲートラインＧＬｉ、前記第ｉ薄膜トランジスタＴ１ｉのゲート電極ＧＥ１及び前記第ｉプリチャージングトランジスタＴ２ｉのゲート電極ＧＥ２はゲート絶縁膜１１２によってカバーされる。

前記ゲート絶縁膜１１２上には第２方向Ｄ２に伸びる第ｊデータラインＤＬｊ、第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３が形成される。前記第１及び第２ストレージラインＳＬ１、ＳＬ２は前記第１方向Ｄ１に伸びるように形成される。具体的に、前記第１ストレージラインＳＬ１は前記第ｉ−１ゲートラインＧＬｉ−１と隣接して形成され、前記第２ストレージラインＳＬ２は前記第ｉゲートラインＧＬｉと隣接して形成される。前記第３ストレージラインＳＬ３は前記第２方向Ｄ２に伸び、前記第１及び第２ストレージラインＳＬ１、ＳＬ２に電気的に接続するように形成される。

また、前記ゲート絶縁膜１１２上には前記第ｉ薄膜トランジスタＴ１ｉのソース及びドレイン電極ＳＥ１、ＤＥ１、前記第ｉプリチャージングトランジスタＴ２ｉのソース及びドレイン電極ＳＥ２、ＤＥ２が形成される。前記第ｉ薄膜トランジスタＴ１ｉのソース電極ＳＥ１は前記第ｊデータラインＤＬｊの一端に形成され、前記第ｉ薄膜トランジスタＴ１ｉのドレイン電極ＤＥ１は前記ゲート電極ＧＥ１の上部で前記ソース電極ＳＥ１と所定の間隔で離隔して形成される。前記第ｉプリチャージングトランジスタＴ２ｉのソース電極ＳＥ２は前記第１ストレージラインＳＬ１の一端に形成され、前記第ｉプリチャージングトランジスタＴ２ｉのドレイン電極ＤＥ２は前記ゲート電極ＧＥ２の上部で前記ソース電極ＳＥ２と所定の間隔で離隔して形成される。これによって、前記ベース基板１１１上には前記第ｉ薄膜トランジスタＴ１ｉ及び前記第ｉプリチャージングトランジスタＴ２ｉが完成される。

前記ゲート絶縁膜１１２上に形成される第ｊデータラインＤＬｊ、第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３、第ｉ薄膜トランジスタＴ１ｉ及び第ｉプリチャージングトランジスタＴ２ｉは保護膜１１３によってカバーされる。前記保護膜１１３には前記第ｉ薄膜トランジスタＴ１ｉのドレイン電極ＤＥ１を露出させる第１コンタクトホールＣ１及び前記第ｉプリチャージングトランジスタＴ２ｉのドレイン電極ＤＥ２を露出させる第２コンタクトホールＣ２が形成される。

前記保護膜１１３上には第ｉ画素電極ＰＥｉが形成される。前記第ｉ画素電極ＰＥｉは透明性導電物質からなる。また、前記第ｉ画素電極ＰＥｉは前記第１コンタクトホールＣ１を通じて前記第ｉ薄膜トランジスタＴ１ｉのドレイン電極ＤＥ１と電気的に接続し、前記第２コンタクトホールＣ２を通じて前記第ｉプリチャージングトランジスタＴ２ｉのドレイン電極ＤＥ２と電気的に接続するように形成される。

上述したように、前記第ｉプリチャージングトランジスタＴ２ｉは前記第ｉ−１ゲートラインＧＬｉ−１と第１ストレージラインＳＬ１に接続し、第０水平走査期間中に印加するゲートパルスに応答して前記第ｉ画素電極ＰＥｉに共通電圧をプリチャージングする。

本発明の一例において、横型ピクセル構造を有する画素において前記第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３は前記第ｊデータラインＤＬｊと同一層に形成される。したがって、前記第ｉプリチャージングトランジスタＴ２ｉのソース電極ＳＥ２は前記第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３のうちのいずれか１つの一端に形成されることになる。これによって、前記アレイ基板１１０に前記第ｉプリチャージングトランジスタＴ２ｉを形成する工程が容易になる。

図６は本発明の第２実施形態による液晶表示装置の平面図であり、図７は図６に示した縦型ピクセル構造を有する単位画素の回路図である。ただ、図６に示した構成要素のうち図１に示した構成要素と同一の構成要素については同一の参照番号を併記して、具体的な説明は略する。

図６を参照すると、本発明の第２実施形態による液晶表示装置５０３は映像を表示する液晶表示パネル１０３、前記液晶表示パネル１０３に隣接している印刷回路基板４００及び前記液晶表示パネル１０３と前記印刷回路基板４００とを電気的に接続するテープキャリアパッケージ３００を含む。

前記液晶表示パネル１０３はアレイ基板１１０、前記アレイ基板１１０と対向して形成されるカラーフィルタ基板１２０及び前記アレイ基板１１０と前記カラーフィルタ基板１２０との間に形成される液晶層(図示せず)からなる。前記アレイ基板１１０は映像を表示する表示領域ＤＡ、前記表示領域ＤＡに隣接する第１及び第３周辺領域ＰＡ１、ＰＡ３に区画される。

前記アレイ基板１１０の表示領域ＤＡにはマトリックス形態で複数の画素が形成される。前記第１周辺領域ＰＡ１は前記複数のゲートラインＧＬ１〜ＧＬｎの第１端部に位置する領域であり、前記第１周辺領域ＰＡ１には前記複数のゲートラインＧＬ１〜ＧＬｎにゲートパルスを順次印加するゲート駆動回路２１０が形成される。前記ゲート駆動回路２１０は従属的に接続される複数のステージからなる１つのシフトレジスタを含む。前記各ステージの出力端子は対応するゲートラインの第１端部に接続される。したがって、前記複数のステージは順次ターンオンされると、対応するゲートラインに順次ゲートパルスを印加する。

一方、前記第３周辺領域ＰＡ３は前記複数のデータラインＤＬ１〜ＤＬｍの一端部に位置する領域であり、前記テープキャリアパッケージ３００の第１端部が接続している。前記テープキャリアパッケージ３００の第２端部は前記印刷回路基板４００に接続している。前記テープキャリアパッケージ３００上には前記複数のデータラインＤＬ１〜ＤＬｍにピクセル電圧を供給するデータ駆動チップ３１０が実装される。

図６に示したように、前記アレイ基板１１０に形成される複数の画素は第１方向Ｄ１の画素の長さより第２方向Ｄ２の画素の長さの方が長い縦型ピクセル構造からなる。このような縦型ピクセル構造では前記第１方向Ｄ１に順次形成される前記レッド、グリーン及びブルー色画素Ｒ、Ｇ、Ｂにそれぞれ対応する３種類の画素で１つの色を表現する単位画素として定義される。

したがって、縦型ピクセル構造を採用する液晶表示装置５０３は図１に示した横型ピクセル構造よりもデータラインの本数が多く、一方、ゲートラインの本数は少ない。

図７を参照すると、単位画素はレッド色画素Ｒに対応する第１画素Ｐｉ×ｊ、グリーン色画素Ｇに対応する第２画素Ｐｉ×（ｊ＋１）及びブルー色画素Ｂに対応する第３画素Ｐｉ×（ｊ＋２）からなる。前記第１乃至第３画素Ｐｉ×ｊ、Ｐｉ×（ｊ＋１）、Ｐｉ×（ｊ＋２）は縦型ピクセル構造を有する。

前記第１画素Ｐｉ×ｊは、第ｉゲートラインＧＬｉ、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｊ薄膜トランジスタＴ１ｊ、第ｊプリチャージングトランジスタＴ２ｊ及び第ｊ画素電極ＰＥｊを含む。

前記第ｊ薄膜トランジスタＴ１ｊは、前記第ｉゲートラインＧＬｉと前記第ｊデータラインＤＬｊに電気的に接続する。具体的に、前記第ｊ薄膜トランジスタＴ１ｊのゲート電極は前記第ｉゲートラインＧＬｉに接続し、ソース電極は前記第ｊデータラインＤＬｊに接続され、ドレイン電極は前記第ｊ画素電極ＰＥｊに接続する。

前記第ｊプリチャージングトランジスタＴ２ｊは、前記第ｉ−１ゲートラインＧＬｉ−１と前記ストレージラインＳＬに電気的に接続される。具体的に、前記第ｊプリチャージングトランジスタＴ２ｊのゲート電極は前記第ｉ−１ゲートラインＧＬｉ−１に接続され、ソース電極は前記ストレージラインＳＬに接続され、ドレイン電極は前記第ｊ画素電極ＰＥｊに接続される。

前記第２画素Ｐｉ×（ｊ＋１）は、第ｉゲートラインＧＬｉ、第ｊ＋１データラインＤＬｊ＋１、ストレージラインＳＬ、第ｊ＋１薄膜トランジスタＴ１（ｊ＋１）、第ｊ＋１プリチャージングトランジスタＴ２（ｊ＋１）及び第ｊ＋１画素電極ＰＥｊ＋１を含む。

前記第ｊ＋１薄膜トランジスタＴ１（ｊ＋１）は、前記第ｉゲートラインＧＬｉ、前記第ｊ＋１データラインＤＬｊ＋１及び第ｊ＋１画素電極ＰＥｊ＋１に電気的に接続する。前記第ｊ＋１プリチャージングトランジスタＴ２（ｊ＋１）は、前記第ｉ−１ゲートラインＧＬｉ−１、前記ストレージラインＳＬ及び前記第ｊ＋１画素電極ＰＥｊ＋１に接続する。

前記第３画素Ｐｉ×（ｊ＋２）は、第ｉゲートラインＧＬｉ、第ｊ＋２データラインＤＬｊ＋２、ストレージラインＳＬ、第ｊ＋２薄膜トランジスタＴ１（ｊ＋２）、第ｊ＋２プリチャージングトランジスタＴ２（ｊ＋２）及び第ｊ＋２画素電極ＰＥｊ＋２を含む。

前記第ｊ＋２薄膜トランジスタＴ１（ｊ＋２）は、前記第ｉゲートラインＧＬｉ、前記第ｊ＋２データラインＤＬｊ＋２及び第ｊ＋２画素電極ＰＥｊ＋２に電気的に接続する。前記第ｊ＋２プリチャージングトランジスタＴ２（ｊ＋２）は、前記第ｉ−１ゲートラインＧＬｉ−１、前記ストレージラインＳＬ及び前記第ｊ＋２画素電極ＰＥｊ＋２に接続する。

前記第１乃至第３画素Ｐｉ×ｊ、Ｐｉ×（ｊ＋１）、Ｐｉ×（ｊ＋２）では前記第ｉ−１ゲートラインＧＬｉ−１に印加された第ｉ−１ゲートパルスＧｉ−１に応答して前記第ｊ乃至第ｊ＋１画素電極ＰＥｊ、ＰＥｊ＋１、ＰＥｊ＋２に共通電圧をプリチャージングする。具体的に、前記第ｉ−１ゲートパルスＧｉ−１によって前記第ｊ乃至第ｊ＋２プリチャージングトランジスタＴ２ｊ、Ｔ２（ｊ＋１）、Ｔ２（ｊ＋２）がターンオンされると、前記ストレージラインＳＬに印加された共通電圧が前記第ｊ乃至第ｊ＋２プリチャージングトランジスタＴ２ｊ、Ｔ２（ｊ＋１）、Ｔ２（ｊ＋２）を経由して前記第ｊ乃至第ｊ＋２画素電極ＰＥｊ、ＰＥｊ＋１、ＰＥｊ＋２にそれぞれ印加される。したがって、前記第ｉ−１ゲートパルスＧｉ−１が印加される第０水平走査期間（第ｉ−１アクティブ期間）の間前記第ｊ乃至第ｊ＋２画素電極ＰＥｊ、ＰＥｊ＋１、ＰＥｊ＋２に前記共通電圧をプリチャージングする。

その後、第１水平走査期間（第ｉアクティブ期間）の間前記第ｉゲートパルスＧｉに応答して前記第ｊ乃至第ｊ＋２薄膜トランジスタＴ１ｊ、Ｔ１（ｊ＋１）、Ｔ１（ｊ＋２）がターンオンされると、前記第ｊ乃至第ｊ＋２画素電極ＰＥｊ、ＰＥｊ＋１、ＰＥｊ＋２には前記第ｊ乃至第ｊ＋２データラインＤＬｊ、ＤＬｊ＋１、ＤＬｊ＋２に印加された第ｊ乃至第ｊ＋２ピクセル電圧がそれぞれ印加される。

上述したように、第０水平走査期間中に画素電極に共通電圧をプリチャージングすることによって、第１水平走査期間中にピクセル電圧が目標値に到逹する時間を短縮させることができる。特に、各画素に印加されるピクセル電圧の極性がフレーム単位で反転しているとき、第１走査期間中の画素電極には、第０水平走査期間中にゲートパルスに応答して極性の基準となる共通電圧をプリチャージングされた状態で、目標ピクセル電圧が印加される。したがって、与えられたアクティブ期間内で前記各画素のピクセル電圧が目標値に到逹する時間を短縮させることができ、それによって、液晶の応答速度を向上させることができる。

図８は図６に示したアレイ基板の一画素に対するレイアウトであり、図９は図８に示した切断線ＩＩＩ−ＩＩＩ’及び切断線ＩＶ−ＩＶ’に沿って切断した断面図である。

アレイ基板１１０はベース基板１１１上に形成される複数の画素からなる。前記画素は全て同一の構造からなるため、図８及び図９では前記複数の画素のうちの１つの画素（例えば、ｉ×ｊ番目の画素）について具体的に説明する。

図８及び図９を参照すると、ベース基板１１１上には第ｉ−１ゲートラインＧＬｉ−１、第ｉゲートラインＧＬｉ、第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３が形成される。ここで、ｉ×ｊ番目の画素を基準に前記第ｉゲートラインＧＬｉは第１水平走査期間中に印加するゲートラインとして定義され、前記第ｉ−１ゲートラインＧＬｉ−１は第０水平走査期間中に印加するゲートラインとして定義される。前記第ｉ−１及び第ｉゲートラインＧＬｉ−１、ＧＬｉは第１方向Ｄ１に伸びるように形成される。前記第１及び第２ストレージラインＳＬ１、ＳＬ２は第２方向Ｄ２に平行であり、前記第ｉ−１及び第ｉゲートラインＧＬｉ−１、ＧＬｉの間に形成される。前記第３ストレージラインＳＬ３は前記第１方向Ｄ１に伸び、前記第１及び第２ストレージラインＳＬ１、ＳＬ２に電気的に接続するように形成される。

前記ベース基板１１１上には第ｊ薄膜トランジスタＴ１ｊのゲート電極ＧＥ１及び第ｊプリチャージングトランジスタＴ２ｊのゲート電極ＧＥ２が形成される。具体的に、前記第ｊ薄膜トランジスタＴ１ｊのゲート電極ＧＥ１は前記第ｉゲートラインＧＬｉの一端に形成され、前記第ｊプリチャージングトランジスタＴ２ｊのゲート電極ＧＥ２は前記第ｉ−１ゲートラインＧＬｉ−１の一端に形成される。

前記ベース基板１１１上に形成される前記第ｉ−１ゲートラインＧＬｉ−１、第ｉゲートラインＧＬｉ、前記第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３、前記第ｉ薄膜トランジスタＴ１ｉのゲート電極ＧＥ１及び前記第ｉプリチャージングトランジスタＴ２ｉのゲート電極ＧＥ２はゲート絶縁膜１１２によってカバーされる。前記ゲート絶縁膜１１２には前記第１ストレージラインＳＬ１の一端部を露出させる第３コンタクトホールＣ３が形成される。

前記ゲート絶縁膜１１２上には前記第２方向Ｄ２に伸びる第ｊデータラインＤＬｊが形成される。また、前記ゲート絶縁膜１１２上には前記第ｊ薄膜トランジスタＴ１ｊのソース及びドレイン電極ＳＥ１、ＤＥ１、前記第ｊプリチャージングトランジスタＴ２ｊのソース及びドレイン電極ＳＥ２、ＤＥ２が形成される。前記第ｊ薄膜トランジスタＴ１ｊのソース電極ＳＥ１は前記第ｊデータラインＤＬｊの一端に形成され、前記第ｊ薄膜トランジスタＴ１ｊのドレイン電極ＤＥ１は前記ゲート電極ＧＥ１の上部で前記ソース電極ＳＥ１と所定の間隔で離隔して形成される。

前記第ｊプリチャージングトランジスタＴ２ｊのソース電極ＳＥ２は前記第１ストレージラインＳＬ１の一端に形成され、前記第ｊプリチャージングトランジスタＴ２ｊのドレイン電極ＤＥ２は前記ゲート電極ＧＥ２の上部で前記ソース電極ＳＥ２と所定の間隔で離隔して形成される。ここで、前記第ｊプリチャージングトランジスタＴ２ｊのソース電極ＳＥ２は前記ゲート絶縁膜１１２に形成される第３コンタクトホールＣ３を通じて前記第１ストレージラインＳＬ１に電気的に接続するように形成される。これによって、前記ベース基板１１１上には前記第ｊ薄膜トランジスタＴ１ｊ及び前記第ｊプリチャージングトランジスタＴ２ｊが完成される。

前記ゲート絶縁膜１１２上に形成される第ｊデータラインＤＬｊ、第ｊ薄膜トランジスタＴ１ｊ及び第ｊプリチャージングトランジスタＴ２ｊは保護膜１１３によってカバーされる。前記保護膜１１３には前記第ｊ薄膜トランジスタＴ１ｊのドレイン電極ＤＥ１を露出させる第１コンタクトホールＣ１及び前記第ｊプリチャージングトランジスタＴ２ｊのドレイン電極ＤＥ２を露出させる第２コンタクトホールＣ２が形成される。

前記保護膜１１３上には第ｊ画素電極ＰＥｊが形成される。前記第ｊ画素電極ＰＥｊは前記第１コンタクトホールＣ１を通じて前記第ｊ薄膜トランジスタＴ１ｊのドレイン電極ＤＥ１と電気的に接続し、前記第２コンタクトホールＣ２を通じて前記第ｊプリチャージングトランジスタＴ２ｊのドレイン電極ＤＥ２と電気的に接続するように形成される。

上述したように、前記第ｊプリチャージングトランジスタＴ２ｊは前記第ｉ−１ゲートラインＧＬｉ−１と第１ストレージラインＳＬ１に接続し、第０水平走査期間中に印加するゲートパルスに応答して前記第ｊ画素電極ＰＥｊに共通電圧をプリチャージングする。

図８及び図９は縦型ピクセル構造を有する画素において前記第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３が前記第ｉゲートラインＧＬｉと同一層に形成される構造を示した。また、前記縦型ピクセル構造を有する画素において前記第１乃至第３ストレージラインＳＬ１、ＳＬ２、ＳＬ３は前記第ｊデータラインＤＬｊと同一層に形成することもできる。

図１０は本発明の第３実施形態による液晶表示装置の平面図である。ただ、図１０に示した構成要素のうち図６に示した構成要素と同一の構成要素については同一の参照符号を併記し、具体的な説明は略する。

図１０を参照すると、本発明の第３実施形態による液晶表示装置５０５においてアレイ基板１１０は映像を表示する表示領域ＤＡ、前記表示領域ＤＡに隣接する第１乃至第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３に区画される。

前記アレイ基板１１０の表示領域ＤＡにはマトリックス形態で複数の画素が形成される。前記第１周辺領域ＰＡ１は前記複数のゲートラインＧＬ１〜ＧＬｎの第１端部に位置する領域であり、前記第１周辺領域ＰＡ１には前記複数のゲートラインＧＬ１〜ＧＬｎにゲートパルスを順次印加する第１ゲート駆動回路２１０が形成される。前記第２周辺領域ＰＡ２は前記複数のゲートラインＧＬ１〜ＧＬｎの第２端部に位置する領域であり、前記第２周辺領域ＰＡ２には前記複数のゲートラインＧＬ１〜ＧＬｎに前記ゲートパルスを順次印加する第２ゲート駆動回路２２０が形成される。

一方、前記第３周辺領域ＰＡ３は前記複数のデータラインＤＬ１〜ＤＬｍの一端部に位置する領域であり、前記テープキャリアパッケージ３００が接続し、前記テープキャリアパッケージ３００上には前記複数のデータラインＤＬ１〜ＤＬｍにピクセル電圧を供給するデータ駆動チップ３１０が実装される。

図１０に示したように、前記アレイ基板１１０に形成される複数の画素は第１方向Ｄ１の画素の長さより第２方向Ｄ２の画素の長さの方が長い縦型ピクセル構造からなる。このような縦型ピクセル構造では前記第１方向Ｄ１に順次形成される前記レッド、グリーン及びブルー色画素Ｒ、Ｇ、Ｂにそれぞれ対応する３種類の画素で１つの色を表現する単位画素として定義される。

図１０において、１つのデータラインは左／右側に形成される２つの画素と電気的に接続する。

したがって、図１０に示した液晶表示装置５０５は図６に示した液晶表示装置５０３よりデータラインの本数が１／２倍と少なく、ゲートラインの本数は２倍と多い。

図１１は図１０に示した縦型ピクセル構造を有する単位画素の回路図であり、図１２は図１１に示した各単位画素において走査期間中に印加されるゲートパルスによるピクセル電圧の変化を示した波形図である。

図１１を参照すると、単位画素はレッド色画素Ｒに対応する第１画素Ｐ_Ｌｉ×ｊ、グリーン色画素Ｇに対応する第２画素Ｐ_Ｒｉ×ｊ及びブルー色画素Ｂに対応する第３画素Ｐ_Ｌｉ×（ｊ＋１）からなる。前記第１乃至第３画素Ｐ_Ｌｉ×ｊ、Ｐ_Ｒｉ×ｊ、Ｐ_Ｌｉ×（ｊ＋１）は縦型ピクセル構造を有する。

前記第１画素Ｐ_Ｌｉ×ｊは、第ｉゲートラインＧＬｉ、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｊ左側薄膜トランジスタＴ１ｊ、第ｊ左側プリチャージングトランジスタＴ２ｊ及び第ｊ左側画素電極ＰＥｊ（Ｌ）を含む。

前記第ｊ左側薄膜トランジスタＴ１ｊは、前記第ｉゲートラインＧＬｉと前記第ｊデータラインＤＬｊに電気的に接続する。具体的に、前記第ｊ左側薄膜トランジスタＴ１ｊのゲート電極は前記第ｉゲートラインＧＬｉに接続し、ソース電極は前記第ｊデータラインＤＬｊに接続し、ドレイン電極は前記第ｊ左側画素電極ＰＥｊ（Ｌ）に接続する。

前記第ｊ左側プリチャージングトランジスタＴ２ｊは、前記第ｉ−１ゲートラインＧＬｉ−１と前記ストレージラインＳＬに電気的に接続する。具体的に、前記第ｊプリチャージングトランジスタＴ２ｊのゲート電極は前記第ｉ−１ゲートラインＧＬｉ−１に接続し、ソース電極は前記ストレージラインＳＬに接続し、ドレイン電極は前記第ｊ左側画素電極ＰＥｊ（Ｌ）に接続する。

前記第２画素Ｐ_Ｒｉ×ｊは、第ｉ＋１ゲートラインＧＬｉ＋１、第ｊデータラインＤＬｊ、ストレージラインＳＬ、第ｊ右側薄膜トランジスタＴ３ｊ、第ｊ右側プリチャージングトランジスタＴ４ｊ及び第ｊ右側画素電極ＰＥｊ（Ｒ）を含む。

前記第ｊ右側薄膜トランジスタＴ３ｊは、前記第ｉ＋１ゲートラインＧＬｉ＋１、前記第ｊデータラインＤＬｊ及び第ｊ右側画素電極ＰＥｊ（Ｒ）に電気的に接続する。前記第ｊ右側プリチャージングトランジスタＴ４ｊは、前記第ｉゲートラインＧＬｉ、前記ストレージラインＳＬ及び前記第ｊ右側画素電極ＰＥｊ（Ｒ）に接続する。

前記第３画素Ｐ_Ｌｉ×（ｊ＋１）は、第ｉゲートラインＧＬｉ、第ｊ＋１データラインＤＬｊ＋１、ストレージラインＳＬ、第ｊ＋１左側薄膜トランジスタＴ１（ｊ＋１）、第ｊ＋１左側プリチャージングトランジスタＴ２（ｊ＋１）及び第ｊ＋１左側画素電極ＰＥｊ＋１（Ｌ）を含む。

前記第ｊ＋１左側薄膜トランジスタＴ１（ｊ＋１）は、前記第ｉゲートラインＧＬｉ、前記第ｊ＋１データラインＤＬｊ＋１及び第ｊ＋１左側画素電極ＰＥｊ＋１に電気的に接続する。前記第ｊ＋１左側プリチャージングトランジスタＴ２（ｊ＋１）は、前記第ｉ−１ゲートラインＧＬｉ−１、前記ストレージラインＳＬ及び前記第ｊ＋１左側画素電極ＰＥｊ＋１（Ｌ）に接続する。

図１１及び図１２に示したように、前記第１及び第３画素Ｐ_Ｌｉ×ｊ、Ｐ_Ｌｉ×（ｊ＋１）では前記第ｉ−１ゲートラインＧＬｉ−１に印加された第ｉ−１ゲートパルスＧｉ−１に応答して前記第ｊ及び第ｊ＋１左側画素電極ＰＥｊ（Ｌ）、ＰＥｊ＋１（Ｌ）に共通電圧Ｖｃｏｍをプリチャ−ジングする。具体的に、前記第ｉ−１ゲートパルスＧｉ−１によって前記第ｊ及び第ｊ＋１左側プリチャージングトランジスタＴ２ｊ、Ｔ２（ｊ＋１）がターンオンされると、前記ストレージラインＳＬに印加された前記共通電圧Ｖｃｏｍが前記第ｊ及び第ｊ＋１左側プリチャージングトランジスタＴ２ｊ、Ｔ２（ｊ＋１）を経由して前記第ｊ及び第ｊ＋１左側画素電極ＰＥｊ（Ｌ）、ＰＥｊ＋１（Ｌ）にそれぞれ印加される。したがって、前記第ｉ−１ゲートパルスＧｉ−１が印加される第０水平走査期間（第ｉ−１アクティブ期間Ａｉ−１）の間前記第ｊ及び第ｊ＋１左側画素電極ＰＥｊ（Ｌ）、ＰＥｊ＋１（Ｌ）に前記共通電圧Ｖｃｏｍをプリチャージングする。

その後、第１水平走査期間（第ｉアクティブ期間Ａｉ）の間前記第ｉゲートパルスＧｉに応答して前記第ｊ及び第ｊ＋１左側薄膜トランジスタＴ１ｊ、Ｔ１（ｊ＋１）がターンオンされると、前記第ｊ及び第ｊ＋１左側画素電極ＰＥｊ（Ｌ）、ＰＥｊ＋１（Ｌ）には前記第ｊ及び第ｊ＋１データラインＤＬｊ、ＤＬｊ＋１に印加された第ｊ及び第ｊ＋１左側ピクセル電圧Ｖｐｊ（Ｌ）、Ｖｐｊ＋１（Ｌ）がそれぞれ印加される。

また、前記第ｉアクティブ期間Ａｉの間前記第ｉゲートパルスＧｉに応答して前記第ｊ右側プリチャージングトランジスタＴ４ｊがターンオンされて、前記第ｊ右側画素電極ＰＥｊ（Ｒ）では前記共通電圧Ｖｃｏｍをプリチャージングする。その後、第ｉ＋１アクティブ期間Ａｉ＋１の間前記第ｉ＋１ゲートパルスＧｉ＋１に応答して前記第ｊ右側薄膜トランジスタＴ３ｊがターンオンされ、同時に、前記第ｊ右側画素電極ＰＥｊ（Ｒ）には前記第ｊデータラインＤＬｊに印加された第ｊ右側ピクセル電圧Ｖｐｊ（Ｒ）が印加される。

結果的に、１つの画素行がターンオンされる時間を単位水平走査期間と定義すると、１つの画素行において奇数番目の画素行は単位水平走査期間のうち前半の半分の時間に印加される第ｉゲートパルスＧｉに応答してターンオンされ、偶数番目の画素行は前記単位水平走査期間のうち後半の半分の時間に印加される第ｉ＋１ゲートパルスＧｉ＋１に応答してターンオンされる。また、前記奇数番目の画素行は前記単位水平走査期間の前期間に印加される第ｉ−１ゲートパルスＧｉ−１に応答して前記共通電圧Ｖｃｏｍがプリチャージングされ、前記偶数番目の画素行は前記第ｉゲートパルスＧｉに応答して前記共通電圧Ｖｃｏｍがプリチャージングされる。

上述したように、第０水平走査期間中に画素電極に前記共通電圧Ｖｃｏｍをプリチャージングすることによって、第１水平走査期間中にピクセル電圧が目標値に到逹する時間を短縮させることができる。特に、各画素に印加されるピクセル電圧の極性がフレーム単位で反転しているとき、第１走査期間中の画素電極には、第０水平走査期間中にゲートパルスに応答して極性の基準となる共通電圧をプリチャージングされた状態で、目標ピクセル電圧が印加される。したがって、与えられたアクティブ期間内で前記各画素のピクセル電圧が目標値に到逹する時間を短縮させることができ、それによって、液晶の応答速度を向上させることができる。

図１乃至図１２ではゲート駆動回路がアレイ基板１１０上に形成される構造のみを示した。しかし、前記ゲート駆動回路はチップ形態でも可能で、前記アレイ基板１１０上にチップオンガラス方式で実装する方法、テープキャリアパッケージ上に実装する方法でも形成することができる。

図示しないが、共通電圧を画素電極にプリチャージングさせる本発明のこのような方式は光視野角特性を有するＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード及びＳ−ＰＶＡ（ＳｕＰＥｒ−Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード液晶表示装置にも適用可能である。

特に、Ｓ−ＰＶＡモード液晶表示装置は２つのサブ画素からなる画素を形成し、画素に互いに異なるグレイを有するドメインを形成するために２つのサブ画素は互いに異なるサブ電圧が印加されるメイン及びサブ画素電極をそれぞれ形成する。このとき、液晶表示装置を眺める人の目は２つのサブ電圧の中間値を認識するため、中間階調以下でガンマカーブが歪んで、側面視野角が低下することを防止する。これによって、液晶表示装置の側面視認性を改善することができる。

上記したＳ−ＰＶＡモード液晶表示装置は、駆動方式によってＣＣ（Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）タイプとＴＴ（Ｔｗｏ Ｔｒａｎｓｉｓｔｏｒ）タイプに区別される。ＣＣタイプはメイン画素電極とサブ画素電極との間にカップリングキャパシタを追加してサブ画素電極に印加されるデータ電圧を電圧降下させて、メインピクセル電圧より低い電圧をサブピクセル電圧として印加する駆動方式である。一方、ＴＴタイプは、互いに時間差を置いてターンオンされる２つのトランジスタを利用してメイン及びサブ画素電極にそれぞれ互いに異なる電圧レベルを有するメイン及びサブピクセル電圧をそれぞれ印加する駆動方式である。したがって、ＴＴタイプの場合、メイン及びサブピクセル電圧の充電時間がＣＣタイプより水平走査期間は半分の時間だけ減少する。

したがって、ＴＴタイプＳ−ＰＶＡモード液晶表示装置においてメイン及びサブ画素電極に共通電圧をプリチャージングすることによって、メイン及びサブ画素領域での液晶の充電率を向上させることができ、その結果、Ｓ−ＰＶＡモード液晶表示装置の応答速度を向上させることができる。

以上、実施形態を参照して説明したが、当業者は特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができるであろう。

本発明は、アレイ基板及びこれを有する表示装置に適用することができる。

本発明の第１実施形態による液晶表示装置の平面図である。 図１に示した横型ピクセル構造を有する単位画素の回路図である。 図２に示した単位画素でゲートパルスによるピクセル電圧の変化を示した波形図である。 図１に示したアレイ基板のレイアウトである。 図４に示した切断線Ｉ−Ｉ’及び切断線ＩＩ−ＩＩ’によって切断した断面図である。 本発明の第２実施形態による液晶表示装置の平面図である。 図６に示した縦型ピクセル構造を有する単位画素の回路図である。 図６に示したアレイ基板のレイアウトである。 図８に示した切断線ＩＩＩ−ＩＩＩ'及び切断線ＩＶ−ＩＶ’によって切断した断面図である。 本発明の第３実施形態による液晶表示装置の平面図である。 図１０に示した縦型ピクセル構造を有する単位画素の回路図である。 図１１に示した単位画素でゲートパルスによるピクセル電圧の変化を示した波形図である。

符号の説明

１００，１０３，１０５ 液晶表示パネル、
１１０ アレイ基板、
２１０ 第１ゲート駆動回路、
２２０ 第２ゲート駆動回路、
３００ テープキャリアパッケージ、
３１０ データ駆動チップ、
４００ 印刷回路基板、
５００，５０３，５０５ 液晶表示装置。

Claims (24)

1. ベース基板上に形成される複数の画素からなるアレイ基板において、
   前記複数の画素の各画素は、
   第１水平走査期間中にゲートパルスを印加するゲートラインと、
   前記ゲートラインと電気的に絶縁し交差するように形成され、フレーム単位で極性が反転しているピクセル電圧を印加するデータラインと、
   前記ゲートラインと前記データラインに電気的に接続し、前記第１水平走査期間中に前記ゲートパルスに応答して前記ピクセル電圧を印加する薄膜トランジスタと、
   前記薄膜トランジスタに接続し、前記第１水平走査期間中に前記ピクセル電圧が印加される画素電極と、
   前記第１水平走査期間の前期間である第０水平走査期間中にゲートパルスに応答して前記ピクセル電圧の基準となる共通電圧を前記画素電極にプリチャージングするプリチャージング部と、
   を含むことを特徴とするアレイ基板。
2. 前記ピクセル電圧は、
   前記共通電圧を基準に正極性または負極性を有することを特徴とする請求項１に記載のアレイ基板。
3. 前記共通電圧を印加するストレージラインをさらに含むことを特徴とする請求項１に記載のアレイ基板。
4. 前記プリチャージング部は、
   前記ゲートラインと前記ストレージラインに電気的に接続し、前記第０水平走査期間中に前記ゲートパルスに応答して前記共通電圧を前記画素電極に印加するプリチャージングトランジスタを含むことを特徴とする請求項３に記載のアレイ基板。
5. 前記ストレージラインは、
   前記データラインと同一層に形成されることを特徴とする請求項４に記載のアレイ基板。
6. 前記プリチャージングトランジスタは、
   前記ゲートラインの一端に形成されるゲート電極と、
   前記ストレージラインの一端に形成されるソース電極と、
   前記画素電極に電気的に接続するように形成されるドレイン電極と、
   を含むことを特徴とする請求項５に記載のアレイ基板。
7. 前記ストレージラインは、
   前記ゲートラインと同一層に形成されることを特徴とする請求項３に記載のアレイ基板。
8. 前記各画素は、
   前記データラインが伸びる方向の前記画素の長さより前記ゲートラインが伸びる方向の前記画素の長さの方が長くなるように形成される横型ピクセル構造を有することを特徴とする請求項３に記載のアレイ基板。
9. 前記ストレージラインは、
   前記ゲートラインが伸びる方向と平行であり、前記ゲートラインに隣接し、互いに所定の間隔で離隔し、前記画素電極とオーバーラップするように形成される第１及び第２ストレージラインと、
   前記データラインと平行であり、前記第１及び第２ストレージラインに電気的に接続し、前記画素電極とオーバーラップするように形成される第３ストレージラインと、
   を含むことを特徴とする請求項８に記載のアレイ基板。
10. 前記各画素は、
    前記ゲートラインが伸びる方向の画素の長さより前記データラインが伸びる方向の画素の長さの方が長くなるように形成される縦型ピクセル構造を有することを特徴とする請求項１に記載のアレイ基板。
11. 前記ストレージラインは、
    前記データラインが伸びる方向と平行であり、互いに所定の間隔で離隔し、前記画素電極とオーバーラップするように形成される第１及び第２ストレージラインと、
    前記ゲートラインと平行であり、前記第１及び第２ストレージラインに電気的に接続し、前記画素電極とオーバーラップするように形成される第３ストレージラインと、
    を含むことを特徴とする請求項１０に記載のアレイ基板。
12. ベース基板上に形成される複数の画素からなるアレイ基板と、
    前記アレイ基板と対向して結合する対向基板と、
    前記複数の画素にゲートパルスを印加するゲート駆動回路と、
    前記複数の画素にフレーム単位で極性が反転しているピクセル電圧を印加するデータ駆動回路と、
    を含む表示装置において、
    前記複数の画素の各画素は、
    第1水平走査期間中に前記ゲートパルスを印加するゲートラインと、
    前記ゲートラインと電気的に絶縁し交差するように形成され、前記ピクセル電圧を印加するデータラインと、
    前記ゲートラインと前記データラインに電気的に接続し、前記第１水平走査期間中に前記ゲートパルスに応答して前記ピクセル電圧を印加する薄膜トランジスタと、
    前記薄膜トランジスタに接続し、前記第１水平走査期間中に前記ピクセル電圧が印加される画素電極と、
    前記第１水平走査期間の前期間である第０水平走査期間中にゲートパルスに応答して前記ピクセル電圧の基準となる共通電圧を前記画素電極にプリチャージングするプリチャージング部と、
    を含むことを特徴とする表示装置。
13. 前記共通電圧が印加されるストレージラインをさらに含むことを特徴とする請求項１２に記載の表示装置。
14. 前記プリチャージング部は、
    前記ゲートラインと前記ストレージラインに電気的に接続し、前記第０水平走査期間中に前記ゲートパルスに応答して前記共通電圧を前記画素電極に印加するプリチャージングトランジスタを含むことを特徴とする請求項１３に記載の表示装置。
15. 前記ゲート駆動回路は、
    前記アレイ基板に前記複数の画素を形成する薄膜工程中に前記アレイ基板上に形成されることを特徴とする請求項１２に記載の表示装置。
16. 前記ゲート駆動回路は、
    前記ゲートラインの第１端部に電気的に接続するように形成される第１ゲート駆動回路と、
    前記ゲートラインの第２端部に電気的に接続するように形成される第２ゲート駆動回路と、
    を含むことを特徴とする請求項１５に記載の表示装置。
17. 前記アレイ基板は、
    前記複数の画素が形成され、映像が表示される表示領域と、
    前記ゲートラインの第１端部に位置する第１周辺領域と、
    前記ゲートラインの第２端部に位置する第２周辺領域と、
    に区画され、
    前記第１ゲート駆動回路は、
    前記第１周辺領域に形成され、
    前記第２ゲート駆動回路は、
    前記第２周辺領域に形成されることを特徴とする請求項１６に記載の表示装置。
18. 前記各画素は、
    前記データラインが伸びる方向の前記画素の長さより前記ゲートラインが伸びる方向の前記画素の長さの方が長くなるように形成される横型ピクセル構造を有することを特徴とする請求項１６に記載の表示装置。
19. 前記対向基板は、
    前記データラインが伸びる方向に連続する３種類の画素にそれぞれ対応するレッド、グリーン及びブルー色画素を含み、
    前記３種類の画素は、
    １つの色情報を表示する単位画素として定義されることを特徴とする請求項１８に記載の表示装置。
20. 前記各画素は、
    前記ゲートラインが伸びる方向の前記画素の長さより前記データラインが伸びる方向の前記画素の長さの方が長くなるように形成される縦型ピクセル構造を有することを特徴とする請求項１６に記載の表示装置。
21. 前記対向基板は、
    前記ゲートラインが伸びる方向に連続する３種類の画素にそれぞれ対応するレッド、グリーン及びブルー色画素を含み、
    前記３種類の画素は、
    １つの色情報を表示する単位画素として定義されることを特徴とする請求項２０に記載の表示装置。
22. １つの画素行に形成される奇数番目の画素は、
    前記第１水平走査期間中のうち前半の半分の時間ターンオンされ、
    前記１つの画素行に形成される偶数番目の画素は、
    前記第１水平走査期間中のうち後半の半分の時間ターンオンされることを特徴とする請求項１２に記載の表示装置。
23. 前記データラインは、
    前記第１水平走査期間中のうち前半の半分の時間前記ピクセル電圧を前記奇数番目の画素に印加し、
    前記第１水平走査期間中のうち後半の半分の時間前記ピクセル電圧を前記偶数番目の画素に印加することを特徴とする請求項２２に記載の表示装置。
24. 前記ゲートラインは、
    前記第１水平走査期間中のうち前半の半分の時間前記奇数番目の画素をターンオンする第１ゲートラインと、
    前記第１水平走査期間中のうち後半の半分の時間前記偶数番目の画素をターンオンする第２ゲートラインと、
    を含むことを特徴とする請求項２２に記載の表示装置。