JP2008042185A - 電界効果トランジスタ - Google Patents

Abstract

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１１に形成される動作領域１２、動作領域１２上に形成されるゲート電極１３と、動作領域１２上にゲート電極１３を挟んで交互に形成されるソース電極１４及びドレイン電極１５と、外部回路と接続されるためのボンディングパッド１８、１９と、ソース電極１４又はドレイン電極１５と接続される電極接続部２０ａと、ボンディングパッド１８、１９と接続されるパッド接続部２０ｂと、電極接続部２０ａ及びパッド接続部２０ｂ間を接続する空中配線部２０ｃを有するエアブリッジ２０を備え、夫々エアブリッジ２０の幅方向の断面において、電極接続部２０ａの断面積が、空中配線部２０ｃの断面積以下及び／又は電極接続部の幅が、空中配線部の幅より狭いことを特徴とする。
【選択図】図１

Description

本発明は、例えばマルチフィンガー型の電界効果トランジスタに関する。

近年、インバータ回路やスイッチング素子の高機能化に伴い、電界効果トランジスタ（以下Field Effect Transistor：ＦＥＴと記す）において、さらなる高周波特性、信頼性の向上が要求されている。

例えば、マルチフィンガー型のＦＥＴにおいて、動作領域を横切るように形成される複数のゲートフィンガーと接続され、動作領域と平行に形成されるゲート配線と、動作領域上に形成されたソース電極或いはドレイン電極とボンディングパッドを接続するソース／ドレイン配線が形成される。このとき、ゲート配線とソース／ドレイン配線が交差してしまうが、これらを絶縁するために、ゲート配線上にＳｉＮなどのパシベーション膜が形成されている。しかしながら、このように、誘電率の高いＳｉＮなどのパシベーション膜上に、直接配線を形成することにより浮遊容量が発生し、特に高周波領域において無視できなくなる。そこで、この浮遊容量を低減するために、空隙を介して上層配線を形成するエアブリッジ構造が用いられている（例えば特許文献１参照）。

このようなエアブリッジ構造において、ソース／ドレイン電極として、動作領域上に例えばＰｔ／ＡｕＧｅなどのメタル層によりオーミックコンタクトを形成した後、例えばＡｕ／Ｐｔ／Ｔｉなどのメタル層が積層されている。そして、これらメタル層上全面とソース／ドレインボンディングパッド上及びこれらを接続する領域（エアブリッジ）に、例えばＡｕの単層メッキ層を形成する。このようにして形成されたエアブリッジを構成するＡｕは、ＧａＡｓ基板より熱膨張率が大きいため、メッキ形成温度（例えば６０℃）から、通電温度（例えば加速評価条件の２２５℃）や、非通電時の温度（例えば常温２５℃）のように温度が変動することにより、エアブリッジにおいて、熱膨張、熱収縮が生じる。そして、このような熱膨張、熱収縮により、動作領域に圧縮応力、引張り応力といった大きな内部応力が発生する。そのため、出力特性が劣化するなどの不具合が生じ、良好な信頼性を得ることが困難であるという問題がある。
特開平９−８０６４号公報（図１など）

本発明は、出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供することを目的とするものである。

本発明の一態様によれば、化合物半導体基板に形成される動作領域と、動作領域上に形成されるゲート電極と、動作領域上にゲート電極を挟んで交互に形成されるソース電極及びドレイン電極と、外部回路と接続されるためのボンディングパッドと、ソース電極又はドレイン電極と接続される電極接続部と、ボンディングパッドと接続されるパッド接続部と、電極接続部及びパッド接続部間を接続する空中配線部を有するエアブリッジを備え、夫々エアブリッジの幅方向の断面において、電極接続部の断面積が、空中配線部の断面積以下であることを特徴とする電界効果トランジスタが提供される。

また、本発明の一態様によれば、化合物半導体基板に形成される動作領域と、動作領域上に形成されるゲート電極と、動作領域上にゲート電極を挟んで交互に形成されるソース電極及びドレイン電極と、外部回路と接続されるためのボンディングパッドと、ソース電極又はドレイン電極と接続される電極接続部と、ボンディングパッドと接続されるパッド接続部と、電極接続部及びパッド接続部間を接続する空中配線部を有するエアブリッジを備え、エアブリッジにおいて、電極接続部の幅が、空中配線部の幅より狭いことを特徴とする電界効果トランジスタが提供される。

本発明の一実施態様によれば、電界効果トランジスタにおいて、出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

図１に本実施形態のマルチフィンガー型のＦＥＴ素子の平面図を、図２−ａにそのＡ−Ａ’断面図、図２−ｂにそのＢ−Ｂ’断面図を示す。図に示すように、化合物半導体基板１１に動作領域１２が形成され、この動作領域１２上に、ゲート電極１３が形成されている。そして、動作領域１２上を含む領域に、ゲート電極１３を挟んで交互に複数のソース電極１４、ドレイン電極１５が形成されている。ソース電極１４、ドレイン電極１５は、例えばＰｔ／ＡｕＧｅなどのオーミックコンタクトと、例えばＡｕ／Ｐｔ／Ｔｉなどのメタル層が順次積層されて構成されている。ゲート電極１３は、ゲート配線１６を介して外部とボンディングし、信号を入出力するためのゲートパッド１７と接続されている。そして、ゲートパッド１７側にソースパッド１８が形成され、ゲートパッド１７及びソースパッド１８と、動作領域を挟んで反対側にドレインパッド１９が形成されている。

ソース電極１４とソースパッド１８、ドレイン電極１５とドレインパッド１９を接続するように、例えばＡｕメッキ層から構成されるエアブリッジ２０が形成されている。エアブリッジ２０は、ゲート配線１６或いはＳｉＮ層などのパシベーション膜（図示せず）と接触していない。このエアブリッジ２０は、ソース電極又はドレイン電極と接続される電極接続部２０ａ、ソースパッド１８又はドレインパッド１９と接続されるパッド接続部２０ｂと、電極接続部２０ａ及びパッド接続部２０ｂ間を接続する空中配線部２０ｃより構成されている。

図２−ａ、図２−ｂに示すように、電極接続部２０ａの幅ｄ_１は、空中配線部２０ｃの幅ｄ_２より狭くなっている。エアブリッジ２０の幅方向の断面において、電極接続部２０ａの断面積Ｓ_１が、空中配線部２０ｃの断面積Ｓ_２以下となっている。そして、電極接続部２０ａの断面積Ｓ_１と、ソース電極１４又はドレイン電極１５の断面積Ｓ_３の和が、空中配線部２０ｃの断面積Ｓ_２以上となっている。

このような構造により、電極接続部２０ａの断面積及び／又は幅を小さくすることにより、温度の変動によりＡｕ層の熱膨張、熱収縮が生じた場合でも、ソース電極１４、ドレイン電極１５及びその下層の動作領域１２において、圧縮応力、引張り応力といった大きな内部応力の発生がある程度抑えられる。従って、高周波領域においても出力特性が劣化するなどの不具合を抑えることができ、良好な信頼性を得ることが可能となる。

また、電極接続部２０ａの断面積とソース電極１４又はドレイン電極１５の断面積の和を空中配線部２０ｃの断面積以上とすることにより、動作電流経路において電流容量値を確保できる。そして、焼損などの不具合が生じることなく、動作電流に耐えることが可能となる。従って、高周波領域においても出力特性が劣化するなどの不具合を抑えることができ、良好な信頼性を得ることが可能となる。

本実施形態において、電極接続部２０ａの幅ｄ_１を、空中配線部２０ｃの幅ｄ_２より狭くしている。圧縮応力、引張り応力といった応力は電極の段差部に集中する。電極接続部２０ａの幅を狭くすることにより、電極接続部２０ａからＧａＡｓ基板までの段差は二段となる。従って、これら応力は各段に分散され、出力特性などへの影響を抑えることができる。応力発生をより効果的に抑えるために、ｄ_１／ｄ_２は６０％以下であることがより好ましい。しかしながら、小さすぎると、電極接続部２０ａの段差部に応力が集中し、メッキ剥がれなどを生じるおそれがある。従って、ｄ_１／ｄ_２は４０％以上であることがより好ましい。

また、電極接続部２０ａの幅ｄ_１は一定でなくてもよく、例えば空中配線部２０ｃとの境界部近傍でテーパーを有していても、全体がテーパーを有していてもよい。但し、エアブリッジ２０の電極接続部２０ａの断面積Ｓ_１は、空中配線部２０ｃの断面積Ｓ_２以下である必要がある。

また、本実施形態において、ソース電極１４、ドレイン電極１５上の電極接続部２０ａは、ソース電極１４、ドレイン電極１５の端面まで形成されている。図３に平面図を示すように、必ずしも、端面まで形成されていなくてもよい。端部に段差を有することにより、上層に形成されるパシベーション膜への応力の影響を抑えることができる。

また、パッド接続部２０ｂは、ソースパッド１８、ドレインパッド１９と接続されていればよい。ソースパッド１８、ドレインパッド１９を、エアブリッジ２０と一体で形成してもよい。

また、化合物半導体基板としては、ＧａＡｓを用いたが、これに限定されるものではなく、ＧａＮ、ＳｉＣなどの化合物半導体基板を用いることができる。エピタキシャルウェハを用いてもよい。また、また、各電極のオーミックコンタクトの下層に、イオン注入、高濃度エピタキシャル層の形成などにより、高濃度層を設けてもよい。

このような構成は、ＨＥＭＴ（High Electron Mobility Transistor）の他、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）や、ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）などのＦＥＴなどにおいて適用することが可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様によるマルチフィンガー型のＦＥＴ素子の平面図。 図１のＡ−Ａ’断面図。 図１のＢ−Ｂ’断面図。 本発明の一態様によるマルチフィンガー型のＦＥＴ素子の平面図。

符号の説明

１１…化合物半導体基板、１２…動作領域、１３…ゲート電極、１４…ソース電極、１５…ドレイン電極、１６…ゲート配線、１７…ゲートパッド、１８…ソースパッド、１９…ドレインパッド、２０…エアブリッジ。

Claims (6)

1. 化合物半導体基板に形成される動作領域と、
   前記動作領域上に形成されるゲート電極と、
   前記動作領域上に前記ゲート電極を挟んで交互に形成されるソース電極及びドレイン電極と、
   外部回路と接続されるためのボンディングパッドと、
   前記ソース電極又は前記ドレイン電極と接続される電極接続部と、前記パッド接続部と、前記電極接続部及び前記パッド接続部間を接続する空中配線部を有し、前記ボンディングパッドと接続されるエアブリッジを備え、
   夫々前記エアブリッジの幅方向の断面において、前記電極接続部の断面積が、前記空中配線部の断面積以下であることを特徴とする電界効果トランジスタ。
2. 夫々前記エアブリッジの幅方向の断面において、前記電極接続部の断面積と、前記ソース電極又は前記ドレイン電極の断面積の和が、前記空中配線部の断面積以上であることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 化合物半導体基板に形成される動作領域と、
   前記動作領域上に形成されるゲート電極と、
   前記動作領域上に前記ゲート電極を挟んで交互に形成されるソース電極及びドレイン電極と、
   外部回路と接続されるためのボンディングパッドと、
   前記ソース電極又は前記ドレイン電極と接続される電極接続部と、前記電極接続部及び前記パッド接続部間を接続する空中配線部を有し、前記ボンディングパッドと接続されるエアブリッジを備え、
   前記エアブリッジにおいて、前記電極接続部の幅が、前記空中配線部の幅より狭いことを特徴とする電界効果トランジスタ。
4. 前記電極接続部の幅が、前記空中配線部の幅の４０％以上６０％以下であることを特徴とする請求項３に記載の電界効果トランジスタ。
5. 前記エアブリッジは、Ａｕ層を備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果トランジスタ。
6. 前記化合物半導体基板はＧａＡｓ基板であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の電界効果トランジスタ。

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