TWI540703B - 半導體元件及其製作方法 - Google Patents

Description

半導體元件及其製作方法

本發明係關於一種半導體元件及其製作方法，特別關於一種以覆晶接合技術進行串接的半導體元件及其製作方法。

相較於傳統的矽質金氧半場效電晶體(Si metal oxide semiconductor field effect transistor；Si MOSFET)，氮化鎵高電子遷移率電晶體(GaN high electron mobility transistor；GaN HEMT)擁有較寬的能隙(band gap)、較大的崩潰電壓(breakdown voltage)以及較高的載子遷移率(carrier mobility)。因為氮化鎵高電子遷移率電晶體擁有上述該些特性，使其可以在較快的切換速度下實現較低的導通電阻。然而，氮化鎵高電子遷移率電晶體先天是屬於空乏型操作(depletion mode)的元件，為了配合其他增強型操作(enhancement mode)的電子元件進行應用，一種串疊式(cascode)電晶體架構即被提出，如圖1所示，圖1為一種串疊式電晶體1的電路圖。串疊式電晶體1係由一氮化鎵高電子遷移率電晶體11以及一場效電晶體12(場效電晶體12可例如是矽質金氧半場效電晶體)串接而形成。而在現有技術中，大多是藉由例如打線接合(wire bonding)技術結合氮化鎵高電子遷移率電晶體11及場效電晶體12。藉由將場效電晶體12設置於串疊式電晶體1的閘極(gate)端，可使串疊式電晶體1成為增強型操作的電子元件並同時擁有氮化鎵高電子遷移率電晶體11所具有的優點。而串疊式電晶體1與一般場效電晶體一樣具有源極S、閘極G以及汲極D。

然而，藉由打線接合技術將氮化鎵高電子遷移率電晶體11與一場效電晶體12進行串接會產生其他問題：(1)額外的連接線會造成額外的寄生電感(parasitic inductance)，額外的寄生電感會使元件的頻率響應 (frequency response)受到限制而使元件特性變差；(2)若以打線接合技術實現串疊式電晶體1，場效電晶體12必須以平面的架構來實現，而平面架構相較於垂直架構製作成本較高；(3)為了避免氮化鎵高電子遷移率電晶體11的汲極(drain)與其他電極之間發生重疊，需增加氮化鎵高電子遷移率電晶體11本身的鈍化層(passivation layer)的厚度，這亦會提高元件的製作成本。

有鑑於上述課題，本發明提供一種半導體元件及其製作方法，可避免第一電晶體結構及第二電晶體結構之間因為過多的連接線而產生額外的寄生電感，且同時達到降低成本的功效。

依據本發明的一種半導體元件包括一基板、一圖案化導電層、一第一電晶體結構以及一第二電晶體結構。圖案化導電層形成於基板上。第一電晶體結構具有一第一源極、一第一閘極及一第一汲極。第一電晶體結構係以覆晶接合的方式電性連接至該圖案化導電層。第二電晶體結構具有一第二源極、一第二閘極及一第二汲極。第二電晶體結構係以覆晶接合的方式電性連接至該圖案化導電層。其中第一閘極經由圖案化導電層電性連接至第二源極，第一源極經由圖案化導電層電性連接至第二汲極。

在本發明一實施例中，圖案化導電層更包括一第一導電區域，第一閘極及第二源極皆電性連接至第一導電區域。

在本發明一實施例中，圖案化導電層更包括一第二導電區域，第一源極及第二汲極皆電性連接至第二導電區域。

在本發明一實施例中，半導體元件更包括至少一連接線，連接線的一端電性連接至第二汲極，連接線的另一端電性連接至第二導電區域。

在本發明一實施例中，圖案化導電層更包括一第三導電區域，第二閘極電性連接至第三導電區域。

在本發明一實施例中，圖案化導電層更包括一第四導電區域，第一汲極電性連接至第四導電區域。

在本發明一實施例中，第一電晶體結構為一氮化鎵高電子遷移率電晶體，第二電晶體結構為一矽質金氧半場效電晶體。

依據本發明的一種半導體元件的製作方法至少包括以下步驟：提供一基板；形成一圖案化導電層於基板；以覆晶接合的方式使一第一電晶體結構電性連接至圖案化導電層；以及以覆晶接合的方式使一第二電晶體結構電性連接至圖案化導電層。第一電晶體結構具有一第一源極、一第一閘極及一第一汲極，第二電晶體結構具有一第二源極、一第二閘極及一第二汲極，第一閘極經由圖案化導電層電性連接至第二源極，第一源極經由圖案化導電層電性連接至第二汲極。

在本發明一實施例中，圖案化導電層更具有複數個導電區域，半導體元件的製作方法更包括以下步驟：設置至少一連接線。連接線的一端電性連接至第二汲極，連接線的另一端電性連接至其中一導電區域，第一源極電性連接至該導電區域。

在本發明一實施例中，第一電晶體結構為一氮化鎵高電子遷移率電晶體，第二電晶體結構為一矽質金氧半場效電晶體。

綜上所述，本發明提供一種半導體元件及其製作方法，係以覆晶接合的方式將第一電晶體結構及第二電晶體結構設置在具有圖案化導電層的基板上，以形成串疊式電晶體元件。如此，可避免第一電晶體結構及第二電晶體結構之間因為過多的連接線而產生額外的寄生電感，並同時達到降低成本的功效。

1‧‧‧串疊式電晶體

11‧‧‧氮化鎵高電子遷移率電晶體

12‧‧‧場效電晶體

31‧‧‧基板

32‧‧‧圖案化導電層

321‧‧‧第一導電區域

322‧‧‧第二導電區域

323‧‧‧第三導電區域

324‧‧‧第四導電區域

33‧‧‧第一電晶體結構

331‧‧‧第一源極

332‧‧‧第一閘極

333‧‧‧第一汲極

34、34a‧‧‧第二電晶體結構

341、341a‧‧‧第二源極

342、342a‧‧‧第二閘極

343、343a‧‧‧第二汲極

D‧‧‧汲極

D1、D2‧‧‧半導體元件

F‧‧‧導線架

f1‧‧‧第一引腳

f2‧‧‧第二引腳

f3‧‧‧第三引腳

G‧‧‧閘極

S‧‧‧源極

S10、S20、S30、S40‧‧‧步驟

W1、W2、W3、W4‧‧‧連接線

圖1為一種串疊式電晶體的電路圖。

圖2為本發明較佳實施例的一種半導體元件的製作方法的步驟流程圖。

圖3A為本發明較佳實施例之一種半導體元件的分解示意圖。

圖3B為圖3A所示之半導體元件的組合示意圖。

圖3C為圖3B所示之半導體元件的上視圖。

圖3D為圖3B所示之半導體元件與導線架的組合示意圖。

圖4A為本發明另一較佳實施例之一種半導體元件的分解示意圖。

圖4B為圖4A所示之半導體元件的組合示意圖。

圖4C為圖4B所示之半導體元件的上視圖。

圖4D為圖4B所示之半導體元件與導線架的組合示意圖。

以下將參照相關圖式，說明依本發明較佳實施例的一種半導體元件及其製作方法，其中相同的元件將以相同的參照符號加以說明。

圖2為本發明較佳實施例的一種半導體元件的製作方法的步驟流程圖，其至少包括步驟S10至步驟S40。而本實施例中的半導體元件的製作方法係用以製作一半導體元件，半導體元件可例如是圖1所示的串疊式電晶體1。串疊式電晶體1包括一氮化鎵高電子遷移率電晶體11以及一場效電晶體12。在本實施例中，場效電晶體12可例如是矽質金氧半場效電晶體(silicon MOSFET)。在其他實施例中，場效電晶體12亦可為非矽質金氧半場效電晶體(non-silicon MOSFET)或是其他各種場效電晶體。另外，在本實施例中，氮化鎵高電子遷移率電晶體11及場效電晶體12皆是以P型(P-type)為例。

圖3A為本發明較佳實施例之一種半導體元件D1的分解示意圖，圖3B為圖3A所示之半導體元件D1的組合示意圖，圖3C為圖3B所示之半導體元件D1的上視圖，圖3D為圖3B所示之半導體元件D1與導線架F的組合示意圖。本實施例的半導體元件D1可為圖1所示的串疊式電晶體1。

請同時參考圖2至圖3C，於步驟S10，提供一基板31。基板31可以是陶瓷墊片或是其他絕緣基板。

接著，於步驟S20，形成一圖案化導電層32於基板31。圖案化導電層32的材質可為金屬或其他各種可導電的材質。舉例來說，由於銀(Ag)的導電性較佳，因此圖案化導電層32的材質可為銀。除了銀以外，由於銅(Cu)的取得成本較低，因此圖案化導電層32的材質也可為銅。當然，圖案化導電層32的材質亦可為其他種類的金屬或其他各種可導電的材 質。

在實施上，可先藉由例如化學氣相沉積法(chemical vapor deposition；CVD)、濺鍍法(sputtering)、蒸鍍法(evaporating)或其他方式將導電材料沉積於基板31上，以在基板31上形成一導電層。接著再藉由例如微影蝕刻技術(photolithography)移除掉部分的導電層，以在基板31上形成圖案化導電層32。除此之外，在基板31上形成圖案化導電層32的方式亦可以是先將例如銅片裁切成特定的形狀及特定的尺寸後，再藉由黏合的方式將裁切後的銅片黏貼在基板31上。簡言之，本發明並不限定圖案化導電層32的形成方式。在一些實施例中，具有圖案化導電層32的基板31亦可以是具有金屬走線的電路板。

接著，於步驟S30，以覆晶接合(flip-chip bonding)的方式 使第一電晶體結構33電性連接至圖案化導電層32。在本實施例中，第一電晶體結構33可例如是氮化鎵高電子遷移率電晶體。第一電晶體結構33具有一第一源極331、一第一閘極332及一第一汲極333。而第一源極331、第一閘極332及一第一汲極333皆係透過覆晶接合的方式電性連接至圖案化導電層32。由於覆晶接合技術為本領域之通常知識者所通知，因此不對此進行贅述。

接著，於步驟S40，以覆晶接合的方式使第二電晶體結構 34電性連接至圖案化導電層32。在本實施例中，第二電晶體結構34可例如是矽質金氧半場效電晶體。第二電晶體結構34具有一第二源極341、一第二閘極342及一第二汲極343。在本實施例中，第二電晶體結構34係以平面結構的矽質金氧半場效電晶體為例，也就是說，第二源極341、第二閘極342及第二汲極343係位於第二電晶體結構34的同一側。第二電晶體結構34係以覆晶接合的方式電性連接至圖案化導電層32。

進一步來說，本實施例的圖案化導電層32可包括複數個導 電區域，例如有第一導電區域321及第二導電區域322。第一閘極332係以覆晶接合的方式電性連接至第一導電區域321。第二源極341亦係以覆晶接合的方式電性連接至第一導電區域321。如此一來，第一閘極332即可經由圖案化導電層32的第一導電區域321電性連接至第二源極341。而第一導 電區域321即可作為半導體元件D1的源極。

除此之外，第一源極331係以覆晶接合的方式電性連接至第二導電區域322。第二汲極343亦係以覆晶接合的方式電性連接至第二導電區域322。如此一來，第一源極331即可經由圖案化導電層32的第二導電區域322電性連接至第二汲極343。

另外，在本實施例中，圖案化導電層32可更包括第三導電區域323。第二閘極342係以覆晶接合的方式電性連接至第三導電區域323，如此第三導電區域323可作為半導體元件D1的閘極。

另外，在本實施例中，圖案化導電層32可更包括第四導電區域324。第一汲極333係以覆晶接合的方式電性連接至第四導電區域324，如此第四導電區域324可作為半導體元件D1的汲極。

整體來說，本實施例係以覆晶接合的方式將第一電晶體結構33及第二電晶體結構34設置在具有圖案化導電層32的基板31上，以形成半導體元件D1(圖1所示的串疊式電晶體1)。相較於習知技術，本實施例具有以下優點：(1)第一電晶體結構33及第二電晶體結構34之間可避免因為打線接合技術而產生過多的寄生電感，減少寄生電感可提升元件的特性；(2)圖案化導電層32的配置及設計可配合第一電晶體結構33及第二電晶體結構34的電極分布，以降低元件製作成本及提高良率；(3)在本實施例的配置下，第一汲極333與其他電極之間不易發生重疊，因此毋須額外增加第一電晶體結構33之鈍化層的厚度，因此可降低元件的製作成本。

在實際應用上，更可將半導體元件D1與導線架(lead frame)F進行組合，導線架F具有第一引腳(lead)f1、第二引腳f2以及第三引腳f3，如圖3D所示。

另外，半導體元件D1可更包括連接線W1、連接線W2以及連接線W3。連接線W1、連接線W2以及連接線W3的材質可包括金、銀、銅、鋁或其他各種可導電的材質。連接線W1的一端電性連接至第一導電區域321，連接線W1的另一端電性連接至第一引腳f1，如此第一引腳f1可作為半導體元件D1的源極。連接線W2的一端電性連接至第三導電區域323，連接線W2的另一端電性連接至第二引腳f2，如此第二引腳f2可 作為半導體元件D1的閘極。連接線W3的一端電性連接至第四導電區域324，連接線W3的另一端電性連接至第三引腳f3。如此第三引腳f3可作為半導體元件D1的汲極。

相較於習知技術，本實施例更具有以下優點：(1)圖案化導 電層32可配合各種導線架F進行設計，毋須使用特定的導線架F；(2)圖案化導電層32可配合各種導線架F及該些引腳進行設計，因此可減短連接線W1、連接線W2及連接線W3的長度，以降低電感；(2)連接線W1、連接線W2及連接線W3的位置則可配合儀器進行調整。

圖4A為本發明另一較佳實施例之一種半導體元件D2的分 解示意圖，圖4B為圖4A所示之半導體元件D2的組合示意圖，圖4C為圖4B所示之半導體元件D2的上視圖，圖4D為圖4B所示之半導體元件D2與導線架F的組合示意圖。本實施例的半導體元件D2可為圖1所示的串疊式電晶體1。

以下僅針對半導體元件D2(圖4A)與半導體元件D1(圖 3A)的不同處進行說明，相同的部分請參考前述實施例，於此不再贅述。

圖3A中的第二電晶體結構34為平面結構，而圖4A中的第 二電晶體結構34a為「垂直結構」。詳細而言，第二電晶體結構34a具有一第二源極341a、一第二閘極342a以及一第二汲極343a，第二源極341a與第二閘極342a位於第二電晶體結構34a的一側，而第二汲極343a位於第二電晶體結構34a的另一側。

由於第二電晶體結構34a為垂直結構，因此半導體元件D2 需額外設置連接線W4。連接線W4的材質可包括金、銀、銅、鋁或其他各種可導電的材質。連接線W4可使第二汲極343a電性連接至第二導電區域322。具體而言，連接線W4的一端電性連接至第二汲極343a，而連接線W4的另一端則電性連接至第二導電區域322。

由於第二電晶體結構34a為垂直結構，其成本較低廉且熱阻(thermal resistance)較小，因此，相較於習知技術及前述實施例，本實施例的半導體元件D2更具有成本低及熱阻小的優點。

綜上所述，本發明提供一種半導體元件及其製作方法，係以 覆晶接合的方式將第一電晶體結構及第二電晶體結構設置在具有圖案化導電層的基板上，以形成串疊式電晶體元件。如此，可避免第一電晶體結構及第二電晶體結構之間因為過多的連接線而產生額外的寄生電感，並同時達到降低成本的功效。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

31‧‧‧基板

32‧‧‧圖案化導電層

321‧‧‧第一導電區域

322‧‧‧第二導電區域

323‧‧‧第三導電區域

324‧‧‧第四導電區域

33‧‧‧第一電晶體結構

331‧‧‧第一源極

332‧‧‧第一閘極

333‧‧‧第一汲極

34‧‧‧第二電晶體結構

341‧‧‧第二源極

342‧‧‧第二閘極

343‧‧‧第三汲極

D1‧‧‧半導體元件

Claims (9)

1. 一種半導體元件，包括：一基板；一圖案化導電層，形成於該基板上；一第一電晶體結構，具有一第一源極、一第一閘極及一第一汲極，該第一電晶體結構係以覆晶接合的方式電性連接至該圖案化導電層；以及一第二電晶體結構，具有一第二源極、一第二閘極及一第二汲極，該第二電晶體結構係以覆晶接合的方式電性連接至該圖案化導電層，其中該第一閘極經由該圖案化導電層電性連接至該第二源極，該第一源極經由該圖案化導電層電性連接至該第二汲極，且該圖案化導電層更包括一第一導電區域，該第一閘極及該第二源極皆電性連接至該第一導電區域。
2. 如申請專利範圍第1項所述的半導體元件，其中該圖案化導電層更包括一第二導電區域，該第一源極及該第二汲極皆電性連接至該第二導電區域。
3. 如申請專利範圍第2項所述的半導體元件，更包括：至少一連接線，一端電性連接至該第二汲極，另一端電性連接至該第二導電區域。
4. 如申請專利範圍第1項所述的半導體元件，其中該圖案化導電層更包括一第三導電區域，該第二閘極電性連接至該第三導電區域。
5. 如申請專利範圍第1項所述的半導體元件，其中該圖案化導電層更包括一第四導電區域，該第一汲極電性連接至該第四導電區域。
6. 如申請專利範圍第1項所述的半導體元件，其中該第一電晶體結構為一氮化鎵高電子遷移率電晶體，該第二電晶體結構為一矽質金氧半場效電晶體。
7. 一種半導體元件的製作方法，至少包括以下步驟：提供一基板；形成一圖案化導電層於該基板；以覆晶接合的方式使一第一電晶體結構電性連接至該圖案化導電層；以 及以覆晶接合的方式使一第二電晶體結構電性連接至該圖案化導電層，其中該第一電晶體結構具有一第一源極、一第一閘極及一第一汲極，該第二電晶體結構具有一第二源極、一第二閘極及一第二汲極，該第一閘極經由該圖案化導電層電性連接至該第二源極，該第一源極經由該圖案化導電層電性連接至該第二汲極，且該圖案化導電層更包括一第一導電區域，該第一閘極及該第二源極皆電性連接至該第一導電區域。
8. 如申請專利範圍第7項所述的半導體元件的製作方法，其中該圖案化導電層更具有複數個導電區域，該半導體元件的製作方法更包括以下步驟：設置至少一連接線，其中該連接線的一端電性連接至該第二汲極，另一端電性連接至其中一導電區域，該第一源極電性連接至該導電區域。
9. 如申請專利範圍第7項所述的半導體元件的製作方法，其中該第一電晶體結構為一氮化鎵高電子遷移率電晶體，該第二電晶體結構為一矽質金氧半場效電晶體。