JP2008147278A - 電界効果トランジスタ - Google Patents

Abstract

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１に形成される動作領域２と、動作領域２上に形成されるゲート電極３と動作領域２上にゲート電極３を挟んで交互に形成されるソース電極４およびドレイン電極５と、外部回路と接続されるためのソースパッド８およびドレインパッド９と、ソース電極４、ドレイン電極５と、ソースパッド８、ドレインパッド９間をそれぞれ接続するエアブリッジ１０と、ソース電極４またはドレイン電極５の少なくとも動作領域側に、ソース電極またはドレイン電極の長手方向に形成されるスリット１１を備える。
【選択図】図１

Description

本発明は、例えばＧａＡｓなどの化合物半導体装置であり、エアブリッジ構造を有する電界効果トランジスタに関する。

近年、インバータ回路やスイッチング素子の高機能化に伴い、電界効果トランジスタ（以下Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴと記す）において、さらなる高周波特性、信頼性の向上が要求されている。

例えば、ソース電極とドレイン電極を交互に配置したインターデジタル型構造のＧａＡｓＦＥＴにおいて、動作領域を横切るように形成される複数のゲート電極と接続され、動作領域と平行に形成されるゲート配線と、動作領域上に形成されたソース電極あるいはドレイン電極とボンディングパッドを接続するソース／ドレイン配線が形成される。このとき、ゲート配線とソース／ドレイン配線が交差してしまうが、これらを絶縁するために、空隙を介して上層配線を形成するエアブリッジ構造が採られている（例えば特許文献１など参照）。

このようなエアブリッジ構造において、ソース／ドレイン電極として、動作領域上に例えばＰｔ／ＡｕＧｅなどのメタル層によりオーミックコンタクトを形成した後、例えばＡｕ／Ｐｔ／Ｔｉなどのメタル層が積層されている。そして、これらメタル層上全面とソース／ドレインボンディングパッド上およびこれらを接続する領域に、例えばＡｕの単層メッキ層を形成する。このようにして形成されたエアブリッジを構成するＡｕは、ＧａＡｓ基板より熱膨張率が大きいため、メッキ形成温度（例えば６０℃）から、通電温度（例えば加速評価条件の２２５℃）や、非通電時の温度（例えば常温２５℃）のように温度が変動することにより、エアブリッジにおいて、熱膨張、熱収縮が生じる。そして、このような熱膨張、熱収縮により、動作領域に圧縮応力、引張り応力といった大きな内部応力が発生する。そのため、出力特性や、上層に形成されるパシベーション膜が劣化するなどの不具合が生じ、良好な信頼性を得ることが困難であるという問題がある。

これまで、組み立て時に半導体素子内に発生する応力を緩和するために、単位セル間にスリットを設けるなどの手法が用いられている（例えば特許文献２など参照）。しかしながら、エアブリッジにおいて発生する応力について言及したものではない。
特開平９−８０６４号公報（図１など） 特開平７−２８８２９９号公報（図１など）

本発明は、出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供することを目的とするものである。

本発明の一態様によれば、化合物半導体基板に形成される動作領域と、動作領域上に形成されるゲート電極と動作領域上にゲート電極を挟んで交互に形成されるソース電極およびドレイン電極と、外部回路と接続されるためのソースパッドおよびドレインパッドと、ソース電極、ドレイン電極と、ソースパッド、ドレインパッド間をそれぞれ接続するエアブリッジと、ソース電極またはドレイン電極の少なくとも動作領域側に、ソース電極またはドレイン電極の長手方向に形成されるスリットを備えることを特徴とする電界効果トランジスタが提供される。

本発明の一実施態様によれば、電界効果トランジスタにおいて、出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

（実施形態１）
図１に本実施形態のＦＥＴ素子の平面図を、図２にそのＡ−Ａ’断面図を示す。図に示すように、ＧａＡｓなど化合物半導体からなる基板１に、動作領域２が形成され、この動作領域２上に、ゲート電極３が形成されている。そして、動作領域２上に、ゲート電極３を挟んで交互にソース電極４、ドレイン電極５が形成されている。ゲート電極３は、ゲート配線６を介して外部とボンディングされ入出力するためのゲートパッド７と接続されている。そして、ゲートパッド７側にソースパッド８が形成され、ゲートパッド７およびソースパッド８と、動作領域２を挟んで反対側にドレインパッド９が形成されている。さらに、ゲート配線６或いはＳｉＮ層などのパシベーション膜（図示せず）と接することなく、ソース電極４とソースパッド８、ドレイン電極５とドレインパッド９を接続するように、例えばＡｕ単層メッキから構成されるエアブリッジ１０が形成されている。

ソース電極４、ドレイン電極５は、それぞれＰｔ／ＡｕＧｅなどのメタルを積層してアロイ化したオーミック電極４ａ、５ａと、Ａｕ／Ｐｔ／Ｔｉなどのメタルを積層して形成されたパッド電極４ｂ、５ｂから構成されている。そして、これらの長手方向に、オーミック電極４ａ、５ａ、パッド電極４ｂ、５ｂを分割するスリット１１が形成されている。

このような構造により、温度の変動によりＡｕ層の熱膨張、熱収縮が生じて、電極内に応力が発生した場合に、電極内の応力を緩和することができる。そして、出力特性やパシベーション膜の劣化を抑え、ＦＥＴの信頼性を確保することが可能となる。

これは、エアブリッジ１０を構成するＡｕ単層メッキ（Ａｕ配線）の幅が、信頼性に大きく影響する、すなわち、Ａｕ配線幅が閾値より大きくなると、通電試験前後における出力値変動量などで評価される信頼性が劣化する、という新たな知見から見出されたものである。これは、Ａｕ配線幅が大きくなることにより、温度の変動によるＡｕ層の熱膨張、熱収縮に起因する幅方向に加わる応力が、オーミック電極のコンタクト部分に影響を及ぼすのが原因であると考えられる。

本実施形態において形成されるスリットは、そして、幅が実質的にゲート電極幅以上で、ソース電極またはドレイン電極の幅の１／３以下であることが好ましい。実質的にゲート電極幅未満であると、スリットを歩留り良くパターニングすることが困難であり、電極幅の１／３を超えると、電流動作などに影響を与えてしまう。

また、ソース電極、ドレイン電極において、オーミック電極は、スリットにより完全に分割にされていることが好ましい。さらに、パッド電極の少なくとも一部にスリットが形成されていることが好ましく、パッド電極も完全に分割されていることがより好ましい。また、このようなスリットは、電極の中心部に設けられることが好ましい。

このような構成は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の他、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＭＩＳＦＥＴ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴなどにおいて適用することが可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様によるＦＥＴ素子の平面図。 図１のＡ−Ａ’断面図。

符号の説明

１…基板、２…動作領域、３…ゲート電極、４…ソース電極、５…ドレイン電極、６…ゲート配線、７…ゲートパッド、８…ソースパッド、９…ドレインパッド、１０…エアブリッジ、１１…スリット

Claims (5)

1. 化合物半導体基板に形成される動作領域と、
   前記動作領域上に形成されるゲート電極と、
   前記動作領域上に前記ゲート電極を挟んで交互に形成されるソース電極およびドレイン電極と、
   外部回路と接続されるためのソースパッドおよびドレインパッドと、
   前記ソース電極、前記ドレイン電極と、前記ソースパッド、前記ドレインパッド間をそれぞれ接続するエアブリッジと、
   前記ソース電極または前記ドレイン電極の少なくとも前記動作領域側に、前記ソース電極または前記ドレイン電極の長手方向に形成されるスリットを備えることを特徴とする電界効果トランジスタ。
2. 前記ソース電極または前記ドレイン電極は、それぞれ前記動作領域上に形成されるオ−ミック電極を備え、このオーミック電極は、前記スリットにより分割されることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記ソース電極または前記ドレイン電極は、前記オーミック電極上に形成されるパッド電極を備え、このパッド電極は、前記スリットにより分割されることを特徴とする請求項２に記載の電界効果トランジスタ。
4. 前記スリット幅は、実質的に前記ゲート電極幅以上で、前記ソース電極または前記ドレイン電極の幅の１／３以下であることを特徴とする請求項１乃至３に記載の電界効果トランジスタ。
5. 前記エアブリッジは、Ａｕ層を備えることを特徴とする請求項１乃至４に記載の電界効果トランジスタ。

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