JP2007335681A - 電界効果トランジスタ及び固体撮像装置 - Google Patents
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Abstract
【解決手段】チャネル形成領域を有する第1導電型の第1半導体層11のチャネル形成領域上において、ゲート絶縁膜50を介してゲート電極60が形成され、ゲート電極60の両側部における第1半導体層11の表層部に第2導電型の1対の第2半導体層(40,41)が形成され、チャネル形成領域の下方の所定の深さにおける第1半導体層11中に、一方の第2半導体層40に接続して第2導電型の第3半導体層43が形成された構成の電界効果トランジスタとし、また、これを増幅トランジスタに適用した固体撮像装置とする。
【選択図】図4
Description
例えば、特許文献1〜4などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高S/N比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献5に記載の固体撮像装置が開発された。
特許文献5に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からS1信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてS1+S2信号を読み出すものである。
S1信号の画素部でのゲインを取るためにはソースフォロワのゲインを1に近づける必要がある。この目的のために、ソース電位をトランジスタのウェルに接続し、基板バイアス効果を低減する方法が一般に知られているが、実際に画素内部に個別にソース電圧を印加するようなウェルを設けることは困難である。
ここで、増幅トランジスタは、チャネル形成領域を有する第1導電型の第1半導体層のチャネル形成領域上において、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の両側部における第1半導体層の表層部に第2導電型の1対の第2半導体層が形成され、チャネル形成領域の下方の所定の深さにおける第1半導体層中に、一方の第2半導体層に接続して第2導電型の第3半導体層が形成された電界効果トランジスタである。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードPD、フォトダイオードPDからの光電荷を転送する転送トランジスタTr1、転送トランジスタTr1を通じて光電荷が転送されるフローティングディフュージョンFD、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子CS、フローティングディフュージョンFDと蓄積容量素子CSのポテンシャルを結合または分割する蓄積トランジスタTr2、フローティングディフュージョンFDに接続して形成され、フローティングディフュージョンFD内の光電荷を排出するためのリセットトランジスタTr3、フローティングディフュージョンFD内の光電荷を電圧信号に増幅変換する増幅トランジスタ(ソースフォロワ)Tr4、および、ソースフォロワに接続して形成され、画素を選択するための選択トランジスタTr5から構成されており、いわゆる5トランジスタ型のCMOSイメージセンサである。例えば、上記の5つのトランジスタはいずれもnチャネルMOSトランジスタからなる。
選択トランジスタTr5,駆動ラインφXについては、画素の選択、非選択動作ができるように、フローティングディフュージョンFDの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
フォトダイオードPD、蓄積容量素子CSおよび5つのトランジスタTr1〜Tr5を図のように配置し、さらにトランジスタTr1とトランジスタTr2の間のフローティングディフュージョンFDとトランジスタTr4のゲートを配線W1で接続し、さらにトランジスタTr2とトランジスタTr3の間の拡散層と蓄積容量素子CSの上部電極を配線W2で接続して、図1に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタTr1のチャネルの幅は、フォトダイオードPD側で広く、フローティングディフュージョンFD側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティングディフュージョン側にオーバーフローさせることができる。一方、フローティングディフュージョンFD側で狭くすることで、フローティングディフュージョンFDの容量を小さくとることができ、フローティングディフュージョンFD中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
例えば、n型シリコン半導体基板(n−sub)10にp型ウェル(p−well)11が形成されており、各画素および蓄積容量素子CS領域を区分するLOCOS法などによる素子分離絶縁膜(20,21,22)が形成され、さらに画素を分離する素子分離絶縁膜20の下方に相当するp型ウェル11中には、p+型分離領域12が形成されている。
p型ウェル11中にn型半導体領域13が形成され、その表層にp+型半導体領域14が形成され、このpn接合により電荷転送埋め込み型のフォトダイオードPDが構成されている。pn接合に適当なバイアスを印加して発生させた空乏層中に光LTが入射すると、光電効果により光電荷が生じる。
ここで、n型半導体領域13とn+型半導体領域15に係る領域において、p型ウェル11上面に酸化シリコンなどからなるゲート絶縁膜23を介してポリシリコンなどからなるゲート電極30が形成され、n型半導体領域13とn+型半導体領域15をソース・ドレインとし、p型ウェル11の表層にチャネル形成領域を有する転送トランジスタTr1が構成されている。
また、n+型半導体領域15とn+型半導体領域16に係る領域において、p型ウェル11上面に酸化シリコンなどからなるゲート絶縁膜24を介してポリシリコンなどからなるゲート電極31が形成され、n+型半導体領域15とn+型半導体領域16をソース・ドレインとし、p型ウェル11の表層にチャネル形成領域を有する蓄積トランジスタTr2が構成されている。
また、素子分離絶縁膜(21,22)で区分された領域において、p型ウェル11の表層に下部電極となるp+型半導体領域17が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜25を介してポリシリコンなどからなる上部電極32が形成されており、これらから蓄積容量素子CSが構成されている。
また、転送トランジスタTr1のゲート電極30には駆動ラインφTが接続して設けられており、また、蓄積トランジスタTr2のゲート電極31には駆動ラインφSが接続して設けられている。
例えば、n型シリコン半導体基板に形成されたp型ウェル(第1半導体層)11の上面に、酸化シリコンなどからなるゲート絶縁膜50を介して、ポリシリコンなどからなるゲート電極60が形成されており、ゲート電極60の両側部におけるp型ウェル11の表層部に1対のn+型半導体領域(第2半導体層)(40,41)が形成されており、n+型半導体領域(40,41)をソース・ドレインとし、p型ウェル11の表層にチャネル形成領域を有するnチャネル型の電界効果トランジスタであるソースフォロワTr4が構成されている。
上記のn+型半導体領域41はソースフォロワTr4のソース・ドレインでもあり、ソースフォロワTr4と選択トランジスタTr5が直列に接続された構成である。
第1層間絶縁膜52には、ソースフォロワTr4のゲート電極60、選択トランジスタTr5のゲート電極61及びn+型半導体領域40,42に達するコンタクトホールが開口され、金属などからなる第1配線(62,63,64,66)が形成されている。
さらに、例えば、第1配線(62,63,64,66)を被覆して第2層間絶縁膜53が形成されている。
また、例えば、第2層間絶縁膜53には、第1配線66に達するコンタクトホールが開口され、金属などからなる第2配線65が形成されている。
また、例えば、上記の選択トランジスタTr5のn+型半導体領域42に接続する第1配線64には電源電位VDDが印加され、一方、ソースフォロワTr4のn+型半導体領域40に接続する第2配線65から画素出力Voutが出力される。
例えば、p型ウェル11へ0Vが印加され、画素出力Voutを3V、ソースフォロワTr4のゲート電極60に3V程度の電圧を印加するものとする。
p型ウェル11に印加された0Vの電圧とn+型半導体領域(41,42,43)に印加されたプラスの電位により、空乏化したチャネル形成領域下方のp層が、さらに下方に形成されているn+型半導体領域43をバックゲートとするときのゲート絶縁膜として機能する。
ここで、本実施形態においては、上記のようにソース電位に接続されたバックゲートを有し、基板電位とゲート電位が一緒に動く構成とすることで、p型ウェル11の不純物濃度を下げずにCdepが実質的に0とみなすことができるようになり、パンチスルーの問題を引き起こすことなく、ソースフォロワTr4のゲインをほぼ1とすることが可能である。
図4(A)に対して、p型ウェル11中において、n+型半導体領域(第3半導体層)43とソースフォロワTr4の他方のソース・ドレインであるn+型半導体領域41の間にp+型のパンチスルー防止層45が形成されている点で相違している。
ソースフォロワTr4において、ゲート電極60の印加電圧が0Vでもn+型半導体領域41とn+型半導体領域43がパンチスルーしないように、この2つのn+型半導体領域(41,43)間が中性化している必要があり、n+型半導体領域41とn+型半導体領域43の間隔が短い場合にはp型不純物を高濃度に含有するパンチスルー防止層45が形成されていることが好ましい。
フォトダイオードPDは相対的に浅いポテンシャルの容量CPDを構成し、フローティングディフュージョンFDおよび蓄積容量素子CSは相対的に深いポテンシャルの容量(CFD、CS)を構成する。
ここで、転送トランジスタTr1および蓄積トランジスタTr2はトランジスタのon/offに応じて2準位を取りうる。
図7は、駆動ライン(φT,φS,φR)に印加する電圧を、on/offの2準位、φTについてはさらに(+α)で示す準位を加えた3準位で示したタイミングチャートである。
駆動ラインφTに印加する電圧はON/(+α)の2準位でもよいが、本例の如く3準位とした方がフローティングディフュージョンFDにおける最大信号電圧を大きく取ることができる。φTを2準位で駆動する場合、図7中のOFF準位を(+α)準位とすればよい。
このとき、図8(A)に示すように、φSがonとなっているのでCFDとCSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるkTCノイズがCFD+CSに発生する。ここで、φN2をonとして、このCFD+CSのリセットレベルの信号をノイズN2として読み出す。
電荷の蓄積が開始すると、光電荷はまずCPDに蓄積していき、光電子がCPDを飽和させる量以上である場合には、図8(B)に示すように、φTを(+α)準位としてわずかに下げられた障壁を乗り越えて光電荷がCPDから溢れ、この画素のCFD+CSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードPDを飽和させる量以下である場合にはCPDのみに光電荷が蓄積し、光電子がフォトダイオードPDを飽和させる量以上である場合にはCPDに加えてCFDとCSにも光電荷が蓄積する。
図8(B)は、CPDが飽和しており、CPDに飽和前電荷QBが蓄積し、CFDとCSに過飽和電荷QAが蓄積している状態を示す。
ここで、CPDのポテンシャルがCFDよりも浅く、転送トランジスタの準位がCPDより深くなっているので、CPD中にあった飽和前電荷QBを全てCFDに転送する完全電荷転送を実現できる。
次に、時刻T3においてφTをoffに戻し、φS1+N1をonとして、CFDに転送された飽和前電荷QB から飽和前電荷信号S1を読み出す。但し、CFDには飽和前電荷QBと過飽和電荷の一部QA1の和の電荷が存在しており、実際に読みだされるのはS1+N1となる。図9(D)は、φTをoffに戻す前の状態を示している。
ここで、時刻T4においてφTをoffに戻し、φS1'+S2'+N2をonとして、CFD+CSに広がる飽和前電荷QB+過飽和電荷QAから飽和前電荷信号S1と過飽和電荷信号S2の和の信号を読み出す。但し、ここではCFD+CSノイズが乗っており、さらにCFD+CSに広がった電荷から読み取っていることから、実際に読みだされるのはS1’+S2’+N2(S1’とS2’はそれぞれCFDとCSの容量比率によって縮小変調されたS1とS2の値)となる。図9(E)は、φTをoffに戻す前の状態を示している。
図10は本実施形態のCMOSイメージセンサの全体の回路構成を示す等価回路図である。
複数個(図面上は代表して4個)の画素(Pixel)がアレイ状に配置されており、各画素(Pixel)には行シフトレジスタSRVで制御された駆動ライン(φT,φS,φR,φX)と、電源VDDおよびグラウンドGNDなどが接続されている。
各画素(Pixel)からは、列シフトレジスタSRHおよび駆動ライン(φS1+N1,φN1,φS1'+S2'+N2,φN2)で制御され、上述のように、飽和前電荷信号(S1)+CFDノイズ(N1)、CFDノイズ(N1)、変調された飽和前電荷信号(S1’)+変調された過飽和電荷信号(S2’)+CFD+CSノイズ(N2)およびCFD+CSノイズ(N2)の4つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号(S1)+CFDノイズ(N1)とCFDノイズ(N1)の各出力端部分CTaは、以下に説明するようにこれらの差分を取ることから、差動アンプDC1を含む回路CTbをCMOSイメージセンサチップ上に形成しておいてもよい。
上記の出力から、飽和前電荷信号(S1)+CFDノイズ(N1)とCFDノイズ(N1)を差動アンプDC1に入力し、これらの差分を取ることでCFDノイズ(N1)をキャンセルし、飽和前電荷信号(S1)が得られる。飽和前電荷信号(S1)は、必要に応じて設けられるA/DコンバータADC1によりデジタル化してもよく、ADC1を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号(S1’)+変調された過飽和電荷信号(S2’)+CFD+CSノイズ(N2)とCFD+CSノイズ(N2)を差動アンプDC2に入力し、これらの差分を取ってCFD+CSノイズ(N2)をキャンセルし、さらにアンプAPによりCFDとCSの容量比率によって復元して飽和前電荷信号(S1)と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和(S1+S2)が得られる。S1’+S2’+N2信号とN2信号は、差動アンプDC2に入力する前に、必要に応じて設けられるA/DコンバータADC2,3によりそれぞれデジタル化してもよく、あるいはADC2,3を設けずにアナログ信号のまま差動アンプDC2に入力してもよい。
S1’、S2’、α(CFDからCFD+CSへの電荷分配比)は以下の数式により表される。
S2’=S2×α (2)
α=CFD/(CFD+CS) (3)
これには、まず、S1をコンパレータCPに入力し、予め設定した基準電位V0と比較する。一方、S1とS1+S2はセレクタSEに入力され、上記のコンパレータCPの出力に応じて、S1とS1+S2のどちらかが選択されて出力される。基準電位V0はフォトダイオードPDの容量に応じて飽和する前の電位が選択され、例えば0.3V程度とする。
即ち、S1からV0を引いて負となれば、即ち、S1がV0よりも小さければ、フォトダイオードPDは飽和していないと判断され、S1が出力される。
逆に、S1からV0を引いて正となれば、即ち、S1がV0よりも大きければ、フォトダイオードPDは飽和していると判断され、S1+S2が出力される。
また、差動アンプDC1およびフレームメモリFM以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプDC1およびフレームメモリFMに入力する前にA/D変換を行い、差動アンプDC1およびフレームメモリFM以降をデジタル処理することが好ましい。この場合、用いるA/Dコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。
例えば、基準電位V0(例えば0.3V)として、これより低照度側では図12(A)で示される信号S1を用い、高照度側では図12(B)で示される信号S1+S2を用いる。
このとき、両グラフにおいて低照度領域にノイズNoiseが現れるが、これは信号S1の方が信号S1+S2よりも小さく、低照度側では信号S1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、CFDの飽和電位は画素毎にばらつきを有しており、電荷数で1×104〜2×104程度でばらついているが、この領域に入る前にCFD+CSを用いた信号S1+S2に切り換えてしまうので、CFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位V0がばらついても、基準電位の近傍一帯でCFDの電荷数とCFD+CSの電荷数は一致するので、基準電位付近においては、信号S1を用いても、信号S1+S2を用いても、問題はない。
ただし、容量CFD+CSを用いると、同じ光量を照射して同じ電荷数を得てもCSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位0.3Vを超えるまでの低照度側ではCFDで表示したグラフの信号S1を用い、0.3Vを超える高照度側では、CFD+CSと表示したグラフの信号S1+S2に切り替えて用いる。
本実施形態の固体撮像装置において、ソースフォロワのゲインを1にすることにより、FD従来構造では1fF程度あったFD(フローティングディフュージョン)容量がほぼ半減する。
フローティングディフュージョンの容量Cfdを含むFDコンタクト周りの容量は、0.25μmルールでは、従来構造においても本実施形態においても0.3fF程度である。
一方、ソースフォロワのゲートソース間容量Cgsを含むソースフォロワトランジスタ周りの容量としては、ゲインを1としたことにより、0.5fF程度あるCox+Cgsが実質的にゼロとみなせるようになるため、ソースフォロワトランジスタのCgdだけが残り、従来構造の0.7fFから0.2fF程度にまで下がる。
上記により、FDコンタクト周りの容量とソースフォロワトランジスタ周りの容量を合計したFD容量は、1.0fF程度から0.5fFに半減する。
ここで、FD容量が非常に小さいと、リセットトランジスタのゲートとFD部の容量結合によりリセットレベルがかなり低くなってしまう。例えば、FD容量が半減した場合、フィードスルーによるリセットレベルの変動が倍になる。
さらに、FD容量が小さいために、従来と同じ数の電荷がPDから転送されても、振幅が倍となってしまう。
上記のことから、FD容量が減少することにより、FDの飽和信号電子数も急激に減少することになる。
図4(A)を参照すると、ソースフォロワのゲート−ソース間容量は、ソースフォロワTr4のn+型半導体領域40に接続する第2配線65とソースフォロワTr4のゲート電極60に接続する第1配線62間の容量に相当する。即ち、ブートストラップは、第2配線65の電位を制御することにより、フローティングディフュージョンFDの電位を制御することになる。
ここで、図4(A)に示すように、ソースフォロワTr4のゲート電極60に接続する第1配線62とソースフォロワTr4のn+型半導体領域40に接続する第2配線65は第2層間絶縁膜53を介して重なり領域を有しており、第1配線62、第2層間絶縁膜53及び第2配線65から静電容量素子を構成することで、ソースフォロワのゲート−ソース間容量Cgsを大きくするとることが可能となり、上記のブートストラップ動作を効果的に行うことが可能となる。
露光時間が終了して、水平ブランキング期間が開始した直後に、画素出力線に接続したリセットスイッチφXCLRをonにして、画素出力線を0Vにリセットする。
ここで、上記のリセットスイッチφXCLRをonにしている間に、駆動ラインφS1+N1,φN1,φS1'+S2'+N2,φN2についてもonとすることにより、ノイズN2,ノイズN1,信号S1+N1,信号S1’+S2’+N2の各信号を一時的に記憶しておく静電容量素子をもリセットする。
上記以外については、実質的に図7のタイミングチャートと同様である。また、このリセット動作を行う回路の構成については、図10に記載のとおりである。
例えば、1画素あたりのトランジスタが5個のCMOSセンサについて説明しているが、これ以上の数のトランジスタを有するCMOSセンサにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
Claims (8)
- チャネル形成領域を有する第1導電型の第1半導体層と、
前記第1半導体層の前記チャネル形成領域上においてゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部における前記第1半導体層の表層部に形成された第2導電型の1対の第2半導体層と、
前記チャネル形成領域の下方の所定の深さにおける前記第1半導体層中に形成され、一方の第2半導体層に接続して形成された第2導電型の第3半導体層と
を有する電界効果トランジスタ。 - 前記第1半導体層中において、前記第3半導体層と他方の前記第2半導体層の間に第1導電型のパンチスルー防止層が形成されている
請求項1に記載の電界効果トランジスタ。 - 光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタと、
チャネル形成領域を有する第1導電型の第1半導体層と、前記第1半導体層の前記チャネル形成領域上においてゲート絶縁膜を介して形成され、前記フローティングディフュージョンに接続されたゲート電極と、前記ゲート電極の両側部における前記第1半導体層の表層部に形成された第2導電型の1対の第2半導体層と、前記チャネル形成領域の下方の所定の深さにおける前記第1半導体層中に形成され、一方の第2半導体層に接続して形成された第2導電型の第3半導体層とを有する電界効果トランジスタである増幅トランジスタと
を有する画素が半導体基板にアレイ状に複数個集積されている
固体撮像装置。 - 前記電界効果トランジスタを構成する前記第1半導体層中において、前記第3半導体層と他方の前記第2半導体層の間に第1導電型のパンチスルー防止層が形成されている
請求項3に記載の固体撮像装置。 - 前記フローティングディフュージョン及び前記ゲート電極を接続して形成された第1配線と、
一方の前記第2半導体層に接続して形成された第2配線と
をさらに有し、
前記第1配線と前記第2配線が絶縁膜を介して重なり領域を有し、前記第1配線、前記絶縁膜及び前記第2配線から静電容量素子が構成される
請求項3または4に記載の固体撮像装置。 - 前記第2配線の電位を制御することにより、前記フローティングディフュージョンの電位を制御する
請求項3〜5のいずれかに記載の固体撮像装置。 - 前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び/または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する
請求項3〜6のいずれかに記載の固体撮像装置。 - 前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する
請求項3〜7のいずれかに記載の固体撮像装置。
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