JP7455525B2 - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の製造方法、および電子機器 Download PDF

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Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。
ＣＭＯＳイメージセンサの各画素は、たとえば１個のフォトダイオードに対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子（増幅素子）としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタの４素子を能動素子として含んで構成される（たとえば特許文献１参照）。
ところで、特性向上のため、広ダイナミックレンジを持つ高画質のＣＭＯＳイメージセンサを実現する方法が種々提案されている（たとえば特許文献２参照）。
この広ダイナミックレンジ化ＣＭＯＳイメージセンサは、上記した転送トランジスタ、リセットトランジスタト、ソースフォロワトランジスタ、および選択トランジスタの４素子に加えて、以下の素子を有する。
すなわち、この広ダイナミックレンジ化ＣＭＯＳイメージセンサは、フォトダイオードＰＤの蓄積電荷が転送されるフローティングディフュージョンＦＤからの電荷を蓄積する蓄積キャパシタ（ＣＳ）、および蓄積キャパシタに蓄積されていた電荷とフローティングディフュージョンに蓄積されていた電荷とを混合させる蓄積トランジスタ（ＣＳ読み出しスイッチ）を含んで構成される。
このＣＭＯＳイメージセンサは、混合前にフローティングディフュージョンに蓄積されていた電荷を読み出すとともに、混合後に混合された電荷を読み出すことにより、広ダイナミックレンジ化を実現している。
また、各画素において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）が広く用いられている。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
なお、フォトダイオード（ＰＤ）の感度は、たとえば露光時間を変えたりすることで変更できる。
埋め込み型フォトダイオード（ＰＰＤ）は、たとえばｎ型半導体層を形成し、このｎ型半導体層の表面、すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体層を形成して構成される。
特開２００５－２２３６８１号公報 特許４３１７１１５号公報
上述したように、特許文献２に記載されたＣＭＯＳイメージセンサでは、フォトダイオードＰＤと蓄積キャパシタＣＳを備え、フォトダイオードＰＤよりも容量密度の高い蓄積キャパシタＣＳに信号電荷を保持することで、最大信号が増え、ダイナミックレンジＤＲの拡大を実現している。
しかしながら、特許文献２に記載されたＣＭＯＳイメージセンサにおいて、蓄積キャパシタＣＳの容量を大きく設定すると、フォトダイオードＰＤ開口が下がり、感度が低下する。
一方、フォトダイオードＰＤの受光面積を大きく設定すると、蓄積キャパシタＣＳの占有面積が小さくなり、結果としてダイナミックレンジが低下する。
本発明は、広ダイナミックレンジ化および高感度化の両立を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の少なくとも側部に形成された第２導電型半導体層と、前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続された蓄積トランジスタと、前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、前記蓄積容量素子は、前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている。
本発明の第２の観点の固体撮像装置の製造方法は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して、前記第１基板面側と前記第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、前記光電変換部の前記第１導電型半導体層の少なくとも側部に第２導電型半導体層を形成するステップと、前記光電変換部に蓄積された電荷を転送可能な転送トランジスタを形成するステップと、前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンを形成するステップと、前記フローティングディフュージョンに接続された蓄積トランジスタを形成するステップと、前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子を形成するステップと、を有し、前記蓄積容量素子を形成するステップにおいては、前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成する。
本発明の第３の観点の電子機器は、固体撮像装置と、記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の少なくとも側部に形成された第２導電型半導体層と、前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続された蓄積トランジスタと、前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、前記蓄積容量素子は、前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている。
本発明によれば、広ダイナミックレンジ化および高感度化の両立を実現することが可能となる。
本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本第１の実施形態に係る画素の一例を示す回路図である。 本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 本発明の第１の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第２の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第２の実施形態に係る画素の構成例を示す平面図である。 本発明の第３の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第４の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第５の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第６の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第７の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の第８の実施形態に係る画素の構成例を示す平面図および簡略断面図である。 本発明の第９の実施形態に係る画素の構成例を示す平面図および簡略断面図である。 本発明の第１０の実施形態に係る画素の構成例を示す平面図および簡略断面図である。 本発明の第１１の実施形態に係る画素の構成例を示す簡略断面図である。 本第１１の実施形態に係る画素の転送トランジスタ下の断面の蓄積時間中のポテンシャルプロファイルを示す図である。 本発明の第１２の実施形態に係る画素の構成例を示す簡略断面図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば裏面照射型のＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
本第１の実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０に行列状に配列される画素（または画素部２０）を有し、かつその画素ＰＸＬは光電変換部としての埋め込み型フォトダイオード（ＰＰＤ）を含んで形成される。
本実施形態の画素ＰＸＬは、光が照射される第１基板面側（たとえば裏面側）と、第１基板面側と対向する側の第２基板面側（前面側）とを有する基板と、基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型（たとえば本実施形態においてはｎ型）半導体層（以下、ｎ層という場合もある）を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部（フォトダイオードＰＤ１）と、光電変換部の第１導電型半導体層の少なくとも側部に形成された第２導電型（本実施形態においてはｐ型）半導体層（以下、ｐ層という場合もある）と、を有している。
さらに、画素ＰＸＬは、光電変換部に蓄積された電荷を転送可能な転送トランジスタと、転送トランジスタを通じて電荷が転送されるフローティングディフュージョンＦＤ１と、フローティングディフュージョンに接続された蓄積トランジスタと、蓄積トランジスタを介してフローティングディフュージョンＦＤ１からの電荷を蓄積する蓄積容量素子としての蓄積キャパシタＣＳ１と、を有している。
そして、画素ＰＸＬにおいて、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面側において、基板面に対して直交する方向で光電変換部の少なくとも一部と空間的に重なり部分を持つように形成されている。
本第１の実施形態において、蓄積容量素子である蓄積キャパシタＣＳ１は、基板の第２基板面の表面に形成された第２導電型（ｐ型）半導体領域により形成される第１電極と、第２基板面上に基板面に対して直交する方向で所定間隔をおいて第１電極と対向するように形成された第２電極と、を含む。
光電変換部は、第１導電型半導体層（ｎ層）の第２基板面側の表面に側部の第２導電型半導体層（ｐ層）より不純物濃度の濃い第２導電型半導体領域（ｐ＋領域）が形成されている。
そして、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面側の表面に形成された第２導電型半導体領域（ｐ＋領域）が第１電極として共用されている。
本第１の実施形態において、基板は、基板面に対して直交する方向において、第２基板面から第１基板面に向かって第１の深さを持つ第１領域と、第１の深さより深い第２の深さを持つ第２領域と、を含み、第２導電型半導体領域（ｐ＋領域）は、光電変換部の第１領域にある第１導電型半導体層（ｎ層）の第２基板面側の表面上に形成されている。
本実施形態において、読み出し部７０は、一つの読み出し期間に、第１容量に応じた第１変換利得で画素信号の読み出しを行う第１変換利得モード読み出しと、第２容量（第１容量と異なる）に応じた第２変換利得で画素信号の読み出しを行う第２変換利得モード読み出しと、を行うことが可能に構成されている。
すなわち、本実施形態の固体撮像装置１０は、一度の蓄積期間（露光期間）に光電変換された電荷（電子）に対して、一つの読み出し期間に、画素内部にて、第１変換利得（たとえば高変換利得：ＨＣＧ）モードと第２変換利得（低変換利得：ＬＣＧ）モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力するダイナミックレンジが広い固体撮像素子として提供される。
なお、通常の画素読み出し動作においては、読み出し部７０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第１変換利得モード読み出し（ＨＣＧ）と第２変換利得モード読み出し（ＬＣＧ）は、読み出しスキャン期間に行われる。
以下、固体撮像装置１０の各部の構成および機能の概要を説明した後、埋め込み型ダイオード（ＰＰＤ）部を有する画素ＰＸＬの具体的な構成例について詳述する。
（画素部２０および画素ＰＸＬの構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
図２は、本実施形態に係る画素の一例を示す回路図である。
この画素ＰＸＬは、たとえば光電変換部（光電変換素子）であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、電荷転送ゲート部（転送素子）としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒ、選択素子としての選択トランジスタＳＥＬ１－Ｔｒ、蓄積素子としての蓄積トランジスタＳＧ１－Ｔｒ、および蓄積容量素子としての蓄積キャパシタＣＳ１をそれぞれ一つずつ有する。
フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない４トランジスタ（４Ｔｒ）画素を採用している場合にも有効である。
各画素ＰＸＬにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
転送トランジスタＴＧ１－Ｔｒは、埋め込み型フォトダイオード（ＰＰＤ）とフローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）１の間に接続され、制御信号ＴＧを通じて制御される。
転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
リセットトランジスタＲＳＴ１－Ｔｒは、図２の例では、電源電位ＶＤＤとフローティングディフュージョンＦＤ１に接続された蓄積トランジスタＳＧ１―Ｔｒの間に接続され、制御信号ＲＳＴを通じて制御される。
リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、蓄積トランジスタＳＧ１―Ｔが導通状態のときにフローティングディフュージョンＦＤ１を電源電位ＶＤＤにリセットする。
蓄積トランジスタＳＧ１―Ｔｒは、たとえばソースがフローティングディフュージョンＦＤ１に接続されている。
蓄積キャパシタＣＳ１は、第１電極ＥＬ１が基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、第２電極ＥＬ２が蓄積トランジスタＳＧ１－Ｔｒの容量接続ノードＮＤ１としてのドレインに接続されている。
蓄積トランジスタＳＧ１－Ｔｒは、制御線を通じてゲートに印加される制御信号ＳＧにより制御される。
蓄積トランジスタＳＧ１－Ｔｒは、制御信号ＳＧがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１とを接続する。
第１変換利得(高変換利得：ＨＣＧ)信号読み出し処理時には、蓄積トランジスタＳＧ１－Ｔｒは非導通状態に保持され、フローティングディフュージョンＦＤ１の電荷と蓄積キャパシタＣＳ１の電荷を分離させて読み出し処理が実行される。
第２変換利得（低変換利得：ＬＣＧ）信号読み出し処理時には、蓄積トランジスタＳＧ１－Ｔｒは導通状態に保持され、フローティングディフュージョンＦＤ１の電荷と蓄積キャパシタＣＳ１の電荷を共有(混合)させて読み出し処理が実行される。
図２の例では、蓄積トランジスタＳＧ１―Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１―Ｔｒとの間に接続され、その接続ノードと基準電位ＶＳＳとの間に蓄積キャパシタＣＳ１が接続されている。ただし、接続形態はこれに限定されない。
たとえば、リセットトランジスタＲＳＴ１－Ｔｒと蓄積トランジスタＳＧ１－Ｔｒは、フローティングディフュージョンＦＤ１に個別に直接接続されていてもよい。
ソースフォロワトランジスタＳＦ１－Ｔｒと選択トランジスタＳＥＬ１－Ｔｒは、電源電位ＶＤＤと電流源ＩＳが接続された垂直信号線ＬＳＧＮ１の間に直列に接続されている。
ソースフォロワトランジスタＳＦ１－ＴｒのゲートにはフローティングディフュージョンＦＤ１が接続され、選択トランジスタＳＥＬ１－Ｔｒは制御信号ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ１－Ｔｒは、制御信号ＳＥＬがＨレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ１－ＴｒはフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた利得をもって電圧信号に変換した列出力の読み出し信号ＶＳＬを垂直信号線ＬＳＧＮ１に出力する。
これらの動作は、たとえば転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１１－Ｔｒ、選択トランジスタＳＥＬ１－Ｔｒ、および蓄積トランジスタＳＧ１－Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧ、ＬＳＧはそれぞれＮ本、垂直信号線ＬＳＧＮ１はＭ本ある。
図１においては、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧ、ＬＳＧを１本の行走査制御線として表している。
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤ１に蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。
このように、読み出し回路４０は、たとえば図３（Ａ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
あるいは、読み出し回路４０は、たとえば図３（Ｂ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
また、読み出し回路４０は、たとえば図３（Ｃ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。
水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
以上、固体撮像装置１０の各部の構成および機能の概要について説明した。
次に、本第１の実施形態に係る画素の構成等について詳述する。
（画素２００（ＰＸＬ）の具体的な構成例）
図４は、本発明の第１の実施形態に係る画素の構成例を示す簡略断面図である。
なお、ここでは、埋め込み型フォトダイオード（ＰＰＤ）を含む画素を符号２００で表す。
図４の画素２００は、光Ｌが照射される第１基板面２１１側（たとえば裏面側）と第１基板面２１１側と対向する側の第２基板面２１２側（前面側）とを有する半導体基板（以下、単に基板という）２１０を有する。
画素２００は、基板２１０に対して埋め込むように形成された第１導電型（本実施形態においてはｎ型）半導体層（ｎ層）２２１を含み、受光した光の光電変換機能および電荷蓄積機能を有するフォトダイオードＰＤ１としての光電変換部２２０と、光電変換部２２０のｎ層（第１導電型半導体層）２２１の少なくとも側部に形成された第２導電型（本実施形態においてはｐ型）半導体層２３０と、を有している。
さらに、画素２００は、光電変換部２２０に蓄積された電荷を転送可能な転送トランジスタＴＧ１－Ｔｒと、転送トランジスタＴＧ１－Ｔｒを通じて電荷が転送されるフローティングディフュージョンＦＤ１と、フローティングディフュージョンＦＤ１にソースが接続された蓄積トランジスタＳＧ１－Ｔｒと、蓄積トランジスタＳＧ１－Ｔｒのドレイン側を介してフローティングディフュージョンＦＤ１からの電荷を蓄積する蓄積容量素子としての蓄積キャパシタＣＳ１と、を有している。
画素２００において、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面２１２側において、基板面に対して直交する方向（図中の直交座標系のＺ方向）で光電変換部２２０と空間的に重なり部分を持つように形成されている。
本第１の実施形態において、基板２１０は、基板面に対して直交する方向（図中の直交座標系のＺ方向）において、第２基板面２１２から第１基板面２１１に向かって第１の深さＤＰ１を持つ第１領域ＡＲ１と、第１の深さＤＰ１より深いさらに第２の深さＤＰ２を持つ第２領域ＡＲ２との２層構造を有している。
この２層構造に対応して、図４の光電変換部２２０およびｐ層（第２導電型半導体層）２３０においては、基板２１０の基板面に直交する方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
光電変換部２２０は、第２領域ＡＲ２のｎ層（第１導電型半導体層）２２１と、第１領域ＡＲ１のｎ層（第１導電型半導体層）２２２の２層構造を有する。
ｐ層（第２導電型半導体層）２３０においては、第２領域ＡＲ２のｐ層（第２導電型半導体層）２３１と、第１領域ＡＲ１のｐ層（第２導電型半導体層）２３２の２層構造を有する。
さらに、光電変換部２２０においては、第１領域ＡＲ１のｎ層（第１導電型半導体層）２２２の第２基板面２１２側の表面に側部のｐ層（第２導電型半導体層）２３０より不純物濃度の濃い第２導電型半導体領域（ｐ＋領域）２２３が形成されている。
そして、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面２１２側の表面に形成されたｐ＋領域（第２導電型半導体領域）２２３が第１電極ＥＬ１として共用されている。
すなわち、本第１の実施形態において、蓄積容量素子である蓄積キャパシタＣＳ１は、基板２１０の第２基板面２１２の表面に形成されたｐ＋領域（第２導電型半導体領域）２２３により形成される第１電極ＥＬ１と、第２基板面２１２上に基板面に対して直交する方向で所定間隔をおいて第１電極ＥＬ１と対向するように形成された第２電極ＥＬ２と、を含んで構成されている。
本第１の実施形態においては、光電変換部２２０のｎ層（第１導電型半導体層）２２１およびｐ層（第２導電型半導体層）２３０の第１基板面２１１側の表面に平坦層２２４が形成されている。
なお、この平坦層２２４の光入射側には、カラーフィルタ部ＣＦが形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１としての光電変換部２２０およびｐ層（第２導電型半導体層）２３０に対応するようにマイクロレンズＭＣＬが形成されている。
本第１の実施形態において、第１領域ＡＲ１のｐ層（第１導電型半導体層）２３２に対して、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１、および蓄積トランジスタＳＧ１－Ｔｒが形成されている。
フローティングディフュージョンＦＤ１は、基板２１０の第２基板面２１２の表面に、光電変換部２２０のｎ層（第１導電型半導体層）２２１，２２２より不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３３として形成されている。
蓄積トランジスタＳＧ１－Ｔｒの蓄積キャパシタＣＳ１との容量接続ノードＮＤ１は、基板２１０の第２基板面２１２の表面に、光電変換部２２０のｎ層（第１導電型半導体層）２２１，２２２より不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３４として形成されている。
このノードＮＤ１としてのｎ＋領域２３４は配線層ＷＲ１を介して蓄積キャパシタＣＳ１の第２電極ＥＬ２に接続されている。
転送トランジスタＴＧ１－Ｔｒは、ｐ＋領域（第２導電型半導体領域）２２３とフローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３間の基板２１０の第２基板面２１２上に配置されたゲート電極２５１を含んで形成されている。
蓄積トランジスタＳＧ１－Ｔｒは、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３と容量接続ノードＮＤ１としてのｎ＋領域（第１導電型半導体領域）２３４間の基板２１０の第２基板面２１２上に配置されたゲート電極２５２を含んで形成されている。
このように、本第１の実施形態の画素２００において、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面２１２側において、基板面に対して直交する方向（図中の直交座標系のＺ方向）で光電変換部２２０と空間的に重なり部分を持つように、基板２１０の第２基板面２１２の表面に形成されたｐ＋領域（第２導電型半導体領域）２２３により形成される第１電極ＥＬ１と、第２基板面２１２上に基板面に対して直交する方向で所定間隔をおいて第１電極ＥＬ１と対向するように形成された第２電極ＥＬ２と、を含んで構成されている。
したがって、蓄積キャパシタＣＳ１の容量を大きく設定したとしても、フォトダイオードＰＤ１開口が下がり、感度が低下することを防止することが可能となり、しかも、フォトダイオードＰＤ１の受光面積を大きく設定したとしても蓄積キャパシタＣＳ１の占有面積が小さくなり、結果としてダイナミックレンジが低下することを防止することが可能となる。
すなわち、本第１の実施形態によれば、広ダイナミックレンジ化および高感度化の両立を実現することが可能となる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係る画素の構成例を示す簡略断面図である。
図６（Ａ）および（Ｂ）は、本発明の第２の実施形態に係る画素の構成例を示す平面図である。
本第２の実施形態の画素２００Ａが、第１の実施形態の画素２００（図４）と異なる点は次の通りである。
第１の実施形態の画素２００は、蓄積容量素子である蓄積キャパシタＣＳ１は、第２基板面２１２側において、基板面に対して直交する方向（図中の直交座標系のＺ方向）で光電変換部２２０と空間的に重なり部分を持つように、基板２１０の第２基板面２１２の表面に形成されたｐ＋領域（第２導電型半導体領域）２２３により形成される第１電極ＥＬ１と、第２基板面２１２上に基板面に対して直交する方向で所定間隔をおいて第１電極ＥＬ１と対向するように形成された第２電極ＥＬ２と、を含んで構成されている。
これに対して、本第２の実施形態の画素２００Ａは、蓄積容量素子である蓄積キャパシタＣＳ１Ａは、第２基板面２１２側において、基板面に対して直交する方向（図中の直交座標系のＺ方向）で光電変換部２２０と空間的に重なり部分を持つように次の構成を有する。
すなわち、画素２００Ａは、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの第２基板面２１２に対向する部分の面積が、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａの第２基板面２１２に対向する部分より面積が大きく形成されている。
換言すれば、画素２００Ａは、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａが図中のＸ方向およびＹ方向に延設するように形成され、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａが第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの領域境界部の一縁部に形成されている。
そして、画素２００Ａは、蓄積容量素子である蓄積キャパシタＣＳ１Ａの第１電極ＥＬ１は、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａにおけるｎ層（第１導電型半導体層）２２２Ａが形成されていない面と対向するように、第１領域ＡＲ１においてｐ層（第２導電型半導体層）２３２Ａを介して基板２１０の第２基板面２１２の表面に、光電変換部２２０Ａのｎ層２２１Ａ，２２２Ａより不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３５として形成されている。
蓄積キャパシタＣＳ１Ａの第２電極ＥＬ２は、第２基板面２１２上に基板面に対して直交する方向で所定間隔をおいて第１電極ＥＬ１と対向するように形成されている。
このように、蓄積キャパシタＣＳ１ＡはＭＯＳ容量として形成されている。
なお、第１電極ＥＬ１は配線層ＷＬ２により基準電位（ここではグランドＧＮＤ）に接続されている。
このような構成を有する画素２００Ａによれば、蓄積キャパシタＣＳ１Ａの第１電極ＥＬ１が不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３５として形成されていることから、容量密度や線形性を高めることができる。
ただし、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａが蓄積キャパシタＣＳ１Ａと対向していないことから、長波長の入射光の一部の浅い領域で光電変換された電子は、蓄積キャパシタＣＳ１Ａの基板側グランドＧＮＤから排出されるため、長波長の感度が低下することが懸念される。
この感度の低下は、基板を厚くし、より深いｎ型およびｐ型のイオン注入を用いることで回避することができる。
図５並びに図６（Ａ）および（Ｂ）に示すように、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａは画素中心からずらして形成されていることから、蓄積キャパシタＣＳ１Ａの面積効率を高め、より大きなキャパシタを実現することができ、ダイナミックレンジを拡大することが可能となる。
ここで、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａで発生した光電変換電子は、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａとのオーバーラップ領域を通じて、ポテンシャル勾配によって第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに転送され蓄積される。
また、図５並びに図６（Ａ）および（Ｂ）に示すように、画素２００Ａにおいて、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの領域を小さくして、その専有面積を、専有面積の小さいｎ層（第１導電型半導体層）２２２Ａに近づけることで、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。たとえば、ｎ層（第１導電型半導体層）２２１Ａを形成すべく割り当てられている形成領域に意図的にｐ型（第２導電型）のエピタキシャル（ｅｐｉ）領域を広く残すことによりｎ層（第１導電型半導体層）２２１Ａの実質的な領域を小さくする。
ここで、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの形成領域と第２領域ＡＲ２のｐ層（第２導電型半導体層）２３１Ａの間のエピタキシャル（ｅｐｉ）領域で発生した光電変換電子は、ポテンシャルの勾配によって第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに転送され蓄積される。
また、図６（Ｂ）に示すように、画素２００Ａにおいて、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの形成領域を、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに電荷が転送され易い形状、たとえば台形やＬ字型などにして、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａへ電子が流れやすい形状にしてもよい。
図６（Ｂ）の例では、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの形状が、平面視して、電荷転送方向であるｎ層（第１導電型半導体層）２２２Ａに向かって徐々に広がる台形状に形成されている。
（第３の実施形態）
図７は、本発明の第３の実施形態に係る画素の構成例を示す簡略断面図である。
本第３の実施形態の画素２００Ｂが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第３の実施形態の画素２００Ｂは、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａの一部に不純物濃度の薄いｐ－領域（第２導電型半導体領域）２２５が形成されている。
これにより、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。
また、本第３の実施形態の画素２００Ｂは、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａの一部に不純物濃度の薄いｐ－領域（第２導電型半導体領域）２２６が形成されている。
これにより、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。
また、本第３の実施形態の画素２００Ｂは、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａと第２領域ＡＲ２のｐ層（第２導電型半導体層）２３１Ａの間に、ｐ型のエピタキシャル（ｅｐｉ）領域２２７が広く残されており、ｎ層（第１導電型半導体層）２２１Ａの実質的な領域を小さくしてある。
これによっても、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。
ここで、第２領域ＡＲ２にあるｎ層（第１導電型半導体層）２２１Ａと第２領域ＡＲ２のｐ層（第２導電型半導体層）２３１Ａの間のエピタキシャル（ｅｐｉ）領域２２７で発生した光電変換電子は、ポテンシャルの勾配によって第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに転送され蓄積される。
（第４の実施形態）
図８は、本発明の第４の実施形態に係る画素の構成例を示す簡略断面図である。
本第４の実施形態の画素２００Ｃが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第４の実施形態の画素２００Ｃは、第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａの一部に不純物濃度の薄いｐ－領域（第２導電型半導体領域）２２８が形成されている。
これにより、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。
本第４の実施形態の画素２００Ｃは、第２領域ＡＲ２にあるｎ層（１導電型半導体層）２２１Ａが第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａと接する側のｎ層領域２２１Ａ－１より第１基板面２１１側のｎ層領域２２１Ａ－２，２２１Ａ－３の方が小さくなるように形成されている。
より具体的には、第１基板面２１１側のｎ層領域２２１Ａ－２，２２１Ａ－３は、ｐ型のエピタキシャル（ｅｐｉ）領域２２７Ｃを介在させて隔てて形成されている。
これにより、フォトダイオードＰＤ１である光電変換部２２０のピーク電圧位置を第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに形成し、蓄積電荷（信号）の転送残り（残像）を低減することが可能となる。
この構成においては、第１基板面２１１側のｎ層領域２２１Ａ－２，２２１Ａ－３で発生した光電変換電子はｎ層領域２２１Ａ－１を介して第１領域ＡＲ１にあるｎ層（第１導電型半導体層）２２２Ａに転送され蓄積される。
（第５の実施形態）
図９は、本発明の第５の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図９においては、理解を容易にするために、構成の変更、追加部分を含む第１領域ＡＲ１における構成を大きく示し、第２領域は省略してある。第２領域の構成としては、上述した第２、第３または第４の実施形態（図５～図８）の構成等を適用可能である。
本第５の実施形態の画素２００Ｄが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第５の実施形態の画素２００Ｄは、蓄積トランジスタＳＧ１－Ｔｒのゲート電極２５２下の第２基板面２１２側に、容量接続ノードＮＤ１としてのｎ＋領域（第１導電型半導体領域）２３４に接続された、光電変換部２２０Ａのｎ層（第１導電型半導体層）２２１Ａ，２２２Ａより不純物濃度の薄いｎ－領域（第１導電型半導体領域）２３６が形成されている。
これにより、蓄積トランジスタＳＧ１－Ｔｒのゲート電極２５２下のポテンシャル勾配を形成し、蓄積トランジスタＳＧ１－Ｔｒをオフした際のチャージインジェクションがフローティングディフュージョンＦＤ１ではなく、蓄積キャパシタＣＳ１Ａに流れ込むようにする。
フローティングディフュージョンＦＤ１側は高感度を実現するため容量が小さい一方、蓄積キャパシタＣＳ１側は高飽和を実現するため容量が大きいため、電圧変換されたチャージインジェクションが小さくなり、信号フルスケールの拡大や低電圧化を実現することが可能となる。
なお、画素２００Ｄが、フローティングディフュージョンＦＤ１が、複数の光電変換部２２０および転送トランジスタＴＧ１－Ｔｒにより共有されている共有型画素として形成されている場合は、図９中破線で示すように、蓄積トランジスタＳＧ１－Ｔｒのゲート電極２５２下の第２基板面２１２側に、ＦＤノードとしてのｎ＋領域（第１導電型半導体領域）２３３に接続された、光電変換部２２０Ａのｎ層（第１導電型半導体層）２２１Ａ，２２２Ａより不純物濃度の薄いｎ－領域（第１導電型半導体領域）２３７が形成されていてもよい。
共有型画素の場合は、ＦＤノードとしてのｎ＋領域（第１導電型半導体領域）２３３を信号読出し前にリセットすることが可能なため、蓄積トランジスタＳＧ１－Ｔｒのゲート電極２５１下のフローティングディフュージョンＦＤ１側に不純物濃度の薄いｎ－を注入する。
（第６の実施形態）
図１０は、本発明の第６の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図１０においては、理解を容易にするために、構成の変更、追加部分を含む第１領域ＡＲ１における構成を大きく示し、第２領域は省略してある。第２領域の構成としては、上述した第２、第３または第４の実施形態（図５～図８）の構成等を適用可能である。
本第６の実施形態の画素２００Ｅが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第６の実施形態の画素２００Ｅは、リセットトランジスタＲＳＴ１－Ｔｒが形成されている。
ここでは、図２の例のように、たとえば、蓄積トランジスタＳＧ１―Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１―Ｔｒとの間に接続され、その接続ノードと基準電位ＶＳＳとの間に蓄積キャパシタＣＳ１Ａが接続されている構成が採用されている。
リセットトランジスタＲＳＴ１－Ｔｒの蓄積キャパシタＣＳ１Ａおよび蓄積トランジスタＳＧ１－Ｔｒ（さらにはフローティングディフュージョンＦＤ１）との接続ノードは、基板２１０の第２基板面２１２の表面に、光電変換部２２０Ａのｎ層（第１導電型半導体層）２２１Ａ、２２２Ａより不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３８として形成され、電源電位ＶＤＤとの電源接続ノードは、基板２１０の第２基板面２１２の表面に、光電変換部２２０Ａのｎ層（第１導電型半導体層）２２１Ａ，２２２Ａより不純物濃度の濃いｎ＋領域（第１導電型半導体領域）２３９として形成されている。
リセットトランジスタＲＳＴ１－Ｔｒは、接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３８と電源接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３９間の基板２１０の第２基板面２１２上に配置されたゲート電極２５３を含んで形成されている。
そして、本第６の実施形態の画素２００Ｅにおいては、リセットトランジスタＲＳＴ１－Ｔｒのゲート電極２５３下の第２基板面２１２側に、電源接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３９に接続された、光電変換部２２０のｎ層（第１導電型半導体層）２２１Ａ，２２２Ａより不純物濃度の薄いｎ－領域（第１導電型半導体領域）２４０が形成されている。
このように、リセットトランジスタＲＳＴ１－Ｔｒのゲート電極２５３下の第２基板面２１２側に、電源接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３９に接続された、不純物濃度の薄いｎ－領域（第１導電型半導体領域）２４０が形成されていることにより、ゲート電極２５３下のポテンシャル勾配を形成し、リセットトランジスタＲＳＴ１－Ｔｒをオフした際のチャージインジェクションが蓄積キャパシタＣＳ１（またはフローティングディフュージョンＦＤ１）ではなく電源電位ＶＡＡに流れ込むようにする。
これにより、チャージインジェクションが小さくなり、信号フルスケールの拡大や低電圧化を実現することが可能となる。
（第７の実施形態）
図１１は、本発明の第７の実施形態に係る画素の構成例を示す簡略断面図である。
なお、図１１においては、理解を容易にするために、構成の変更、追加部分を含む第１領域ＡＲ１における構成を大きく示し、第２領域は省略してある。第２領域の構成としては、上述した第２、第３または第４の実施形態（図５～図８）の構成等を適用可能である。
本第７の実施形態の画素２００Ｆが、第２の実施形態の画素２００Ａ（図５）と異なる点は、蓄積キャパシタＣＳ１がＳＴＩ（Shallow Trench Isolation）２４１により素子分離されている点にある。
本第７の実施形態によれば、第１電極ＥＬ１からｎ＋領域（第１導電型半導体領域）２３４を介して、蓄積キャパシタＣＳ１Ａの第２電極ＥＬ２にリークする暗電流を低減することができる。
（第８の実施形態）
図１２（Ａ）および（Ｂ）は、本発明の第８の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
本第８の実施形態の画素２００Ｇが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第８の実施形態の画素２００Ｇは、蓄積キャパシタＣＳ１Ａの第１電極ＥＬ１としてのｎ＋領域（第１導電型半導体領域）２３５と蓄積トランジスタＳＧ１－Ｔｒの容量接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３４との間の第２基板面２１２側の少なくとも表面部に、側部のｐ層（第２導電型半導体層）２３０より不純物濃度の濃い素子分離用ｐ＋領域（第２導電型半導体領域）２４２が形成されている。
これにより、第１電極ＥＬ１からｎ＋領域（第１導電型半導体領域）２３４を介して、蓄積キャパシタＣＳ１Ａの第２電極ＥＬ２にリークする暗電流を低減することができる。
また、本第８の実施形態の画素２００Ｇは、図１２（Ａ）に示すように、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３と素子分離用ｐ＋領域（第２導電型半導体領域）２４２との間に不純物濃度の薄いｐ－領域（第２導電型半導体領域）２４３が形成されている。
これにより、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３の接合容量を低減し、変換および感度の向上を図ることができる。
また、本第８の実施形態の画素２００Ｇは、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３と容量接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３４との間であって、これらｎ＋領域（第１導電型半導体領域）２３４より第２基板面２１２の表面から深い領域にｐ領域（第２導電型半導体領域）２４４が形成されている。
これにより、寄生感度を低減することができる。
また、本第８の実施形態の画素２００Ｇは、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３と容量接続ノードとしてのｎ＋（第１導電型半導体領域）２３４がアクティブ領域を制限するためのリング部２４５，２４６により囲われている。
アクティブ領域を狭めることにより、長波長の入射光の一部の浅い領域で光電変換された電子が、蓄積トランジスタのソースおよび（または）ドレインに転送され、寄生感度を低減することができる。
（第９の実施形態）
図１３（Ａ）および（Ｂ）は、本発明の第９の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
なお、図１３（Ｂ）においては、理解を容易にするために、構成の変更、追加部分を含む第１領域ＡＲ１における構成を大きく示し、第２領域は省略してある。第２領域の構成としては、上述した第２、第３または第４の実施形態（図５～図８）の構成等を適用可能である。
本第９の実施形態の画素２００Ｈが、第６の実施形態の画素２００Ｅ（図１０）と異なる点は次の通りである。
本第９の実施形態の画素２００Ｈは、蓄積キャパシタＣＳ１がＳＴＩ（Shallow Trench Isolation）２４１により素子分離されている。
そして、リセットトランジスタＲＳＴ１－Ｔｒのゲート電極２５３が、ｎ＋領域を制限するためのリング部２４７により囲われており、ｎ型イオンの注入領域を狭めることで、ＳＴＩと蓄積キャパシタＣＳ１Ａのｎ＋領域２３５をｐ型イオン注入で分離し、ＳＴＩ界面から発生する暗電流が蓄積キャパシタＣＳ１Ａに蓄積されないようにすることで、ノイズを低減することが可能となる。
（第１０の実施形態）
図１４（Ａ）および（Ｂ）は、本発明の第１０の実施形態に係る画素の構成例を示す平面図および簡略断面図である。
なお、図１４（Ｂ）においては、理解を容易にするために、構成の変更、追加部分を含む第１領域ＡＲ１における構成を大きく示し、第２領域は省略してある。第２領域の構成としては、上述した第２、第３または第４の実施形態（図５～図８）の構成等を適用可能である。
本第１０の実施形態の画素２００Ｉが、第６の実施形態の画素２００Ｅ（図１０）および第９の実施形態の画素２００Ｈ（図１３）と異なる点は次の通りである。
本第１０の実施形態の画素２００Ｉは、リセットトランジスタＲＳＴ１－Ｔｒのソース（ＣＳ側）と蓄積トランジスタＳＧ１－Ｔｒのドレイン（ＣＳ側）およびソース（ＦＤ）をｐ型注入層（ｐ＋層）２４８で分離し、発生する暗電流がフローティングディフュージョンＦＤ１および蓄積キャパシタＣＳ１Ａに蓄積されないようにすることで、ノイズを低減することが可能となるように構成されている。
換言すると、画素２００Ｉは、蓄積キャパシタＣＳ１Ａの第１電極ＥＬ１としての第１導電型半導体領域であるｎ＋領域２３５とフローティングディフュージョンＦＤ１としての第１導電型半導体領域であるｎ＋領域２３３（図１４には図示せず）との間の第２基板面２１２側の少なくとも表面部に素子分離用第２導電型半導体領域であるｐ＋層２４８が形成されている。
なお、リセットトランジスタＲＳＴ１－Ｔｒのソース（ＣＳ側）と蓄積トランジスタＳＧ１－Ｔｒのドレイン（ＣＳ側）は共通でも良い。図１４（Ｂ）の例では、ｎ＋層２３８で共通化されている。
（第１１の実施形態）
図１５は、本発明の第１１の実施形態に係る画素の構成例を示す簡略断面図である。
本第１１の実施形態の画素２００Ｊが、第１の実施形態の画素２００（図４）と異なる点は次の通りである。
本第１１の実施形態の画素２００Ｊは、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３、蓄積トランジスタＳＧ１－Ｔｒ、および容量接続ノードＮＤ１としてのｎ＋領域（第１導電型半導体領域）２３４の直下に、フォトダイオードＰＤ１におけるオーバーフロー電荷用のオーバーフローパス２６１が形成されている。
オーバーフローパス２６１は、たとえばｎ型（第１導電型）の埋め込み層により形成される。
より具体的には、オーバーフローパス２６１は、第２基板面２１２の表面に形成された、転送トランジスタＴＧ１－Ｔｒのチャネル形成領域としてのｐ領域（第２導電型半導体領域）２３２ＴＧ、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３、蓄積トランジスタＳＧ１－Ｔｒのチャネル形成領域としてのｐ領域（第２導電型半導体領域）２３２ＳＧ、および容量接続ノードＮＤ１としてのｎ＋領域（第１導電型半導体領域）２３４より、第２基板面２１２の表面から深い領域に、たとえばｎ型（第１導電型）の埋め込み層として形成されている。
このオーバーフローパス２６１を有する画素２００Ｊにおいて、電荷蓄積時には、転送トランジスタＴＧ１－Ｔｒおよび蓄積トランジスタＳＧ１－Ｔｒは、ゲート電位がたとえば－１Ｖに保持されてアキュムレーション（蓄積）状態となり、シリコン界面で発生する暗電流電荷が抑制されつつ、飽和電荷以上の電荷は、オーバーフローパス２６１を介して、隣接画素その他へのブルーミングを伴うことなく、フローティングディフュージョンＦＤ１およびオーバーフローキャパシタとしての蓄積キャパシタＣＳ１に転送される。
図１６は、本第１１の実施形態に係る画素の転送トランジスタ下の断面の蓄積時間中のポテンシャルプロファイルを示す図である。
オーバーフローパス２６１は、図１５に示すように、転送トランジスタＴＧ１－Ｔｒ下の界面直下で暗電流低減に十分な深さに形成されるようにｎ型ドーパント濃度および埋め込み層の厚さが最適化されている。
（第１２の実施形態）
図１７は、本発明の第１２の実施形態に係る画素の構成例を示す簡略断面図である。
本第１２の実施形態の画素２００Ｋが、第２の実施形態の画素２００Ａ（図５）と異なる点は次の通りである。
本第１２の実施形態の画素２００Ｋは、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３、蓄積トランジスタＳＧ１－Ｔｒ、および容量接続ノードとしてのｎ＋領域（第１導電型半導体領域）２３４の直下に、フォトダイオードＰＤ１におけるオーバーフロー電荷用のオーバーフローパス２６２が形成されている。
オーバーフローパス２６２は、たとえばｎ型（第１導電型）の埋め込み層により形成される。
より具体的には、オーバーフローパス２６２は、第２基板面２１２の表面に形成された、転送トランジスタＴＧ１－Ｔｒのチャネル形成領域としてのｐ領域（第２導電型半導体領域）２３２ＴＧ、フローティングディフュージョンＦＤ１としてのｎ＋領域（第１導電型半導体領域）２３３、蓄積トランジスタＳＧ１－Ｔｒのチャネル形成領域としてのｐ領域（第２導電型半導体領域）２３２ＳＧ、および容量接続ノードＮＤ１としてのｎ＋領域（第１導電型半導体領域）２３４より、第２基板面２１２の表面から深い領域に、たとえばｎ型（第１導電型）の埋め込み層として形成されている。
このオーバーフローパス２６２を有する画素２００Ｋにおいて、電荷蓄積時には、転送トランジスタＴＧ１－Ｔｒおよび蓄積トランジスタＳＧ１－Ｔｒは、ゲート電位がたとえば－１Ｖに保持されてアキュムレーション（蓄積）状態となり、シリコン界面で発生する暗電流電荷が抑制されつつ、飽和電荷以上の電荷は、オーバーフローパス２６２を介して、隣接画素その他へのブルーミングを伴うことなく、フローティングディフュージョンＦＤ１およびオーバーフローキャパシタとしての蓄積キャパシタＣＳ１に転送される。
この場合もオーバーフローパス２６２は、図１５に示すように、転送トランジスタＴＧ１－Ｔｒ下の界面直下で暗電流低減に十分な深さに形成されるようにｎ型ドーパント濃度および埋め込み層の厚さが最適化されている。
上述した本実施形態の固体撮像装置１０は、裏面照射型イメージセンサ（ＢＳＩ）に適用可能である。
以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図１８は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
本電子機器３００は、図１８に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０・・・固体撮像装置、２０・・・画素部、２００，２００Ａ～２００Ｋ・・・画素（ＰＸＬ）、２１０・・・基板、２１１・・・第１基板面、２１２・・・第２基板面、２２０，２２０Ａ・・・光電変換部、２２１，２２２，２２１Ａ，２２２Ａ・・・ｎ層（第１導電型半導体層）、２３０，２３１，２３２，２３０Ａ，２３１Ａ，２３２Ａ・・・ｐ層（第２導電型半導体層）、ＣＳ１，ＣＳ１Ａ・・・蓄積キャパシタ（蓄積容量素子）、ＡＲ１・・・第１領域、ＡＲ２・・・第２領域、３０・・・垂直走査回路、４０・・・読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (24)

  1. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
    前記基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
    前記光電変換部の前記第１導電型半導体層の少なくとも側部に形成された第２導電型半導体層と、
    前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、
    前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、
    前記蓄積容量素子は、
    前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成され、
    前記基板の第２基板面の表面に形成された第１導電型半導体領域または第２導電型半導体領域を含む第１電極と、
    前記第２基板面上に基板面に対して直交する方向で所定間隔をおいて前記第１電極と対向するように形成された第２電極と、を含み、
    前記基板は、
    基板面に対して直交する方向において、前記第２基板面から前記第１基板面に向かって第１の深さを持つ第１領域と、
    前記第１の深さより深い第２の深さを持つ第２領域と、を含み、
    前記光電変換部は、
    前記第２領域にある前記第１導電型半導体層の基板面に対向する部分の面積が、前記第１領域にある前記第１導電型半導体層の基板面に対向する部分より面積が大きく、
    前記蓄積容量素子の前記第１電極は、
    前記光電変換部の前記第２領域の前記第１導電型半導体層と対向するよう、前記第１領域において前記第２導電型半導体層を介して前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記第２領域にある前記第１導電型半導体層の一部に第２導電型半導体領域が形成されている
    固体撮像装置。
  2. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
    前記基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
    前記光電変換部の前記第１導電型半導体層の少なくとも側部に形成された第２導電型半導体層と、
    前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、
    前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、
    前記蓄積容量素子は、
    前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成され、
    前記基板の第２基板面の表面に形成された第１導電型半導体領域または第２導電型半導体領域を含む第１電極と、
    前記第２基板面上に基板面に対して直交する方向で所定間隔をおいて前記第１電極と対向するように形成された第２電極と、を含み、
    前記基板は、
    基板面に対して直交する方向において、前記第２基板面から前記第１基板面に向かって第１の深さを持つ第１領域と、
    前記第１の深さより深い第２の深さを持つ第２領域と、を含み、
    前記光電変換部は、
    前記第２領域にある前記第１導電型半導体層の基板面に対向する部分の面積が、前記第１領域にある前記第１導電型半導体層の基板面に対向する部分より面積が大きく、
    前記蓄積容量素子の前記第１電極は、
    前記光電変換部の前記第２領域の前記第１導電型半導体層と対向するよう、前記第１領域において前記第２導電型半導体層を介して前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記第２領域にある前記第１導電型半導体層は、
    前記第１領域にある前記第１導電型半導体層と接する側の領域より前記第１基板面側の領域の方が小さい
    固体撮像装置。
  3. 前記第２領域にある前記第１導電型半導体層は、
    前記第１領域にある前記第１導電型半導体層と接する側の領域より前記第１基板面側の領域の方が小さい
    請求項１記載の固体撮像装置。
  4. 前記光電変換部は、
    前記第１導電型半導体層の前記第２基板面側の表面上に第２導電型半導体領域が形成され、
    前記蓄積容量素子は、
    前記第２基板面側の表面に形成された前記第２導電型半導体領域が前記第１電極として共用されている
    請求項１から３のいずれか一に記載の固体撮像装置。
  5. 前記基板は、
    基板面に対して直交する方向において、前記第２基板面から前記第１基板面に向かって第１の深さを持つ第１領域と、
    前記第１の深さより深い第２の深さを持つ第２領域と、を含み、
    前記第２導電型半導体領域は、
    前記光電変換部の前記第１領域にある前記第１導電型半導体層の前記第２基板面側の表面上に形成されている
    請求項４記載の固体撮像装置。
  6. 前記第１領域にある前記第１導電型半導体層は画素中心からずらして形成されている
    請求項１から５のいずれか一に記載の固体撮像装置。
  7. 前記第２領域にある前記第１導電型半導体層の形成領域には、第２導電型のエピタキシャル領域が残してある
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 前記第２領域にある前記第１導電型半導体層は前記第１領域にある前記第１導電型半導体層に電荷が転送される形状に形成されている
    請求項１から７のいずれか一に記載の固体撮像装置。
  9. 前記第１領域にある前記第１導電型半導体層の一部に第２導電型半導体領域が形成されている
    請求項１から８のいずれか一に記載の固体撮像装置。
  10. 前記光電変換部の前記第１領域にある前記第１導電型半導体層の前記第２基板面側の表面上に第２導電型半導体領域が形成され、
    前記フローティングディフュージョンは、
    前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記蓄積トランジスタの前記蓄積容量素子との容量接続ノードは、
    前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記転送トランジスタは、
    前記第２導電型半導体領域と前記フローティングディフュージョンとしての前記第１導電型半導体領域間の前記基板の第２基板面上に配置されたゲート電極を含んで形成され、
    前記蓄積トランジスタは、
    前記フローティングディフュージョンとしての前記第１導電型半導体領域と前記容量接続ノードとしての前記第１導電型半導体領域間の前記基板の第２基板面上に配置されたゲート電極を含んで形成されている
    請求項１から９のいずれか一に記載の固体撮像装置。
  11. 前記蓄積トランジスタのゲート電極下の第２基板面側に、前記容量接続ノードとしての前記第１導電型半導体領域に接続された第１導電型半導体領域が形成されている
    請求項１０記載の固体撮像装置。
  12. 前記フローティングディフュージョンが、複数の前記光電変換部および前記転送トランジスタにより共有されている共有型画素として形成され、
    前記蓄積トランジスタのゲート電極下の第２基板面側に、前記容量接続ノードとしての前記第１導電型半導体領域に接続された第１導電型半導体領域が形成されている
    請求項１０または１１記載の固体撮像装置。
  13. 少なくとも前記フローティングディフュージョンを所定電位にリセットするリセットトランジスタを含み、
    前記リセットトランジスタは、
    前記フローティングディフュージョンまたは前記蓄積容量素子との接続ノードは、
    前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記所定電位との電源接続ノードは、
    前記基板の第２基板面の表面に第１導電型半導体領域として形成され、
    前記リセットトランジスタは、
    前記接続ノードとしての前記第１導電型半導体領域と前記電源接続ノードとしての前記第１導電型半導体領域間の前記基板の第２基板面上に配置されたゲート電極を含んで形成され、
    前記リセットトランジスタのゲート電極下の第２基板面側に、前記電源接続ノードとしての前記第１導電型半導体領域に接続された第１導電型半導体領域が形成されている
    請求項１０から１２のいずれか一に記載の固体撮像装置。
  14. 前記蓄積容量素子の前記第１電極としての第１導電型半導体領域と前記蓄積トランジスタの容量接続ノードとしての第１導電型半導体領域との間の前記第２基板面側の少なくとも表面部に素子分離用第２導電型半導体領域が形成されている
    請求項１０から１３のいずれか一に記載の固体撮像装置。
  15. 前記蓄積容量素子の前記第１電極としての第１導電型半導体領域と前記フローティングディフュージョンとしての第１導電型半導体領域との間の前記第２基板面側の少なくとも表面部に素子分離用第２導電型半導体領域が形成されている
    請求項１０から１４のいずれか一に記載の固体撮像装置。
  16. 前記フローティングディフュージョンとしての第１導電型半導体領域と前記素子分離用第２導電型半導体領域との間に第２導電型半導体領域が形成されている
    請求項１５記載の固体撮像装置。
  17. 前記フローティングディフュージョンとしての第１導電型半導体領域と前記容量接続ノードとしての第１導電型半導体領域との間であって、これら第１導電型半導体領域より前記第２基板面の表面から深い領域に第２導電型半導体領域が形成されている
    請求項１０から１６のいずれか一に記載の固体撮像装置。
  18. 前記フローティングディフュージョンとしての第１導電型半導体領域と前記容量接続ノードとしての第１導電型半導体領域のうちの少なくとも一方の第１導電型半導体領域がアクティブ領域を制限するためのリング部により囲われている
    請求項１０から１７のいずれか一に記載の固体撮像装置。
  19. 少なくとも前記フローティングディフュージョンを所定電位にリセットするリセットトランジスタを含み、
    前記リセットトランジスタのゲート電極が、接続ノードとしての第１導電型半導体領域を制限するためのリング部により囲われている
    請求項１０から１８のいずれか一に記載の固体撮像装置。
  20. 前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積トランジスタ、および前記蓄積トランジスタの前記蓄積容量素子との容量接続ノードより前記第２基板面の表面から深い領域にオーバーフローパスが形成されている
    請求項１０から１９のいずれか一に記載の固体撮像装置。
  21. 前記オーバーフローパスは、前記第２基板面の表面に形成された、前記転送トランジスタのチャネル形成領域としての第２導電型半導体領域、前記フローティングディフュージョンとして第１導電型半導体領域、前記蓄積トランジスタのチャネル形成領域としての第 ２導電型半導体領域、および前記容量接続ノードとしての第１導電型半導体領域より、前記第２基板面の表面から深い領域に、第１導電型の埋め込み層として形成されている
    請求項２０記載の固体撮像装置。
  22. 前記固体撮像装置は、裏面照射型である
    請求項１から２１のいずれか一に記載の固体撮像装置。
  23. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して、前記第１基板面側と前記第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、
    前記光電変換部の前記第１導電型半導体層の少なくとも側部に第２導電型半導体層を形成するステップと、
    前記光電変換部に蓄積された電荷を転送可能な転送トランジスタを形成するステップと、
    前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンを形成するステップと、
    前記フローティングディフュージョンに接続された蓄積トランジスタを形成するステップと、
    前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子を形成するステップと、を有し、
    前記蓄積容量素子を形成するステップにおいては、
    前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成し、かつ、
    前記基板の第２基板面の表面に形成された第１導電型半導体領域または第２導電型半導体領域を含む第１電極と、
    前記第２基板面上に基板面に対して直交する方向で所定間隔をおいて前記第１電極と対向するように形成された第２電極と、を含むように形成し、
    前記基板を形成するステップにおいては、
    基板面に対して直交する方向において、前記第２基板面から前記第１基板面に向かって第１の深さを持つ第１領域と、
    前記第１の深さより深い第２の深さを持つ第２領域と、を含むように形成し、
    前記光電変換部を形成するステップにおいては、
    前記第２領域にある前記第１導電型半導体層の基板面に対向する部分の面積を、前記第１領域にある前記第１導電型半導体層の基板面に対向する部分の面積より大きく形成し、
    前記蓄積容量素子の前記第１電極は、
    前記光電変換部の前記第２領域の前記第１導電型半導体層と対向するよう、前記第１領域において前記第２導電型半導体層を介して前記基板の第２基板面の表面に第１導電型半導体領域として形成し、
    前記第２領域にある前記第１導電型半導体層の一部に第２導電型半導体領域を形成する、または、
    前記第２領域にある前記第１導電型半導体層は、
    前記第１領域にある前記第１導電型半導体層と接する側の領域より前記第１基板面側の領域の方を小さく形成する
    固体撮像装置の製造方法。
  24. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
    前記基板の第１基板面側と第２基板面側との間に埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
    前記光電変換部の前記第１導電型半導体層の少なくとも側部に形成された第２導電型半導体層と、
    前記光電変換部に蓄積された電荷を転送可能な転送トランジスタと、
    前記転送トランジスタを通じて前記電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記フローティングディフュージョンからの電荷を蓄積する蓄積容量素子と、を有し、
    前記蓄積容量素子は、
    前記第２基板面側において、基板面に対して直交する方向で前記光電変換部の少なくとも一部と空間的に重なり部分を持つように形成され、
    前記基板の第２基板面の表面に形成された第１導電型半導体領域または第２導電型半導体領域を含む第１電極と、
    前記第２基板面上に基板面に対して直交する方向で所定間隔をおいて前記第１電極と対向するように形成された第２電極と、を含み、
    前記基板は、
    基板面に対して直交する方向において、前記第２基板面から前記第１基板面に向かって第１の深さを持つ第１領域と、
    前記第１の深さより深い第２の深さを持つ第２領域と、を含み、
    前記光電変換部は、
    前記第２領域にある前記第１導電型半導体層の基板面に対向する部分の面積が、前記第１領域にある前記第１導電型半導体層の基板面に対向する部分より面積が大きく、
    前記蓄積容量素子の前記第１電極は、
    前記光電変換部の前記第２領域の前記第１導電型半導体層と対向するよう、前記第１領域において前記第２導電型半導体層を介して前記基板の第２基板面の表面に第１導電型半導体領域として形成され、かつ、
    前記第２領域にある前記第１導電型半導体層の一部に第２導電型半導体領域が形成されている、または、
    前記第２領域にある前記第１導電型半導体層は、
    前記第１領域にある前記第１導電型半導体層と接する側の領域より前記第１基板面側の領域の方が小さい
    電子機器。
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