KR20080030285A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역에 게이트 절연막, 도전막 및 하드 마스크막이 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판 상에 상기 트렌치의 일부를 매립하는 제1 절연막과 상기 트렌치를 완전히 매립하는 제2 절연막을 형성하고, 상기 하드 마스크막이 노출될때 까지 상기 제1 및 제2 절연막을 연마한 후 상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정을 실시하거나 또는 상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정을 실시한 후 상기 제1 절연막에 대해 상기 제2 절연막이 고 선택비를 갖는 습식 식각 공정을 실시하여 상기 제2 절연막을 제거함과 동시에 상기 적층물의 측벽 및 트렌치 저면에 제1 절연막을 잔류시킨 다음 상기 트렌치를 매립하도록 상기 제1 절연막 상부에 제3 절연막을 증착하여 소자 분리막을 형성하는 단계를 포함함으로써, 잔류되는 제1 절연막의 프로파일(profile)을 개선하여 보이드(void) 없이 트렌치를 완전히 매립하고, 주변회로 영역에 제2 절연막의 잔류물을 제거하여 소자 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
갭 필, 보이드, 저 선택비 습식 식각, 고 선택비 습식 식각

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 게이트 절연막
120 : 도전막 130 : 하드 마스크막
140 : 트렌치 150 : 제1 절연막
160 : 제2 절연막 170 : 제3 절연막
180 : 소자 분리막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 연마 공정 및 서로 다른 식각 선택비를 이용한 습식 식각 공정을 적용하여 보이드(void) 없이 트렌치를 완전히 매립하기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨데 NAND형 플래쉬 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 트렌치를 보이드 없이 매립하는 것은 매우 어려운 실정이다.
그 이유는 트렌치에 산화막을 매립하는데 있어서, 트렌치 입구가 트렌치 바닥에 비해 증착 속도가 빠르기 때문에 산화막 증착이 진행되면서 트렌치 입구가 막히게 되는 오버행(over-hang)이 발생하여 트렌치 내부에 보이드가 발생하기 때문이다. 이를 극복하기 위해 현재 사용하고 있는 트렌치 매립 방법으로는 첫째, 트렌치 내에 고밀도 플라즈마를 이용하여 산화막을 형성한 후 트렌치 입구 부분에 두껍게 형성된 산화막을 식각하여 트렌치 입구 부분을 넓혀주고, 다시 트렌치 내에 산화막을 형성하여 보이드가 발생하지 않게 매립하는 방법이 있고, 둘째, 매립 물질을 변경하는 것으로 SOD(Spin on Dielectric) 물질을 이용하여 매립하는 방법이 있다.
그러나, 첫 번째와 같은 트렌치 매립 방법은 90nm의 소자에서는 적용이 가능하지만, 70nm의 소자에서는 증착한 후 습식 식각하고, 다시 증착하는 방법을 계속 반복해야 하기 때문에 생산성 측면에서 불리하며, 더욱이, 60nm의 소자에서는 상기 와 같은 방법의 적용이 불가능하다. 또한, 플루오린(fluorine; F)에 의한 소자의 신뢰성 문제가 발생한다.
두 번째와 같은 트렌치 매립 방법의 경우에도 소자의 신뢰성 문제가 발생하고, SOD 물질의 종류에 따른 단가의 상승으로 재료비의 상승 문제가 발생한다.
본 발명은 트렌치 매립 시 연마 공정 및 서로 다른 막 중 어느 한 막에 대해 저 선택비 또는 저 선택비 후 고 선택비를 갖는 습식 식각 공정을 적용하여 보이드 없이 트렌치를 매립하고, 소자 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 활성 영역에 게이트 절연막, 제1 도전막 및 하드 마스크막이 순차적으로 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판을 제공하는 단계, 상기 트렌치의 일부가 매립되도록 상기 하드 마스크막을 포함한 상기 반도체 기판 상부에 제1 절연막을 형성하는 단계, 상기 트렌치가 완전히 매립되도록 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계, 상기 하드 마스크막이 노출될 때까지 제1 절연막 및 제2 절연막을 연마하는 단계, 상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정을 실시하여 상기 제2 절연막을 제거하면서 상기 적층물의 측벽 및 상기 트렌치 저면에 상기 제1 절연막의 일부가 잔류되도록 하는 단계, 및 상기 트렌치가 매립되도록 상기 제1 절연막 상부에 제3 절연막을 적층하여 소자 분리막을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 활성 영역에 게이트 절연막, 제1 도전막 및 하드 마스크막이 순차적으로 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판을 제공하는 단계, 상기 트렌치의 일부가 매립되도록 상기 하드 마스크막을 포함한 상기 반도체 기판 상부에 제1 절연막을 형성하는 단계, 상기 트렌치가 완전히 매립되도록 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계, 상기 하드 마스크막이 노출될 때까지 제1 절연막 및 제2 절연막을 연마하는 단계, 상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정으로 상기 제2 절연막을 제거하면서 상기 적층물의 측벽 및 상기 트렌치 저면에 상기 제1 절연막의 일부가 잔류되도록 하는 단계, 상기 제1 절연막에 대해 상기 제2 절연막이 고 선택비를 갖는 습식 식각 공정을 실시하는 단계, 및 상기 트렌치가 매립되도록 상기 제1 절연막 상부에 제3 절연막을 적층하여 소자분리막을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
우선, 도 1a를 참조하면, 셀 영역 및 주변회로 영역(미도시)을 구비한 반도체 기판(100) 상부에 게이트 절연막(110), 플로팅 게이트용 도전막(120) 및 하드 마스크막(130)을 순차적으로 적층하여 형성한다.
여기서, 게이트 절연막(110)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 도전막(120)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법, 예컨대 저압화학기상증착(LPCVD;Low Pressure CVD) 방법을 이용하여 형성할 수 있다. 하드 마스크막(130)은 CVD 방법, 예컨대 LPCVD 방법을 이용하여 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성하거나 버퍼 산화막(buffer oxide layer)과 질화막을 적층하여 형성할 수 있다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 하드 마스크막(130), 도전막(120), 게이트 절연막(110) 및 반도체 기판(100)을 소정 영역 식각하여 반도체 기판(100) 상의 소자 분리 영역에 트렌치(140)를 형성한다. 이렇게, 트렌치(140)는 자기 정렬 STI(Self-Align STI) 방식으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 하드 마스크막(130)을 포함한 반도체 기판(100) 상부에 트렌치(140)의 일부가 매립되도록 제1 절연막(150)을 형성한다.
제1 절연막(150)은 HDP(High Density Plasma) 방식을 이용하여 HDP 산화막으로 형성한다. 이때, 제1 절연막(150)은 HDP 방식으로 인해 트렌치(140) 매립 시 하드 마스크막(130) 상부와 하드 마스크막(130), 도전막(120) 및 게이트 절연막(110)으로 이루어지는 적층물의 측벽, 즉 트렌치(140) 입구 부분에 돌출부(overhang; A, B)가 형성된다.
한편, 트렌치(140)의 일부를 매립하기 위한 제1 절연막(150) 증착 전에는 트렌치(140) 내부로 제1 절연막(150)의 매립 특성을 향상시키기 위하여 적층물의 측벽 및 트렌치(140) 저면에 라이너 산화막(liner oxide layer)(미도시)을 더 형성할 수 있다.
도 1c를 참조하면, 트렌치(140)가 완전히 매립되도록 제1 절연막(150) 상부에 제2 절연막(160)을 형성한다. 여기서, 제2 절연막(160)은 SOG(Spin On Glass), BPSG(Boron Phosphorus Silicate Glass) 및 O3-TEOS(Tetra Ethyl Ortho Silicate) 중에서 선택되는 어느 하나로 형성한다.
제2 절연막(160)은 SOG로 형성할 경우 스핀 코팅(spin coating) 방법으로 형성하고, BPSG 또는 O3-TEOS로 형성할 경우 CVD 방법, 예컨대 LPCVD 방식으로 형성한다. 바람직하게, 제2 절연막(160)은 SOG로 형성한다.
한편, 제2 절연막(160) 형성 전에 제1 절연막(150) 상부에 산화막(미도시)을 형성하는 공정을 더 실시할 수 있다.
도 1d를 참조하면, 하드 마스크막(130) 상부 표면이 노출될 때까지 제1 절연 막(150) 및 제2 절연막(160)을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 연마하여 평탄화한다. 이로써, 하드 마스크막(130) 상부의 돌출부(A)가 제거된다.
도 1e를 참조하면, 제1 절연막(150)에 대해 제2 절연막(160)이 저 선택비(low selectivity)를 갖는 습식 식각(wet etch) 공정으로 제2 절연막(160)을 제거한다. 제2 절연막(160) 제거 공정 시 제2 절연막(160) 대 제1 절연막(150)의 식각 선택비는 2:1 내지 20:1로 한다.
바람직하게, 습식 식각 공정은 HF/NH4F/Etylene Glycol이 혼합된 용액 또는 HF/NH4F/IPA가 혼합된 용액을 사용하여 실시한다. 이때, 제1 절연막(150)에 대해 제2 절연막(160)이 저 선택비(low selectivity)를 갖도록 하기 위해서는 NH4F의 농도를 증가시켜 케미컬 용액 내에 HF2-의 농도를 증가시켜야 한다.
따라서, 제2 절연막(160) 제거 공정 시 제1 절연막(150)도 일부분 식각되어 트렌치(140) 입구 부분에 발생된 돌출부(B)가 제거되면서 하드 마스크막(130), 도전막(120) 및 게이트 절연막(110)으로 이루어지는 적층물의 측벽 및 트렌치(140) 저면에 제1 절연막(150)이 잔류된다.
즉, 제1 절연막(150)에 대해 제2 절연막(160)이 저 선택비를 갖으므로 제2 절연막(160)이 식각되는 동안 적층물의 측벽에 형성된 돌출부(B)가 식각액에 노출되는 시간이 늘어나면서 돌출부(B)가 제거된다.
이때, 적층물의 측벽에 잔류된 제1 절연막(150)은 양의 기울기(positive slope)를 갖게 되어 후속한 공정에서 절연막을 적층하여 트렌치(140)를 매립하기에 유리한 프로파일로 형성된다. 이러한 제1 절연막(150)의 프로파일 개선을 통해 갭 필 특성을 향상시켜 보이드의 발생을 억제하여 안정적인 소자를 제작할 수 있다.
도 1f를 참조하면, 트렌치(140)가 완전히 매립되도록 제1 절연막(150)을 포함한 반도체 기판(100) 상부에 제3 절연막(170)을 형성한 후 하드 마스크막(130) 상부가 노출될 때까지 연마하여 제1 절연막(150) 및 제3 절연막(170)이 적층된 소자 분리막(150)을 형성한다. 이때, 제3 절연막(170)은 HDP 산화막으로 형성한다. 이로 인하여 트렌치(140)는 보이드 없이 완전히 매립된다.
한편, 제1 절연막(150)에 대해 제2 절연막(160)이 저 선택비를 갖는 습식 식각(wet etch) 공정을 실시하여 제2 절연막(160)을 제거한 후 제1 절연막(150)에 대해 제2 절연막(160)이 고 선택비(high selectivity)를 갖는 습식 식각 공정을 더 실시할 수 있다.
제1 절연막(150)에 대해 제2 절연막(160)이 고 선택비를 갖는 습식 식각 공정은 주변회로 영역에 형성된 제2 절연막이 셀 영역에 형성된 제2 절연막(160)에 비해 식각률이 낮으므로 주변회로 영역에 잔류될 수 있는 제2 절연막의 잔류물을 완전히 제거하기 위해 실시하며, 이때, 제2 절연막(160) 대 제1 절연막(150)의 식각 선택비는 20:1 내지 100:1로 한다.
바람직하게, 습식 식각 공정은 HF 또는 BOE(Buffered Oxide Etchant) 용액을 사용하여 실시한다. 이로써, 주변회로 영역에 제2 절연막의 잔류물이 남지 않아 그 상부에 트렌치 매립을 위한 절연막 증착 후 잔류물 내 불순물에 의해 소자 특성이 열화되는 것을 방지할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 하부막에 대해 상부막이 저 선택비를 갖는 습식 식각 공정을 적용하여 트렌치 내에 잔류하는 하부막의 프로파일을 개선한 다음 그 상부에 절연막을 적층함으로써 갭 필 특성을 향상시켜 보이드 없이 트렌치를 매립할 수 있다.
둘째, 하부막에 대해 상부막이 저 선택비를 갖는 습식 식각 공정을 실시한 후 고 선택비를 갖는 습식 식각 공정을 추가로 실시하여 셀 영역 뿐만 아니라 주변회로 영역에 잔류하는 절연막을 완전히 제거한 다음 그 상부에 절연막을 증착함으로써 잔류된 절연막 내 불순물에 의해 소자 특성이 열화되는 것을 방지할 수 있다.
섯째, 저가 물질을 트렌치 매립 시 희생막으로 이용함으로써 원가를 절감 할 수 있다.

Claims (18)

  1. 활성 영역에 게이트 절연막, 제1 도전막 및 하드 마스크막이 순차적으로 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판을 제공하는 단계;
    상기 트렌치의 일부가 매립되도록 상기 하드 마스크막을 포함한 상기 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 트렌치가 완전히 매립되도록 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계;
    상기 하드 마스크막이 노출될 때까지 제1 절연막 및 제2 절연막을 연마하는 단계;
    상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정을 실시하여 상기 제2 절연막을 제거하면서 상기 적층물의 측벽 및 상기 트렌치 저면에 상기 제1 절연막의 일부가 잔류되도록 하는 단계; 및
    상기 트렌치가 매립되도록 상기 제1 절연막 상부에 제3 절연막을 적층하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막 및 제3 절연막 각각은 HDP 산화막으로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 절연막은 SOG, BPSG 및 O3-TEOS 중에서 선택되는 어느 하나로 형성하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연막 제거 공정은 상기 제2 절연막 대 상기 제1 절연막의 식각 선택비가 2:1 내지 20:1인 습식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 습식 식각 공정은 HF/NH4F/Etylene Glycol이 혼합된 용액 또는 HF/NH4F/IPA가 혼합된 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 적층물의 측벽에 잔류된 제1 절연막은 양의 기울기(positive slope)를 갖도록 형성되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제1 절연막 형성 전,
    상기 적층물의 측벽 및 트렌치 저면에 라이너 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 제2 절연막 형성 전,
    상기 제1 절연막 상부에 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 활성 영역에 게이트 절연막, 제1 도전막 및 하드 마스크막이 순차적으로 적층되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판을 제공하는 단계;
    상기 트렌치의 일부가 매립되도록 상기 하드 마스크막을 포함한 상기 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 트렌치가 완전히 매립되도록 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계;
    상기 하드 마스크막이 노출될 때까지 제1 절연막 및 제2 절연막을 연마하는 단계;
    상기 제1 절연막에 대해 상기 제2 절연막이 저 선택비를 갖는 습식 식각 공정으로 상기 제2 절연막을 제거하면서 상기 적층물의 측벽 및 상기 트렌치 저면에 상기 제1 절연막의 일부가 잔류되도록 하는 단계;
    상기 제1 절연막에 대해 상기 제2 절연막이 고 선택비를 갖는 습식 식각 공정을 실시하는 단계; 및
    상기 트렌치가 매립되도록 상기 제1 절연막 상부에 제3 절연막을 적층하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막 및 제3 절연막 각각은 HDP 산화막으로 형성하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제2 절연막은 SOG, BPSG 및 O3-TEOS 중에서 선택되는 어느 하나로 형성하는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제2 절연막 제거 공정은 상기 제2 절연막 대 상기 제1 절연막의 식각 선택비가 2:1 내지 20:1인 습식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 습식 식각 공정은 HF/NH4F/Etylene Glycol이 혼합된 용액 또는 HF/NH4F/IPA가 혼합된 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 적층물의 측벽에 잔류된 제1 절연막은 양의 기울기(positive slope)를 갖도록 형성되는 반도체 소자의 제조 방법.
  15. 제 9 항에 있어서, 상기 제1 절연막 형성 전,
    상기 적층물의 측벽 및 트렌치 저면에 라이너 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  16. 제 9 항에 있어서, 상기 제2 절연막 형성 전,
    상기 제1 절연막 상부에 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  17. 제 9 항에 있어서,
    상기 제1 절연막에 대해 상기 제2 절연막이 고 선택비를 갖는 습식 식각 공정은 상기 제2 절연막 대 상기 제1 절연막의 식각 선택비가 20:1 내지 100:1로 하여 실시하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 습식 식각 공정은 HF 또는 BOE 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
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