JP2007294964A - 相変化物質層の形成方法、その方法を利用した相変化記憶素子の形成方法、及び相変化記憶素子 - Google Patents

相変化物質層の形成方法、その方法を利用した相変化記憶素子の形成方法、及び相変化記憶素子 Download PDF

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Abstract

【課題】相変化物質層の形成方法と、その方法を利用した相変化記憶素子の形成方法及び相変化記憶素子を提供する。
【解決手段】相変化物質層の形成方法と、その方法を利用した相変化記憶素子の形成方法及び相変化記憶素子を提供する。本発明によれば、相変化物質層を選択的に形成することによって、ボイド及びシームなしにホールを満たす相変化パターンを実現することができる。これによって、相変化記憶素子の特性低下を防止し、高集積化及び低消費電力化の少なくともいずれか一方に最適化された相変化記憶素子を実現することができる。
【選択図】図５

Description

本発明は所定物質の形成方法、これを利用した半導体素子の形成方法及び半導体素子に係り、特に、相変化物質層の選択的の形成方法、この選択的の形成方法を利用した相変化記憶素子の形成方法及び相変化記憶素子に関するものである。
半導体素子のうちで相変化記憶素子は電源供給が切れても、記憶されたデータが消滅しない不揮発性特性を有する。相変化記憶素子はデータを貯蔵する要素として、２個の安定した状態を有する相変化物質層を用いる。相変化物質層は供給される熱の温度及び熱の供給時間にしたがって、非晶質の状態及び決定の状態に変換される。通常、非晶質の状態の相変化物質層は、決定状態の相変化物質層に比べて高い比抵抗を有する。このような相変化物質層の状態に伴う比抵抗の変化を利用して、相変化記憶素子の単位セルに論理“１”または論理“０”のデータを貯蔵することができる。
相変化物質層に供給される熱は通常ジュール熱（Ｊｏｕｌｅ’ ｈｅａｔ）を利用する。例えば、相変化物質層に接続された電極に電流を供給して、相変化物質層の周辺にジュール熱を発生させる。電流量及び電流の供給時間の少なくともいずれか一方を調節して発生されたジュール熱の温度及びジュール熱の供給時間の少なくともいずれか一方を調節することによって、相変化物質層を非晶質の状態または決定の状態に変化させるプログラムまたは消去動作を実行することができる。
通常、相変化物質層の状態を変化させるためには、高い温度の熱が求められる。例えば、現在、広く公知された相変化物質層であるＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）を非晶質の状態に変化させるためには、約６３０℃の溶融点の近所の熱を供給しなければならない。このような高い温度の熱を発生させるためには多くの電流量が求められる。このため、相変化記憶素子の消費電力が増加する。また、多い電流量を制御するために相変化記憶素子内のＭＯＳトランジスタのチャネルの幅が増加するなどの要因によって、相変化記憶素子の高集積化が困難になる恐れがある。現在、相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方のときに用いられる電流量を減少させるため、多くの研究が行われている。
相変化物質層と電極とを連結するコンタクト面積の大きさが減少するにしたがって、相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方に用いられる電流量が減少する。前記コンタクト面積の大きさが減少することによって、前記コンタクト面積を通じて流れる電流密度が増加する。このため、前記相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方に用いられる電流量が減少する。前記相変化物質層を前記電極を露出させるホールの内に蒸着して形成することができる。この場合、前記コンタクト面積が小くなるために、前記ホールの直径が減少されることが求められる。その結果、前記ホールの縦横比が増加する。
前記相変化物質層が前記基板の全面上に形成されて、前記ホール内に形成される場合に、前記ホールの上部にオーバーハング（ｏｖｅｒｈａｎｇ）が発現する。これによって、前記オーバーハングの下にボイド（ｖｏｉｄ）が発生する。また、前記ホールの一側壁に形成された相変化物質と前記ホールの対向された側壁に形成された相変化物質が互いに接触して、シーム（ｓｅａｍ）が形成される。
ボイド及びシームは前記相変化物質層の操作的特性（ｏｐｅｒａｔｉｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を劣化させる。例えば、前記相変化物質層の前記ボイドまたはシームが形成された部分は非常に高い抵抗を有する。このため、前記相変化物質層の決定の状態及び非晶質の状態間の抵抗変化を精密に検出（ｄｅｔｅｃｔ）することが難しく、不可能になる恐れがある。このため、相変化記憶素子のセンシングマージンが減少する。また、ボイド及びシームは相変化記憶セルの特性（例えば、プログラム抵抗、消去抵抗及びプログラムの少なくともいずれか一方及び消去電流量）を不均一になるようにする。このため、相変化記憶素子の動作を劣化させる。
本発明が達成しようとする技術的課題は、ボイド（ｖｉｏｄ）及びシーム（ｓｅａｍ）の少なくともいずれか一方を防止する相変化物質層を形成する方法を提供することにある。
本発明が達成しようとする他の技術的課題は相変化物質層を選択的に形成して、高集積化及び低消費電力に最適化された相変化記憶素子及びその形成方法を提供することにある。
本発明が達成しようとするまた他の技術的課題は相変化物質層を選択的に形成して、ボイド（ｖｏｉｄ）及びシーム（ｓｅａｍ）が防止された相変化記憶素子及びその形成方法を提供することにある。
上述の技術的課題を解決するための相変化物質層の形成方法を提供する。この方法は絶縁体及び導電体を有する基板を準備する段階と、前記基板を工程ハウジング(ｐｒｏｃｅｓｓ ｈｏｕｓｉｎｇ)内にローディング(ｌｏａｄｉｎｇ)する段階と、前記工程ハウジング内に蒸着ガスを注入して、前記導電体の露出した面上に選択的に相変化物質層を形成する段階と、前記工程ハウジングから前記基板をアンローディング(ｕｎｌｏａｄｉｎｇ)する段階と、を含む。前記蒸着ガスが前記工程ハウジング内で存在するライフタイム(ｌｉｆｅｔｉｍｅ)は前記蒸着ガスが熱エネルギーによって反応するのに必要である時間より短い。
具体的には、前記蒸着ガスは前記導電体内の余剰電子によって反応して前記相変化物質層が形成され、前記相変化物質層は前記導電体の露出した面から上向に成長することが望ましい。前記蒸着ガスのライフタイムは前記導電体内の余剰電子によって前記蒸着ガスが反応するのに必要である時間に比べて長いことが望ましい。
上述した技術的課題を解決するための相変化記憶素子の形成方法を提供する。この方法は基板の全面を覆う層間絶縁膜、及び前記層間絶縁膜を貫通するホールに露出した下部電極を形成する段階と、選択的の蒸着法を利用して相変化物質層を前記露出した下部電極の上部面から上向に成長させて、前記下部電極の露出した面上のホールを満たす相変化パターンを形成する段階と、前記層間絶縁膜上に前記相変化パターンと接触する上部電極を形成する段階と、を含む。前記選択的の蒸着法は蒸着工程が実行される工程ハウジング内に蒸着ガスを注入して実行し、前記蒸着ガスが前記工程ハウジング内で存在するライフタイム(ｌｉｆｅｔｉｍｅ)は前記蒸着ガスが熱エネルギーによって反応するのに必要である時間より短い。
具体的には、前記蒸着ガスは前記下部電極内の余剰電子によって反応して前記相変化物質層が形成され、前記相変化物質層は前記下部電極の露出した面から上向に成長することが望ましい。前記蒸着ガスのライフタイムは前記下部電極内の余剰電子によって前記蒸着ガスが反応するのに必要となる時間に比べて長いことが望ましい。
上述した技術的課題を解決するための相変化記憶素子を提供する。この素子は基板の所定領域上に配置された下部電極と、基板の全面を覆い、前記下部電極を露出させるホールを有する層間絶縁膜と、前記下部電極の露出した面の上の前記ホールをボイド(ｖｏｉｄ)及びシーム(ｓｅａｍ)なしに満たす相変化パターンと、前記層間絶縁膜上に配置されて前記相変化パターンと接触する上部電極と、を含む。
具体的には、前記相変化パターンは選択的の蒸着法によって前記下部電極の前記ホールに露出した面から上向に成長したことが望ましい。
上述のように、本発明によれば、蒸着ガスのライフタイムを烈的反応時間に比べて短くする選択的の蒸着法で相変化物質層を選択的に形成する。これによって、従来のボイド及びシームなしにホールを満たす相変化パターンを実現する。その結果、相変化記憶素子の特性の低下を防止することができ、高集積化及び低消費電力化少なくともいずれか一方に最適化された相変化記憶素子を実現することができる。
以下、添付の図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明した実施形態に限定されず、他の形態に具体化され得る。ここで紹介する実施形態は開示された内容が徹底、かつ完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供するものである。図面において、層（または膜）及び領域の厚さは明確性ために誇張したものである。また、層（または膜）が他の層（または膜）または基板“上”にあると言及した場合には、他の層（または膜）または基板上に直接形成されてもよく、またはそれらの間に第３の層（または膜）が介されてもよい。明細書において、同一な参照番号で表示された部分は同一な構成要素を示す。
本発明の実施形態によれば、相変化物質層は蒸着ガスのライフタイム（ｌｉｆｅｔｉｍｅ）を烈的反応時間に比べて、短くする選択的の蒸着法を用いて形成する。これによって、従来のボイド及びシームの形成を防止することができる。前記選択的の蒸着法を実行するとき、前記蒸着ガスが基底層内の過剰電子によって反応して、前記相変化物質層が形成される。前記蒸着ガスのライフタイムとは、前記蒸着ガスが工程ハウジング内に存在する時間であると定義する。そして、前記蒸着ガスの烈的反応時間とは熱エネルギーによって前記蒸着ガスが反応する時間であると定義する。前記蒸着ガスのライフタイムが前記烈的反応時間に比べて短いため、前記蒸着ガスは熱エネルギーよって反応しない。電子反応時間とは、前記基底層内の過剰電子によって前記蒸着ガスが反応する時間であると定義する。前記電子反応時間は前記烈的反応時間に比べて短く、前記蒸着ガスのライフタイムは前記電子反応時間に比べて長いことがある。結果的に、本発明の一実施形態はボイド及びシームがない相変化物質層を提供する。また、本発明の一実施形態は優秀な特性を有して、安定的な相変化記憶素子を提供し、また、高度に集積化されて消費電力が最小化された相変化記憶素子を提供する。
図１から図３は本発明の実施形態による相変化記憶素子の形成方法を説明するための断面図である。
図１を参照すると、基板１００上に下部絶縁膜１０２を形成する。前記基板１００は半導体基板である。前記下部絶縁膜１０２は酸化膜で形成される。前記下部絶縁膜１０２を貫通する下部プラグ１０４を形成する。前記下部プラグ１０４は前記基板１００と接触する。前記下部プラグ１０４は導電物質、例えば、ドーピングされたポリシリコン、金属（例えば、タングステンなど）、導電性金属窒化物（例えば、窒化チタンまたは窒化タンタルなど）及び金属シリサイド（例えば、タングステンシリサイドまたはチタンシリサイド）のうちで選択された少なくとも１つで形成する。
スイッチング素子が前記基板１００に形成されて前記下部プラグ１０４と接触する。例えば、ＰＮダイオードの一端が前記基板１００に形成されて前記下部プラグ１０４と接触する。これと異なり、ＭＯＳトランジスタのソース／ドレイン領域が前記基板１００に形成されて前記下部プラグ１０４と接触してもよい。
前記下部絶縁膜１０２上に下部電極１０６を形成する。前記下部電極１０６は前記下部プラグ１０４と接触する。前記下部電極１０６を有する基板１００の全面上に層間絶縁膜１０８を形成する。前記層間絶縁膜１０８をパターニングして、前記下部電極１０６を露出させるホール１１０を形成する。前記下部電極１０６は導電物質で形成する。例えば、前記下部電極１０６は転移金属、導電性転移金属窒化物、及び導電性の三元系窒化物のうちで選択された少なくとも１つで形成する。前記転移金属はチタン(Ｔｉ)、ジルコニウム(Ｚｒ)、ハフニウム(Ｈｆ)、バナジウム(Ｖ)、ニオブ(Ｎｂ)、タンタル(Ｔａ)またはタングステンなどので選択された少なくとも１つであることができる。前記導電性転移金属窒化物は窒化チタン、窒化ハフニウム、窒化バナジウム、窒化ニオブ、窒化タンタルまたは窒化タングステンなどで選択された少なくとも１つである。前記導電性の三元系窒化物は窒化アルミニウムチタン、窒化炭素チタン、窒化炭素タンタル、窒化シリコンチタンまたは窒化シリコンタンタルなどで選択された少なくとも１つである。前記層間絶縁膜１０８は絶縁物質で形成する。例えば、前記層間絶縁膜１０８はシリコンを含むシリコン系の絶縁膜（例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸化窒化膜など）及び金属を含む金属系の絶縁膜（例えば、酸化アルミニウム、酸化タンタルまたは酸化ハフニウム）のうちで選択された少なくとも１つで形成する。
選択的蒸着法を用いて前記下部電極１０６の前記ホール１００に露出した面上に相変化物質層１１２を形成する。前記相変化物質層１１２は前記下部電極１０６の露出した面から上向に成長して形成される。このとき、前記相変化物質層１１２は前記層間絶縁膜１０８の上部面及び前記ホール１１０の側壁になる前記層間絶縁膜１０８の側面からは蒸着されない。これによって、前記相変化物質層１１２は従来のボイド（ｖｏｉｄ）及びシーム（ｓｅａｍ）なしに前記ホール１１０を満たす。
前記相変化物質層１１２を形成する前記選択的蒸着法を図４から図７を参照して具体的に説明する。
図４は本発明の一実施形態による相変化物質層の選択的の形成方法を説明するためのフローチャート（ｆｌｏｗ ｃｈａｒｔ）であり、図５は本発明の他の実施形態による相変化物質層の選択的の形成方法を説明するためのフローチャートである。図６は本発明の実施形態による相変化物質層の選択的の形成方法を説明するための一蒸着装備であり、図７は本発明の実施形態による相変化物質層の選択的の形成方法を説明するための他の蒸着装備である。
図２、図４及び図６を参照する。まず、図６に示した蒸着装備を説明する。前記蒸着装備は蒸着工程が実行される内部空間を有する工程ハウジング４００（ｐｒｏｃｅｓｓ ｈｏｕｓｉｎｇ）を備える。前記工程ハウジング４００内に基板１００がローディングされる上部面を有するチャック４０５（ｃｈｕｃｋ）が配置される。前記チャック４０５上に１つの前記基板１００がローディングされる。前記工程ハウジング４００内にガス供給手段が配置される。前記ガス供給手段は前記ローディングされた基板１００を向けて蒸着ガスを供給する。前記ガス供給手段は、図６に示すように、シャワーヘッド４１０（ｓｈｏｗｅｒ ｈｅａｄ）である。前記シャワーヘッド４１０は前記チャック４０５から上に離隔されて配置される。前記シャワーヘッド４１０には複数個のガスノズルが配置されている。一方、前記ガス供給手段は他の形態であってっもよい。すなわち、前記ガス供給手段は互いに離隔されて前記工程ハウジング４００を貫通する複数個のガス供給管（図示せず）であってもよい。少なくとも１つの排気管４１５が前記工程ハウジング４００を貫通する。
上述した構造の蒸着装備を用いて前記基板１００上に相変化物質層１１２を選択的に形成する前記選択的蒸着法の一方法を図４に示したフローチャートを参照して具体的に説明する。
まず、前記ホール１１０を有する基板１００を前記工程ハウジング４００内にローディング（ｌｏａｄｉｎｇ）する（Ｓ２００)。前記基板１００は前記チャック４０５の上部面上にローディングされる。前記チャック４０５は蒸着工程に求められる工程温度の熱を供給する手段であることが望ましい。すなわち、前記チャック４０５は前記基板１００に前記工程温度の熱を直接供給する。
次に、前記工程ハウジング４００内に蒸着ガスを注入して、前記相変化物質層１１２を選択的に蒸着する（Ｓ２１０)。前記相変化物質層１１２は、前記相変化パターンはカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系の元素であるＴｅ及びＳｅのうちの少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及ビＮのうちで選択された少なくとも１つとを含む化合物で形成する。より具体的な例として、前記相変化物質層１１２はＧｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族の元素−Ｓｂ−Ｔｅ、６Ａ族の元素−Ｓｂ−Ｔｅ、５Ａ族の元素−Ｓｂ−Ｓｅまたは６Ａの族元素−Ｓｂ−Ｓｅなどを含む。上述のように、前記相変化物質層１１２は複数個の元素を含む化合物である。したがって、前記蒸着ガスは複数種類（以下、複数種であると言う）のソースガス（ｓｏｕｒｃｅ ｇａｓｅｓ）を含むことが望ましい。
前記蒸着ガスが前記工程ハウジング４００内に存在する時間をライフタイム（ｌｉｆｅｔｉｍｅ）であると定義する。前記蒸着ガスが熱エネルギーによって反応するのに必要となる時間を烈的反応時間であると定義する。このとき、前記蒸着ガスのライフタイムは前記蒸着ガスの烈的反応時間に比べて短い。前記蒸着ガスの反応とは、前記蒸着ガスに含まれたソースガスの分解及び結合の少なくともいずれか一方を意味する。前記ライフタイムが前記烈的反応時間に比べて短いことによって、前記蒸着ガスは前記熱エネルギーによって反応しない。前記下部電極１０６は導電体であるため、前記下部電極１０６内には多量の余剰電子が存在する。前記蒸着ガスは前記余剰電子によって反応して、前記相変化物質層１１２が形成される。前記蒸着ガスは前記余剰電子との電子交換方式によって反応する。すなわち、前記蒸着ガスは、前記下部電極１０６のホール１１０によって露出した面の余剰電子によって反応されて前記相変化物質層１１２が形成される。これによって、前記相変化物質層１１２は前記下部電極１０６の露出した面から上向に成長する。この時、前記層間絶縁膜１０８は絶縁物質で形成されることによって、余剰電子が存在しない。これによって、前記相変化物質層１１２は前記層間絶縁膜１０８の表面には形成されない。すなわち、前記相変化物質層１１２は前記層間絶縁膜１０８で形成された前記ホール１１０の側壁及び前記層間絶縁膜１０８の上部面からは成長しない。
前記余剰電子によって前記蒸着ガスが反応するのに必要となる時間を電子反応時間であると定義する。前記電子反応時間は前記烈的反応時間に比べて非常に短い。前記蒸着ガスのライフタイムは前記電子反応時間に比べて長いことが望ましい。
結果的に、前記蒸着ガスのライフタイムを前記烈的反応時間に比べて短くすることによって、前記蒸着ガスは前記下部電極１０６の余剰電子によって、前記下部電極１０６の露出した面上において反応する。これによって、前記相変化物質層１１２は前記下部電極１０６の露出した面上にのみ、選択的に形成される。すなわち、前記相変化物質層１１２は前記層間絶縁膜１０８の表面上には形成されない。これによって、前記相変化物質層１１２は前記下部電極１０６の露出した面から上向に成長して、前記相変化物質層１１２は前記ホール１１０を従来のボイド及びシームなしに満たすことができる。
前記蒸着ガスのライフタイムは、前記蒸着ガスの流入量及び前記排気管を介して排気されるガスの流出量を利用して調節する。例えば、前記蒸着ガスの流入量を前記ガスの流出量より多くする場合には、前記ライフタイムは増加する。一方、前記蒸着ガスの流入量を前記ガスの流出量より少ないようにする場合には、前記ライフタイムは減少する。
また、前記ライフタイムは前記蒸着ガスの流入速度及び前記排気されるガスの流出速度を利用して調節してもよい。
さらに、前記ライフタイムは前記工程温度を利用して調節してもよい。例えば、前記工程温度を減少して、前記ライフタイムを増加する。すなわち、前記工程温度を減少させるほど前記烈的反応時間が増加する。前記烈的反応時間が増加することによって、前記ライフタイムがを増加する。
前記ライフタイムは上述したガスの流出入量、ガスの流出入の速度及び工程温度のうちで選択された少なくとも１つを利用して決めてもよい。
前記相変化物質層１１２はＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）で形成してもよい。この場合に、前記選択的の蒸着法は前記蒸着ガスに含まれたソースガスとして、ＧｅＨ（ｉ−Ｂｕ）3、Ｓｂ（ｉ−Ｐｒ）3及びＴｅ（ｔ−Ｂｕ）2を用い、前記工程温度を約３５０℃で実行してもよい。この場合に、前記ライフタイムは約１秒であることが望ましい。これによって、前記相変化物質層１１２は前記下部電極１０６の露出した面から上向に成長して、前記ホール１１０を従来のボイド及びシームなしに満たす。この場合、前記工程温度を３５０℃の以下に減少するとき、前記ライフタイムは１秒の以上に増加する。
前記相変化物質層１１２を形成した後、前記基板１００を前記工程ハウジング４００からアンローディング（ｕｎｌｏａｄｉｎｇ)する（Ｓ２２０）。
図６に示した蒸着装備は一枚の基板１００に前記選択的の蒸着法を実行する枚葉式蒸着装備である。しかし、本発明の実施形態はここに限定されず、前記選択的の蒸着法は他の形態の蒸着装備で実行してもよい。他の形態の蒸着装備を図７を参照して説明する。
図７を参照する。蒸着装備は工程ハウジング４００'を備える。前記工程ハウジング４００'は下部及び上部が開放された内部空間を有するフランジ４５５（ｆｌａｎｇｅ）と、前記フランジ４５５上に装着された外部チューブ４５０とを有する。前記外部チューブ４５０（ｏｕｔｅｒ ｔｕｂｅ)は前記フランジ４５５の内部空間と連通する内部空間を有する。前記外部チューブ４５０の上部は閉まった形態である。前記外部チューブ４５０内に内部チューブ４６０（ｉｎｎｅｒ ｔｕｂｅ)が配置される。前記内部チューブは前記フランジ４５５の内壁に形成された突出部に装着される。前記内部及び外部チューブ４６０、４５０は互いに離隔されている。前記内部チューブ４６０は下部及び上部が開放された内部空間を有する。前記フランジ４５０にガス排気管４７５及びガス注入管４８０が装着されている。前記工程ハウジング４００'内において、蒸着工程が実行されるとき、前記外部チューブ４５０の外壁を取り囲む加熱装置（図示せず）によって、前記工程ハウジング４００'内に工程温度の熱が供給される。
前記選択的蒸着工程が実行されるとき、前記内部チューブ４６０内に基板支持部材４７０が装着される。前記基板支持部材４７０はプレート４６５上に装着されており、前記プレート４６５は前記フランジ４５０の下部に装着されて前記工程ハウジング４００'を密閉させる。前記基板支持部材４７０は複数枚の前記基板１００が搭載される。図７に示した蒸着装備を用いて、上述した図４の選択的の蒸着法を実行することが可能である。
図２、図４及び図７を参照する。ホール１１０が形成された複数枚の基板１００を前記基板支持部材４７０に搭載させ、前記基板支持部材４７０を前記内部チューブ４７０に装着して、前記基板１００を前記工程ハウジング４００'内にローディングする（Ｓ２００）。
次に、前記ガス注入管４８０を介して蒸着ガスを前記工程ハウジング４００'に注入して、前記ホール１１０に露出した下部電極１０６上に相変化物質層１１２を選択的に蒸着する。前記選択的の蒸着法を実行するとき、前記蒸着ガスの前記工程ハウジング４００'内に存在するライフタイムは烈的反応時間に比べて短い。これによって、前記相変化物質層１１２は上述したように、前記下部電極１０６の露出した面から上向に成長して選択的に蒸着される。前記ライフタイムは電子反応時間に比べて長いことが望ましい。前記相変化物質層１１２を形成した後、前記基板１００を前記工程ハウジング４００'からアンローディングする（Ｓ２２０)。
図７に示した蒸着装備は複数枚の基板１００に同時に前記選択的の蒸着法を実行するバッチ式(ｂａｔｃｈ ｔｙｐｅ)蒸着装備である。前記バッチ式の蒸着装備で前記選択的の蒸着法を実行することによって、相変化記憶素子の生産性を大きく向上させることができる。また、前記基板支持部材４７０、外部及び内部チューブ４５０、４６０は石英で形成される。石英は絶縁体であるため、前記選択的の蒸着法を実行するとき、前記基板支持部材４７０、外部及び内部チューブ４５０、４６０の表面には前記相変化物質層１１２が形成されない。このため、前記バッチ式の蒸着装備の洗浄周期を増加させて、生産性をさらに向上させることができる。上述した図７のバッチ式の蒸着装備は基板１００が順に積層される縦型の蒸着装備に該当する。これとは異なり、本発明の選択的の蒸着法はバッチ式の横型の蒸着装備で実行してもよい。
一方、上述した図４のフローチャートにおいて説明した選択された蒸着法は、複数種のソースガスを工程ハウジング内に同時に注入する。これとは異なるように、前記選択的の蒸着法を実行することができる。これを図５のフローチャートを参照して説明する。この場合には、図６の蒸着装備を利用して前記選択的の蒸着法を実行することが可能である。
図２、図５、及び図６を参照する。下部電極１０６を露出させるホール１１０を有する基板１００を工程ハウジング４００内にローディングする（Ｓ３００）。前記基板１００はチャック４０５の上部面上にローディングされる。
前記工程ハウジング４００内に蒸着ガスの第１グループガスを注入する（Ｓ３１０）。前記蒸着ガスは複数種のソースガスを含む。前記複数種のソースガスは１種以上のソースガスで構成された複数個のグループガスで区分される。本実施形態では、前記蒸着ガスが第１、第２、及び第３グループガスを含む場合について説明する。前記蒸着ガスは２個のグループガスまたは４個以上のグループを含んでもよい。蒸着しようとする相変化物質層１１２がＧＳＴである場合に、ＧｅＨ(ｉ−Ｂｕ)3、Ｓｂ(ｉ−Ｐｒ)3及びＴｅ(ｔ−Ｂｕ)2のうちのいずれか１つが前記第１グループガスであり、他の１つが第２グループガスであり、また他の１つが第３グループガスである。次に、前記工程ハウジング４００を第１パージング(ｐｕｒｇｉｎｇ)する（Ｓ３２０）。前記第１パージング段階（Ｓ３２０）は不活性ガスを含むパージガス(ｐｕｒｇｅ ｇａｓ)で実行する。
前記第１グループガスが前記工程ハウジング４００に存在するライフタイムは烈的反応時間に比べて短い。これによって、前記第１グループガスは前記下部電極１０６の余剰電子によって反応する。前記第１グループガスは前記余剰電子によって反応（例えば、分解など）して前記下部電極１０６の露出した面上にのみ、存在する。すなわち、前記層間絶縁膜１０８の表面には存在しない。前記第１グループガスのライフタイムは電子反応時間に比べて長い。
前記第１グループガスのライフタイムは前記第１グループガスの流入量及び流入速度の少なくともいずれか一方、工程ハウジング４００のガス流出量及び流出速度の少なくともいずれか一方を制御して決定する。また、工程温度を制御して前記第１グループガスのライフタイムを決定してもよい。さらに、前記第１パージング段階（Ｓ３２０）のファジーガスの流入量及び流入速度少なくともいずれか一方と、前記段階（Ｓ３１０）及び段階（Ｓ３２０）間の時間間隔などを利用して前記第１グループガスのライフタイムを決定してもよい。上述した方法を互いに組み合わせて前記第１グループガスのライフタイムを決定してもよい。
次に、前記工程ハウジング４００に前記蒸着ガスの第２グループガスを注入する（Ｓ３３０）。不活性ガスを含むパージガスで前記工程ハウジング４００を第２パージングする（Ｓ３４０）。前記第２グループガスのライフタイムも烈的反応時間に比べて短い。また、前記第２グループガスのライフタイムは電子反応時間に比べて長いことが望ましい。これによって、前記第２グループガスも前記下部電極１０６の露出した面上でのみ、反応する。前記下部電極１０６の露出した面上には前記第１及び第２グループガスから形成された中間化合物が存在する。
前記第２グループガスのライフタイムは上述した第１グループガスのライフタイムと同一の方法で決定する。すなわち、前記第２グループガスの流入量及び流入速度の少なくともいずれか一方、工程ハウジング４００のガス流出量及び流出速度の少なくともいずれか一方を制御するか、工程温度を制御するか、前記第２パージング段階（Ｓ３４０）のパージガスの流入量及び流入速度少なくともいずれか一方を制御するか、前記段階（Ｓ３３０、Ｓ３４０）間の時間間隔を制御して前記第２グループガスのライフタイムを決定する。上述した制御方法を組み合わせて前記第２グループガスのライフタイムを決定してもよい。
次に、工程ハウジング４００内に前記第３グループガスを注入（Ｓ３５０）し、前記工程ハウジング４００を第３パージングする（Ｓ３６０）。前記第３グループガスのライフタイムも烈的反応時間に比べて短い。また、前記第３グループガスのライフタイムは電子反応時間に比べて長いことが望ましい。これによって、前記第３グループガスも前記下部電極１０６の露出した面上でのみ、反応する。その結果、前記上部電極１０６の露出した面上に前記相変化物質層１１２が形成される。前記第３グループガスのライフタイムを決定する方法は前記第１及び第２グループガスのライフタイムを決定する方法と同一の方法で決定する。
前記段階（Ｓ３１０ないしＳ３６０）で形成された相変化物質層１１２は原子層に近接した厚さで形成される。このため、前記相変化物質層１１２が前記ホール１１０を十分に満たすために前記段階(Ｓ３１０ないしＳ３６０)を繰り返し実行する。
前記ホール１１０を満たす相変化物質層１１２を形成した後、前記基板１００を前記工程ハウジング４００からアンローディングする（Ｓ３７０）。
図５のフローチャートに現わされた選択的の蒸着法でも、蒸着ガスが前記烈的反応時間に比べて短いため、前記相変化物質層１１２は前記下部電極１０６の露出した面から上向に成長し、前記層間絶縁膜１０８の表面上からは形成されない。このため、前記相変化物質層１１２は従来のボイド及びシームなしに前記ホール１１０を満たす。
続いて、図２を参照する。前記相変化物質層１１２は前記層間絶縁膜１０８の上部面より高く突出されるように形成される。すなわち、前記相変化物質層１１２は、前記ホール１１０を満たす下部と、前記下部分上に配置されて前記層間絶縁膜１０８の上部面より高く突出された上部を含む。
図３を参照する。平坦化工程を実行し、前記相変化物質層１１２の突出された部分を除去して前記ホール１１０を満たす相変化パターン１１２ａを形成する。前記相変化物質層１１２の突出された部分を除去する方法はエッチバック(ｅｔｃｈ−ｂａｃｋ)または化学的機械的研磨工程で実行する。これとは異なるように、前記相変化物質層１１２の上部面が前記層間絶縁膜１０８の上部面に近接した高さで蒸着してもよい。この場合には、前記平坦化工程は省略し、前記相変化物質層１１２はそのまま前記相変化パターン１１２ａで用いられる。
前記層間絶縁膜１０８上に上部電極１１４を形成する。前記上部電極１１４は前記相変化パターン１１２ａと接触する。前記上部電極１１４は導電物質で形成する。例えば、前記上部電極１１４は転移金属、導電性転移金属窒化物、及び導電性の三元系窒化物のうちで選択された少なくとも１つで形成する。前記転移金属はチタン(Ｔｉ)、ジルコニウム(Ｚｒ)、ハフニウム(Ｈｆ)、バナジウム(Ｖ)、ニオブ(Ｎｂ)、タンタル(Ｔａ)またはタングステンなどで選択された少なくとも１つである。前記導電性転移金属窒化物は窒化チタン、窒化ハフニウム、窒化バナジウム、窒化ニオブ、窒化タンタルまたは窒化タングステンなど選択された少なくとも１つである。前記導電性の三元系窒化物は窒化アルミニウムチタン、窒化炭素チタン、窒化炭素タンタル、窒化シリコンチタンまたは窒化シリコンタンタルなどで選択された少なくとも１つである。
前記下部電極１０６の比抵抗は前記上部電極１１４の比抵抗と異なることが望ましい。これによって、前記相変化パターン１１２ａ内のプログラムされる領域は、前記下部電極１０６と隣接した第１領域または前記上部電極１１４と隣接した第２領域のうちでいずれか１つに限定される。前記プログラム領域が減少されるほど相変化記憶素子の相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方のときに要求される電流量が減少する。前記下部電極１０６が前記上部電極１１４に比べて高い比抵抗を有する場合、前記プログラム領域は前記下部電極１０６に隣接した第１領域になる。一方、前記下部電極１０６が前記上部電極１１４に比べて低い比抵抗を有する場合、前記プログラム領域は前記上部電極１１４に隣接した第２領域になる。
次に、上述した下部電極１０６と異なる形態の下部電極を有する相変化記憶素子の形成方法を図面を参照して説明する。この方法は上述した方法と類似である。したがって、同一である構成要素は同一である参照符号を用いる。
図８から図１０は本発明の実施形態による相変化記憶素子の形成方法のうちで下部電極を形成する他の方法を説明するための断面図である。
図８を参照する。基板１００上に下部絶縁膜１０２を形成し、前記下部絶縁膜１０２を貫通する下部プラグ１０４を形成する。前記下部絶縁膜１０２上にバッファパターン１０５を形成する。前記バッファパターン１０５は導電物質で形成する。
前記基板１００の全面上に層間絶縁膜１０８を形成し、前記層間絶縁膜１０８をパターニングして前記バッファパターン１０５を露出させるホール１１０を形成する。前記バッファパターン１０５は前記ホール１１０と前記下部プラグ１０４との間の整列マージンを増加させる機能を実行する。場合によって、前記バッファパターン１０５は省略してもよい。この場合には、前記ホール１１０は前記下部プラグ１０４を露出させる。
前記ホール１１０を満たすプラグ形態の予備下部電極１０７を形成する。
図９を参照する。前記予備下部電極１０７をエッチングして前記ホール１１０の下部を満たす下部電極１０７ａを形成する。前記下部電極１０７ａの上部面は前記層間絶縁膜１０８の上部面に比べて低い。前記下部電極１０７ａの上部面上の前記ホール１１０の上部は空いている。前記下部電極１０７ａは転移金属、導電性転移金属窒化物、及び導電性の三元系窒化物のうちで選択された少なくとも１つで形成する。前記転移金属はチタン(Ｔｉ)、ジルコニウム(Ｚｒ)、ハフニウム(Ｈｆ)、バナジウム(Ｖ)、ニオブ(Ｎｂ)、タンタル(Ｔａ)またはタングステンなどで選択された少なくとも１つである。前記導電性転移金属窒化物は窒化チタン、窒化ハフニウム、窒化バナジウム、窒化ニオブ、窒化タンタルまたは窒化タングステンなどで選択された少なくとも１つである。前記導電性の三元系窒化物は窒化アルミニウムチタン、窒化炭素チタン、窒化炭素タンタル、窒化シリコンチタンまたは窒化シリコンタンタルなどで選択された少なくとも１つである。前記バッファパターン１０５は前記下部電極１０７ａに比べて比抵抗が低い導電物質で形成することが望ましい。例えば、前記バッファパターン１０５はタングステンで形成されてもよい。
図１０を参照する。前記下部電極１０７ａ上の前記ホール１１０を満たす相変化パターン１１２ａ'を形成する。前記相変化パターン１１２ａ'は選択的蒸着法で形成する相変化物質層で形成する。前記選択的の蒸着法は図４及び図５のフローチャートを参照して説明した方法と同一の方法で実行する。これによって、前記相変化パターン１１２ａ'も前記下部電極１０７ａの露出した面から上向に成長し、選択的に形成される。前記相変化パターン１１２ａ'を形成するとき、図２を参照して説明した平坦化工程をさらに実行することもある。前記層間絶縁膜１１４上に前記相変化パターン１１２ａ'と接触する上部電極１１４を形成する。
前記下部電極１０７ａの比抵抗は前記上部電極１１４の比抵抗と異なることが望ましい。特に、前記下部電極１０７ａの比抵抗が前記上部電極１１４の比抵抗に比べて高いことが望ましい。これによって、前記相変化パターン１１２ａ'内のプログラム領域は前記下部電極１０７ａに隣接した一領域に限定される。相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方のとき、ジュール熱は前記下部電極１０７ａと前記相変化パターン１１２ａ'の界面で主に発生する。このとき、前記下部電極１０７ａが前記ホール１１０の下部分を満たす限定された構造であるため、前記界面は前記ホール１１０内に配置される。これによって、相変化物質層を非晶質の状態または決定の状態に変化させるプログラム及び消去動作の少なくともいずれか一方のとき発生されるジュール熱の損失を最小化して相変化記憶素子の消費電力を最小化することができる。また、前記下部電極１０７ａが前記ホール１１０の下部分を満たすことによって、前記ホール１１０の縦横費を減少させることができる。
次に、本発明の実施形態による相変化記憶素子を図面を参照して説明する。
図１１は本発明の実施形態による相変化記憶素子を示す断面図である。
図１１を参照する。基板１００上に下部絶縁膜１０２が配置され、下部プラグ１０４が前記下部絶縁膜１０２を貫通して前記基板１００と接続される。前記下部絶縁膜１０２上に下部電極１０６が配置される。前記下部電極１０６は前記下部プラグ１０４と接続される。
層間絶縁膜１０８が前記基板１００の全面を覆う。ホール１１０が前記層間絶縁膜１０８を貫通して前記下部電極１０６を露出させる。前記下部電極１０６の露出した面は前記ホール１１０の周辺の前記層間絶縁膜１０８の下部面と同一であるかまたは低い。相変化パターン１１２ａが従来のボイド(ｖｏｉｄ)及びシーム(ｓｅａｍ)なしに前記ホール１１０を満たす。前記相変化パターン１１２ａは選択的の蒸着法によって前記下部電極１０６のホール１１０に露出した面から上向に成長することが望ましい。前記相変化パターン１１２ａの下部面は前記下部電極１０６と接触する。上部電極１１４が前記層間絶縁膜１０８上に配置される。前記上部電極１１４は前記相変化パターン１１２ａと接触する。
上部絶縁膜１２０が前記基板１００の全面を覆う。上部プラグ１２２が前記上部絶縁膜１２０を貫通して前記上部電極１１４と接続する。前記上部絶縁膜１２０上に配線１２４が配置される。前記配線１２４は前記上部プラグ１２２と接続する。前記配線１２４はビットラインに該当する。前記配線１２４及び上部プラグ１２２は導電物質で形成される。
これとは異なるように、前記配線１２４及び上部プラグ１２２が省略され、前記上部電極１１４が横に延長されて、配線形態である。この場合には、前記上部電極１１４がビットラインに該当する。
次に、他の形態の下部電極を有する相変化記憶素子を図１５を参照して説明する。
図１２は本発明の実施形態による相変化記憶素子の変形例示す断面図である。
図１２を参照する。基板１００上に下部絶縁膜１０２が配置され、下部プラグ１０４が前記下部絶縁膜１０２を貫通して前記基板１００と接続する。前記下部絶縁膜１０２上にバッファパターン１０５が配置され、層間絶縁膜１０８が前記基板１００の全面を覆う。ホール１１０が前記層間絶縁膜１０８を貫通して前記バッファパターン１０５の一部を露出させる。
下部電極１０７ａが前記ホール１１０の下部分を満たす。すなわち、前記下部電極１０７ａは前記ホール１１０の下部分を満たす限定された構造である。前記ホール１１０の下部面は前記バッファパターン１０５と接触する。相変化パターン１１２ａ'がボイド及びシームなしに前記下部電極１０７ａ上の前記ホール１１０を満たす。前記相変化パターン１１２ａ'は選択的の蒸着法によって前記下部電極１０７ａの上部面から上向に成長して形成されたことが望ましい。
前記層間絶縁膜１０８上に上部電極１１４が配置される。上部電極１１４は前記相変化パターン１１２ａ'と接触する。上部絶縁膜１２０が前記基板１００の全面を覆い、上部プラグ１２２が前記上部絶縁膜１２０を貫通して前記上部電極１１４と接触する。配線１２４が上部絶縁膜１２０上に配置されて前記上部プラグ１２２と接続する。配線１２４がビットラインに該当する。これとは異なり、配線１２４及び上部プラグ１２２が省略され、前記上部電極１１４が横に延長されてビットラインの機能を実行してもよい。
本発明の実施形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の実施形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の実施形態による相変化記憶素子の形成方法を説明するための断面図である。 本発明の一実施形態による相変化物質層の選択的の形成方法を説明するためのフローチャート(ｆｌｏｗ ｃｈａｒｔ)である。 本発明の他の実施形態による相変化物質層の選択的の形成方法を説明するためのフローチャートである。 本発明の実施形態による相変化物質層の選択的の形成方法を説明するための一蒸着装備である。 本発明の実施形態による相変化物質層の選択的の形成方法を説明するための他の蒸着装備である。 本発明の実施形態による相変化記憶素子の形成方法のうちで下部電極を形成する他の方法を説明するための断面図である。 本発明の実施形態による相変化記憶素子の形成方法のうちで下部電極を形成する他の方法を説明するための断面図である。 本発明の実施形態による相変化記憶素子の形成方法のうちで下部電極を形成する他の方法を説明するための断面図である。 本発明の実施形態による相変化記憶素子を示す断面図である。 本発明の実施形態による相変化記憶素子の変形例を示す断面図である。
符号の説明
１００：基板、１０２：下部絶縁膜、１０４：下部プラグ、１０６：下部電極、１０８：層間絶縁膜、１１０：ホール

Claims (34)

  1. 絶縁体及び導電体を有する基板を準備する段階と、
    前記基板を工程ハウジング内にローディングする段階と、
    前記工程ハウジング内に蒸着ガスを注入して前記導電体の露出した面上に選択的に相変化物質層を形成する段階と、
    前記工程ハウジングから前記基板をアンローディングする段階と、
    を含み、
    前記蒸着ガスが前記工程ハウジング内で存在するライフタイムは、前記蒸着ガスが熱エネルギーによって反応するのに必要である時間より短いことを特徴とする相変化物質層の形成方法。
  2. 前記蒸着ガスは前記導電体の内の余剰電子によって反応して、前記相変化物質層が形成され、
    前記相変化物質層は、前記導電体の露出した面から上向に成長することを特徴とする請求項１に記載の相変化物質層の形成方法。
  3. 前記蒸着ガスのライフタイムは、前記導電体の内の余剰電子によって前記蒸着ガスが反応するのに必要である時間に比べて長いことを特徴とする請求項２に記載の相変化物質層の形成方法。
  4. 前記絶縁体は前記基板の全面を覆い、
    前記導電体は前記絶縁体を貫通するホールに露出し、
    前記導電体の前記ホールに露出した面は、前記絶縁体の上部の面に比べて低いことを特徴とする請求項１から請求項３のうちのいずれか一に記載の相変化物質層の形成方法。
  5. 前記蒸着ガスは複数種のソースガスを含み、
    前記複数種のソースガスは、前記工程ハウジングに同時に注入されることを特徴とする請求項１から請求項３のうちのいずれか一項に記載の相変化物質層の形成方法。
  6. 前記蒸着ガスは複数種のソースガスを含み、
    前記複数種のソースガスは１種以上のソースガスを含む複数個のグループガスに区分され、前記複数個のグループガスは前記工程ハウジング内に順に注入され、
    前記各グループガスを前記工程ハウジング内に注入した後、不活性ガスを含むパージガスで前記工程ハウジングをパージングする段階をさらに含むことを特徴とする請求項１から請求項３のうちのいずれか一項に記載の相変化物質層の形成方法。
  7. 前記絶縁体は、シリコンを含むシリコン系の絶縁膜及び金属を含む金属系の絶縁膜のうちから選択された少なくとも１つで形成されることを特徴とする請求項１から請求項３のうちのいずれか一項に記載の相変化物質層の形成方法。
  8. 前記相変化物質層は、カルコゲナイド系の元素であるＴｅ及びＳｅのうちの少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＮのうちから選択された少なくとも１つとを組み合わせた化合物で形成されることを特徴とする請求項１から請求項３のうちのいずれか一項に記載の相変化物質層の形成方法。
  9. 基板の全面を覆う層間絶縁膜と、前記層間絶縁膜を貫通するホールに露出した下部電極とを形成する段階と、
    選択的の蒸着法を利用して、相変化物質層を、前記露出した下部電極の上部面から上向に成長させて前記下部電極の露出した面上のホールを満たす相変化パターンを形成する段階と、
    前記層間絶縁膜上に前記相変化パターンと接触する上部電極を形成する段階と、
    を含み、
    前記選択的の蒸着法は蒸着工程が実行される工程ハウジング内に蒸着ガスを注入して実行し、前記蒸着ガスが前記工程ハウジング内で存在するライフタイムは前記蒸着ガスが熱エネルギーによって反応するのに必要である時間より短いことを特徴とする相変化記憶素子の形成方法。
  10. 前記蒸着ガスは前記下部電極の内の余剰電子によって反応して、前記相変化物質層が形成され、
    前記相変化物質層は、前記下部電極の露出した面から上向に成長することを特徴とする請求項９に記載の相変化記憶素子の形成方法。
  11. 前記蒸着ガスのライフタイムは、前記下部電極の内の余剰電子によって前記蒸着ガスが反応するのに必要である時間に比べて長いことを特徴とする請求項１０に記載の相変化記憶素子の形成方法。
  12. 前記層間絶縁膜及び下部電極を形成する段階は、
    前記基板の所定領域上に前記下部電極を形成する段階と、
    前記下部電極を有する基板上に前記層間絶縁膜を形成する段階と、
    前記層間絶縁膜をパターニングして前記下部電極を露出させる前記ホールを形成する段階と、
    を含むことを特徴とする請求項９から請求項１１のうちのいずれか一項に記載の相変化記憶素子の形成方法。
  13. 前記上部電極は、前記下部電極の比抵抗と異なる比抵抗を有する導電物質で形成することを特徴とする請求項１２に記載の相変化記憶素子の形成方法。
  14. 前記層間絶縁膜及び下部電極を形成する段階は、
    前記基板上に前記層間絶縁膜を形成する段階と、
    前記層間絶縁膜をパターニングしてホールを形成する段階と、
    前記ホールを満たすプラグ形態の予備下部電極を形成する段階と、
    前記予備下部電極をエッチングして前記ホールの下部分を満たす前記下部電極を形成する段階と、
    を含むことを特徴とする請求項９から請求項１１のうちのいずれか一項に記載の相変化記憶素子の形成方法。
  15. 前記層間絶縁膜を形成する前に、前記基板の所定領域上にバッファパターンを形成する段階をさらに含み、
    前記ホールは前記バッファパターンを露出させ、
    前記下部電極は前記ホールに露出したバッファパターン上に形成され、
    前記バッファパターンは前記下部電極に比べて比抵抗が低い導電物質で形成することを特徴とする請求項１４に記載の相変化記憶素子の形成方法。
  16. 前記上部電極は、前記下部電極の比抵抗と異なる比抵抗を有する導電物質で形成する請求項１４に記載の相変化記憶素子の形成方法。
  17. 前記工程ハウジング内に一枚の前記基板がローディングされるチャックが配置され、
    前記選択的の蒸着法は枚葉式で実行されることを特徴とする請求項９から請求項１１のいずれか一項に記載の相変化記憶素子の形成方法。
  18. 前記選択的の蒸着法を実行するとき、前記工程ハウジング内には複数枚の前記基板が搭載される基板支持部材が配置され、
    前記選択的の蒸着法はバッチ式で実行されることを特徴とする請求項９から請求項１１のうちのいずれか一項に記載の相変化記憶素子の形成方法。
  19. 前記蒸着ガスは複数種のソースガスを含み、
    前記複数種のソースガスは、前記工程ハウジングに同時に注入されることを特徴とする請求項９から請求項１１のうちのいずれか１項に記載の相変化記憶素子の形成方法。
  20. 前記蒸着ガスは複数種のソースガスを含み、
    前記複数種のソースガスは１種以上のソースガスを含む複数個のグループガスに区分され、前記複数個のグループガスを前記工程ハウジング内に順に注入し、
    前記各グループガスを前記工程ハウジング内に注入した後、不活性ガスを含むパージガスで前記工程ハウジングをパージングする段階をさらに含むことを特徴とする請求項９から請求項１１のうちのいずれか一項に記載の相変化物質層の形成方法。
  21. 前記相変化パターンを形成する段階は、
    前記選択的の蒸着法で前記ホールを満たす下部分、及び前記下部分上に配置され、前記層間絶縁膜の上部面より高く突出された上部を有する相変化物質層を形成する段階と、
    前記相変化物質層の突出された部分を平坦化して前記相変化パターンを形成する段階と、
    を含むことを特徴とする請求項９から請求項１１のうちのいずれかに記載の相変化記憶素子の形成方法。
  22. 前記層間絶縁膜は、シリコンを含むシリコン系の絶縁膜及び金属を含む金属系絶縁膜のうちから選択された少なくとも１つで形成されることを特徴とする請求項９から請求項１１のうちのいずれか一項に記載の相変化記憶素子の形成方法。
  23. 前記相変化パターンは、カルコゲナイド系の元素であるＴｅ及びＳｅのうちの少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＮのうちから選択された少なくとも１つとを組み合わせた化合物で形成されることを特徴とする請求項９から請求項１１のうちのいずれかに記載の相変化記憶素子の形成方法。
  24. 基板の所定領域上に配置された下部電極と、
    基板の全面を覆い、前記下部電極を露出させるホールを有する層間絶縁膜と、
    前記下部電極の露出した面上の前記ホールをボイド及びシームなしに満たす相変化パターンと、
    前記層間絶縁膜上に配置されて前記相変化パターンと接触する上部電極と、
    を含むことを特徴とする相変化記憶素子。
  25. 前記相変化パターンは、選択的の蒸着法によって前記下部電極の前記ホールに露出した面から上向に成長することを特徴とする請求項２４に記載の相変化記憶素子。
  26. 前記選択的の蒸着法は蒸着工程が実行される工程ハウジング内に蒸着ガスを注入して実行し、
    前記蒸着ガスが前記工程ハウジング内で存在するライフタイムは前記蒸着ガスが熱エネルギーによって反応するのに必要となる時間より短く、
    前記蒸着ガスが前記下部電極内の余剰電子によって反応して前記相変化パターンが形成されることを特徴とする請求項２５に記載の相変化記憶素子。
  27. 前記層間絶縁膜は前記下部電極を覆い、
    前記ホールは前記下部電極の一部を露出させ、
    前記下部電極の露出した面は前記ホールの周辺の前記層間絶縁膜の下部面と同一、または低いことを特徴とする請求項２４から請求項２６のうちのいずれかに記載の相変化記憶素子。
  28. 前記上部電極は、前記下部電極の比抵抗と異なる比抵抗を有する導電物質で形成されたことを特徴とする請求項２７に記載の相変化記憶素子。
  29. 前記下部電極は前記ホールの下部分を満たす限定された構造であり、
    前記相変化パターンは前記下部電極の上の前記ホールを満たすことを特徴とする請求項２４から請求項２６のうちのいずれかに記載の相変化記憶素子。
  30. 前記下部電極と前記基板との間、及び前記下部電極の周辺に隣接した前記層間絶縁膜と基板との間に介在されたバッファパターンをさらに含み、
    前記バッファパターンは前記下部電極と接触し、
    前記バッファパターンは前記下部電極に比べて低い比抵抗を有する導電物質で形成されたことを特徴とする請求項２９に記載の相変化記憶素子。
  31. 前記上部電極は、前記下部電極の比抵抗と異なる比抵抗を有する導電物質で形成されたことを特徴とする請求項２９に記載の相変化記憶素子。
  32. 前記下部電極の比抵抗は、前記上部電極の比抵抗に比べて高いことを特徴とする請求項３１に記載の相変化記憶素子。
  33. 前記層間絶縁膜は、シリコンを含むシリコン系の絶縁膜及び金属を含む金属系の絶縁膜から選択された少なくとも１つで形成されたことを特徴とする請求項２４から請求項２６のうちのいずれかに記載の相変化記憶素子。
  34. 前記相変化パターンはカルコゲナイド系の元素であるＴｅ及びＳｅのうち少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＮのうちから選択された少なくとも１つとを組み合わせた化合物で形成されたことを特徴とする請求項２４から請求項２６のうちのいずれかに記載の相変化記憶素子。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098645A (ja) * 2006-10-13 2008-04-24 Samsung Electronics Co Ltd 相変化層の表面処理工程を含む相変化メモリ素子の製造方法
JP2008182227A (ja) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd 選択的に成長された相変化層を備える相変化メモリ素子及びその製造方法
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
JP2011512456A (ja) * 2008-01-25 2011-04-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属触媒を使った、ゲルマニウムおよびアンチモンを含む材料の選択的堆積法
JP2011521443A (ja) * 2008-04-18 2011-07-21 アイピーエス・リミテッド カルコゲナイド薄膜の形成方法
JP2012517102A (ja) * 2009-02-04 2012-07-26 マイクロン テクノロジー， インク． ガスクラスターイオンビームを用いてメモリセルを形成する方法
US8263455B2 (en) 2009-11-25 2012-09-11 Samsung Electronics Co., Ltd. Method of forming variable resistance memory device
JP2012523116A (ja) * 2009-04-07 2012-09-27 マイクロン テクノロジー， インク． 半導体処理
JP2012524406A (ja) * 2009-04-15 2012-10-11 マイクロン テクノロジー， インク． 相変化材料の形成方法ならびに相変化メモリ回路の形成方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
US7834338B2 (en) * 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US7808810B2 (en) * 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
WO2009005700A2 (en) * 2007-06-29 2009-01-08 Sandisk 3D, Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7846785B2 (en) 2007-06-29 2010-12-07 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7824956B2 (en) * 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
KR20100055102A (ko) * 2008-11-17 2010-05-26 삼성전자주식회사 가변 저항 메모리 장치, 그것의 제조 방법, 그리고 그것을 포함하는 메모리 시스템
KR20100108001A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 정보 저장 패턴의 형성방법
KR101559912B1 (ko) * 2009-03-31 2015-10-13 삼성전자주식회사 상변화 메모리 소자의 형성방법
KR20110106712A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
JP2013526778A (ja) * 2010-05-12 2013-06-24 アプライド マテリアルズ インコーポレイテッド 限定プロセス容積ｐｅｃｖｄチャンバ
JP5696378B2 (ja) * 2010-06-15 2015-04-08 ソニー株式会社 記憶装置の製造方法
JP2016063091A (ja) * 2014-09-18 2016-04-25 株式会社日立国際電気 基板処理方法、基板処理装置およびプログラム
US9276210B1 (en) * 2014-12-04 2016-03-01 Intermolecular, Inc. Conductive barriers for ternary nitride thin-film resistors
CN104681720A (zh) * 2015-02-09 2015-06-03 江苏理工学院 用于相变存储器的SbSe基掺氮纳米薄膜材料及其制备方法
US9466792B2 (en) * 2015-02-17 2016-10-11 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102301774B1 (ko) * 2017-03-31 2021-09-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110828664B (zh) * 2019-11-19 2021-09-21 中国科学院上海微***与信息技术研究所 一种相变材料、相变材料的制备方法和相变存储器
TW202212605A (zh) * 2020-09-22 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積含鍺硫族化合物之層的系統、裝置和方法
US11749564B2 (en) * 2020-09-22 2023-09-05 Applied Materials, Inc. Techniques for void-free material depositions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100332118B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 금속 배선 형성 방법
US6545287B2 (en) * 2001-09-07 2003-04-08 Intel Corporation Using selective deposition to form phase-change memory cells
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6759267B2 (en) * 2002-07-19 2004-07-06 Macronix International Co., Ltd. Method for forming a phase change memory
US20060006472A1 (en) * 2003-06-03 2006-01-12 Hai Jiang Phase change memory with extra-small resistors
KR100566699B1 (ko) * 2004-08-17 2006-04-03 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100653701B1 (ko) * 2004-08-20 2006-12-04 삼성전자주식회사 반도체 소자의 작은 비아 구조체 형성방법 및 이를 사용한상변화 기억 소자의 제조방법
KR100623181B1 (ko) * 2004-08-23 2006-09-19 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR101124504B1 (ko) * 2005-09-22 2012-03-15 삼성전자주식회사 ＡＬＤ 공정에 의한 비정질 ＮｉＯ 박막의 제조방법 및상기 비정질 ＮｉＯ 박막을 이용한 비휘발성 메모리 소자

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008098645A (ja) * 2006-10-13 2008-04-24 Samsung Electronics Co Ltd 相変化層の表面処理工程を含む相変化メモリ素子の製造方法
JP2008182227A (ja) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd 選択的に成長された相変化層を備える相変化メモリ素子及びその製造方法
US8445318B2 (en) 2007-01-23 2013-05-21 Samsung Electronics Co., Ltd. Phase change memory devices including phase change layer formed by selective growth methods and methods of manufacturing the same
JP2011512456A (ja) * 2008-01-25 2011-04-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属触媒を使った、ゲルマニウムおよびアンチモンを含む材料の選択的堆積法
JP2011521443A (ja) * 2008-04-18 2011-07-21 アイピーエス・リミテッド カルコゲナイド薄膜の形成方法
US8772077B2 (en) 2008-04-18 2014-07-08 Ips Ltd. Method of forming chalcogenide thin film
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
US8614499B2 (en) 2009-02-04 2013-12-24 Micron Technology, Inc. Memory cell having heater material and variable resistance material embedded within insulating material
JP2012517102A (ja) * 2009-02-04 2012-07-26 マイクロン テクノロジー， インク． ガスクラスターイオンビームを用いてメモリセルを形成する方法
JP2012523116A (ja) * 2009-04-07 2012-09-27 マイクロン テクノロジー， インク． 半導体処理
US8455296B2 (en) 2009-04-07 2013-06-04 Micron Technology, Inc. Semiconductor processing
JP2012524406A (ja) * 2009-04-15 2012-10-11 マイクロン テクノロジー， インク． 相変化材料の形成方法ならびに相変化メモリ回路の形成方法
CN103882404A (zh) * 2009-04-15 2014-06-25 美光科技公司 形成相变材料的方法和形成相变存储器电路的方法
US8765519B2 (en) 2009-04-15 2014-07-01 Micron Technology, Inc. Methods of forming phase change materials and methods of forming phase change memory circuitry
US9269900B2 (en) 2009-04-15 2016-02-23 Micron Technology, Inc. Methods of depositing phase change materials and methods of forming memory
CN108288618A (zh) * 2009-04-15 2018-07-17 美光科技公司 形成相变材料的方法和形成相变存储器电路的方法
US8263455B2 (en) 2009-11-25 2012-09-11 Samsung Electronics Co., Ltd. Method of forming variable resistance memory device

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CN101106173A (zh) 2008-01-16
US8034683B2 (en) 2011-10-11
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KR100717286B1 (ko) 2007-05-15

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