JP2007292471A - 半導体試験装置 - Google Patents

Abstract

【課題】タイミング・キャリブレーションの調整時間を短縮することができるとともに調整精度を向上させることができる半導体試験装置を提供すること。
【解決手段】ドライバ信号を生成するドライバＤＲ１と、ドライバ信号の出力タイミングを変更可能に遅延させる遅延素子５０と、入力端がドライバＤＲ１の出力端に接続されたコンパレータＣＰ１と、ストローブ信号の入力タイミングを変更可能に遅延させる遅延素子５２と、立ち上がりタイミングあるいは立ち下がりタイミングが既知の基準ドライバ信号を出力する基準ドライバＤＲ０を有する基準ストローブ信号出力回路４０と、ドライバＤＲ１とコンパレータＣＰ１との接続点を、ＤＵＴ２００に接続される入出力端子と、基準ストローブ信号出力回路４０と、この接続点よりも先の信号経路を終端する終端抵抗７０および電圧源７２とのいずれか一つに選択的に接続するリレーＲＡ１、ＲＢ１、ＲＣ１とを備えている。
【選択図】図２

Description

本発明は、半導体試験装置のピンエレクトロニクスにおいてドライバあるいはコンパレータの動作タイミングを調整する半導体試験装置に関する。

半導体試験装置のピンエレクトロニクスには、被測定デバイスに信号を印加するドライバが含まれている。このドライバは、入力されるクロック信号に同期した信号の出力動作を行う。ところで、被測定デバイスの各入出力ピン毎の信号経路の時間長にばらつきがあるため、初期状態においては、各ドライバから信号を出力するタイミングが期待するタイミングからずれてしまう。このため、被測定デバイスに対して各種の試験を実施する前に、タイミング・キャリブレーションが行われる。具体的には、キャリブレーション用の信号を入出力する経路を多段リレー回路（リレーマトリクス）で形成しておいて、タイミング・キャリブレーション実施時にはこの経路を介して各ドライバの出力端子と基準コンパレータ（基準電圧比較器）の入力端子とを接続し、この基準電圧比較器に入力されるストローブ信号の位相を基準にして各ドライバの出力信号の位相を調整する手法が知られている（例えば、特許文献１参照。）。なお、基準コンパレータを基準ドライバに置き換えても同様のタイミング・キャリブレーションを実施することができる。

図７は、基準ドライバと多段リレー回路を用いてタイミング・キャリブレーションを行う従来構成を示す図である。キャリブレーションの対象となるドライバＤＲの出力端子とコンパレータＣＰの入力端子が共通の接続点で接続されており、さらにこの接続点に基準ドライバＤＲ０の出力端子が多段リレー回路１００を介して接続されている。このような構成において、タイミング・キャリブレーションは以下の手順で実施される。
（１）まず、コンパレータＣＰの入力端を多段リレー回路１００を介して基準ドライバＤＲ０の出力端に接続する。このとき、ＤＵＴ２００側のリレー１１０がオフされ、コンパレータＣＰと多段リレー回路１００との間に設けられたリレー１１２がオンされる。このような接続状態において、基準ドライバＤＲ０の出力信号をコンパレータＣＰに入力して、コンパレータＣＰによる比較動作のタイミングを決めるストローブ信号の位相を調整する。多段リレー回路１００内の接続状態を切り替えることにより、各コンパレータＣＰに対応するストローブ信号の位相が順番に調整される。
（２）次に、リレー１１０、１１２がともにオフされる。これにより、コンパレータＣＰとドライバＤＲの接続点が、ＤＵＴ２００および多段リレー回路１００の両方から切り離される。このような接続状態において、コンパレータＣＰのストローブ信号の位相を基準にしてドライバＤＲの出力信号の位相が調整される。
特開平１１−２８７８４４号公報（第２−４頁、図３−９）

ところで、最近の半導体試験装置は、装置内の半導体部品の発熱に対する対策として、冷却液を用いる液体冷却方式を採用する傾向があり、その一つに、装置内の発熱部品を冷却液に浸す浸漬液冷方式がある。この方式では、ピンエレクトロニクス内の消耗部品であるリレー１１０、１１２は、保守の観点から冷却液に浸すことが困難なため、ドライバＤＲやコンパレータＣＰからある程度の距離を確保して冷却部の外側に配置する必要がある。この場合、リレー１１０、１１２の両方をオフしてドライバＤＲの出力信号の位相調整を行うと、ドライバＤＲとコンパレータＣＰとの接続点からリレー１１０、１１２までの枝配線部分が開放端となって信号の反射が発生する。このため、コンパレータＣＰにおいて入力信号の立ち上がりあるいは立ち下がりを検出する比較レベルを信号振幅の５０％で共用化することができず、図８に示すように、立ち上がり波形の位相調整時と立ち下がり波形の位相調整時とで比較レベルを別々に設定する必要があり、タイミング・キャリブレーションに時間がかかるという問題があった。また、実際の試験の比較レベル（信号振幅の５０％）とタイミング・キャリブレーション用の比較レベルとの差が多くなればなるほど、タイミング・キャリブレーションの調整精度が悪化するという問題があった。

本発明は、このような点に鑑みて創作されたものであり、その目的は、タイミング・キャリブレーションの時間を短縮することができるとともに調整精度を向上させることができる半導体試験装置を提供することにある。

上述した課題を解決するために、本発明の半導体試験装置は、被試験デバイスに向けて出力するドライバ信号を生成するドライバと、ドライバの前段に設けられており、ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる第１の遅延手段と、入力端がドライバの出力端に接続されており、ストローブ信号の入力タイミングに同期して入力信号を所定の基準レベルと比較して比較結果を出力するコンパレータと、コンパレータに入力されるストローブ信号の入力タイミングを変更可能に遅延させる第２の遅延手段と、立ち上がりタイミングあるいは立ち下がりタイミングが既知の基準ドライバ信号を出力する基準ドライバを有する基準信号出力手段と、ドライバとコンパレータとの接続点を、被試験デバイスに接続される入出力端子と、基準信号出力手段と、この接続点よりも先の信号経路を終端する終端手段とのいずれか一つに選択的に接続する接続切替手段とを備えている。具体的には、上述した接続切替手段による接続を基準信号出力手段側に切り替えた状態で、基準信号出力手段から出力される基準ドライバ信号を用いて第２の遅延手段による遅延量の設定が行われ、その後、接続切替手段による接続を終端手段側に切り替えた状態で、ドライバから出力されるドライバ信号をコンパレータに入力することにより第１の遅延手段による遅延量の設定が行われる。

基準ドライバ信号を用いてコンパレータのストローブ信号の入力タイミングを調整した後に、ドライバから出力されるドライバ信号をコンパレータに入力してドライバ信号の出力タイミングを調整する際に、ドライバとコンパレータとの接続点より先の信号経路の端部が開放端とならないためこの端部で生じる信号の反射を抑えることができる。このため、ドライバ信号の立ち上がりタイミングと立ち下がりタイミングを判定するコンパレータの基準レベルを、ともにドライバ信号の５０％に設定することができ、タイミング・キャリブレーションの時間を短縮することができる。また、入力波形が劣化した肩部を用いずに、コンパレータによる比較動作を行うことができるため、調整精度を向上させることができる。

また、本発明の半導体試験装置は、被試験デバイスに向けて出力するドライバ信号を生成するドライバと、ドライバの前段に設けられており、ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる第１の遅延手段と、入力端がドライバの出力端に接続されており、ストローブ信号の入力タイミングに同期して入力信号を所定の基準レベルと比較して比較結果を出力するコンパレータと、コンパレータに入力されるストローブ信号の入力タイミングを変更可能に遅延させる第２の遅延手段と、入力タイミングが既知の基準ストローブ信号に応じて比較動作を行う基準コンパレータを有する基準比較手段と、ドライバとコンパレータとの接続点を、被試験デバイスに接続される入出力端子と、基準比較手段と、この接続点よりも先の信号経路を終端する終端手段とのいずれか一つに選択的に接続する接続切替手段とを備えている。具体的には、上述した接続切替手段による接続を基準信号出力手段側に切り替えた状態で、ドライバから出力されるドライバ信号を基準コンパレータに入力することにより第１の遅延手段による遅延量の設定が行われ、その後、接続切替手段による接続を終端手段側に切り替えた状態で、ドライバから出力されるドライバ信号をコンパレータに入力することにより第２の遅延手段による遅延量の設定が行われる。

基準コンパレータを用いてドライバから出力されるドライバ信号の出力タイミングを調整した後に、ドライバから出力されるドライバ信号をコンパレータに入力してコンパレータのストローブ信号の入力タイミングを調整する際に、ドライバとコンパレータとの接続点より先の信号経路の端部が開放端とならないためこの端部で生じる信号の反射を抑えることができる。このため、ドライバ信号の立ち上がりタイミングと立ち下がりタイミングを判定するコンパレータの基準レベルを、ともにドライバ信号の５０％に設定することができ、タイミング・キャリブレーションの時間を短縮することができる。また、入力波形が劣化した肩部を用いずに、コンパレータによる比較動作を行うことができるため、調整精度を向上させることができる。

また、上述した終端手段は、終端手段が接続された信号経路のインピーダンスと等価な抵抗値を有することが望ましい。これにより、信号経路の端部で発生する信号の反射を完全になくすことができ、調整精度をさらに向上させることができる。

以下、本発明を適用した一実施形態の半導体試験装置について詳細に説明する。

図１は、一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の全体構成を示す図である。この半導体試験装置は、ＤＵＴ（被測定デバイス）２００に対して所定の試験を実施するために、半導体試験装置本体１０およびワークステーション８０を含んで構成されている。

ワークステーション８０は、機能試験等の一連の試験動作やタイミング・キャリブレーション動作の全体を制御するとともに、ユーザとの間のインタフェースを実現する。なお、このワークステーション８０の機能は半導体試験装置本体１０に内蔵されていてもよい。半導体試験装置本体１０は、ワークステーション８０から転送されてくる所定の試験プログラムを実行することによりＤＵＴ２００に対する各種の試験を行う。また、半導体試験装置本体１０は、ワークステーション８０から転送されてくる専用プログラムを実行することにより、タイミング・キャリブレーションを実施する。このために、半導体試験装置本体１０は、テスタ制御部１２、タイミング発生器１４、パターン発生器１６、データセレクタ１８、フォーマット制御部２０、ピンエレクトロニクス２２、パフォーマンスボード（ＰＢ）３０を備えている。

テスタ制御部１２は、タイミング発生器１４等の各構成部とバスを介して接続されており、ワークステーション８０から転送された試験プログラムを実行することにより、各構成部に対して各種の試験動作やタイミング・キャリブレーションに必要な制御を行う。

タイミング発生器１４は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターン発生器１６は、被測定デバイスの各ピンに入力するパターンデータを発生する。データセレクタ１８は、パターン発生器１６から出力される各種のパターンデータと、これを入力する被測定デバイスの各ピンとを対応させる。フォーマット制御部２０は、パターン発生器１６によって発生してデータセレクタ１８によって選択されたパターンデータと、タイミング発生器１４によって生成されたタイミングエッジとに基づいて、被測定デバイスに対する波形制御を行う。

ピンエレクトロニクス２２は、被測定デバイスとの間で物理的なインタフェースをとるためのものであり、フォーマット制御部２０の波形制御によって生成されるクロック信号ＣＬＫやストローブ信号ＳＴＢに基づいて、実際に被測定デバイスとの間で入出力される信号を生成する。このために、ピンエレクトロニクス２２は、ｎ個のドライバＤＲ１、ＤＲ２、…と、ｎ個のコンパレータＣＰ１、ＣＰ２、…と、タイミング・キャリブレーションを行うために用いられる基準ストローブ信号出力回路４０とを含んで構成されている。

ドライバＤＲ１、ＤＲ２、…は、フォーマット制御部２０から出力されるクロック信号ＣＬＫ１に同期した信号の生成動作を行っている。コンパレータＣＰ１、ＣＰ２、…は、フォーマット制御部２０から出力されるストローブ信号ＳＴＢ１、ＳＴＢ２、…に同期した比較動作を行っており、ストローブ信号ＳＴＢ１、ＳＴＢ２、…が入力された時点において被測定デバイスの対応ピンから入力される信号の論理を判定する。ドライバＤＲ１の出力端とコンパレータＣＰ１の入力端は接続されており、この接続点は、リレーＲＡ１およびパフォーマンスボード３０を介して一の入出力端子に、リレーＲＢ１を介して基準ストローブ信号出力回路４０にそれぞれ接続されている。他のドライバＤＲ２、…や他のコンパレータＣＰ２、…も同様の接続がなされている。すなわち、一のドライバの出力端とこれに対応する一のコンパレータの入力端とが接続されており、この接続点はリレーＲＡ（ＲＡ２、…）を介して一の入力端子に、リレーＲＢ（ＲＢ１、…）を介して基準ストローブ信号出力回路４０にそれぞれ接続されている。基準ストローブ信号出力回路４０は、タイミング補正用の基準ドライバＤＲ０（後述する）を内蔵しており、立ち上がりタイミングが既知の基準ドライバ信号を出力する。

図２は、ピンエレクトロニクス２２内の部分的な構成を示す図である。なお、図２では一組のドライバＤＲ１とコンパレータＣＰ１に着目してその周辺の構成が示されているが、他のドライバＤＲ２等についても同様であり、詳細な説明は省略する。

図２に示すように、ピンエレクトロニクス２２は、ドライバＤＲ１に対応する遅延素子５０と、コンパレータＣＰ１に対応する遅延素子５２とを備えている。遅延素子５０を介してドライバＤＲ１にクロック信号が入力される。また、遅延素子５２を介してコンパレータＣＰ１にストローブ信号が入力される。これらのドライバＤＲ１、コンパレータＣＰ１、遅延素子５０、５２の全体が、他のドライバ等とともに冷却部６０の内部に設けられている。冷却部６０には冷却液６２が充填されており、ドライバＤＲ１等の冷却が冷却液６２によって行われる。なお、他のドライバ、コンパレータおよびこれらに対応する遅延素子も冷却部６０内に設けられており、冷却液６２によって冷却されている。

また、図２に示すように、ピンエレクトロニクス２２には、ドライバＤＲ１とこれと対になるコンパレータＣＰ１に対応して、リレーＲＣ１、終端抵抗７０、電圧源７２が備わっている。上述したように、ドライバＤＲ１とコンパレータＣＰ１の接続点には、基準ストローブ信号出力回路４０側に分岐する経路にはリレーＲＢ１が挿入されており、リレーＲＣ１は、さらにこのリレーＲＢ１と基準ストローブ信号出力回路４０の間に設けられている。リレーＲＣ１は、ドライバＤＲ１とコンパレータＣＰ１の接続点の接続先を、基準ストローブ信号出力回路４０あるいは終端抵抗７０側のいずれかに切り替えるためのものである。終端抵抗７０側に切り替えた場合には、ドライバＤＲ１とコンパレータＣＰ１の接続点が、リレーＲＢ１、ＲＣ１を介して終端抵抗７０の一方端に接続される。この終端抵抗７０の抵抗値Ｒｘは、終端抵抗７０からドライバＤＲ１側の伝送線路のインピーダンスと透過な値に設定されている。終端抵抗７０の他方端は、電圧源７２に接続されている。

また、図２に示すように、基準ストローブ信号出力回路４０は、基準ドライバＤＲ０と多段リレー回路４２とを備えている。基準ドライバＤＲ０は、立ち上がりタイミング（あるいは立ち下がりタイミング）が既知の基準ドライバ信号を出力する。多段リレー回路４２は、複数のリレーを組み合わせて構成されており、各リレーのオンオフ状態を適宜切り替えることにより、基準ドライバＤＲ０から出力された基準ドライバ信号を、各コンパレータＣＰ１等に向けて選択的に出力する。

上述した遅延素子５０が第１の遅延手段に、遅延素子５２が第２の遅延手段に、基準ストローブ信号出力回路４０が基準信号出力手段に、リレーＲＡ１、ＲＢ１、ＲＣ１が接続切替手段に、終端抵抗７０、電圧源７２が終端手段にそれぞれ対応する。

本実施形態の半導体試験装置はこのような構成を有しており、次に、ドライバＤＲ１とコンパレータＣＰ１に対するタイミング・キャリブレーションを行う場合の動作について説明する。なお、以下に示すタイミング・キャリブレーションの動作は、テスタ制御部１２によって所定のキャリブレーション用プログラムを実行することにより行われる。

まず、基準ドライバ信号をコンパレータＣＰ１に入力することにより、コンパレータＣＰ１に入力されるストローブ信号の位相調整が行われる。図３は、基準ドライバ信号を用いたストローブ信号の調整要領を示す図である。このとき、リレーＲＡ１がオフされ、リレーＲＢ１がオンされ、リレーＲＣ１が基準ストローブ信号出力回路４０側に切り替えられる。このような接続状態において、図３に示すように、基準ドライバ信号の立ち上がりタイミングに合わせて、ストローブ信号をコンパレータＣＰ１に入力するタイミングが調整される。この調整は、コンパレータＣＰ１に対応する遅延素子５２の遅延量を可変することにより行われる。また、コンパレータＣＰ１は、基準ドライバ信号の５０％に相当する基準レベルと観察波形（入力波形）とを比較する動作を行っており、ストローブ信号の入力タイミングを少しずつずらしていったときに比較結果が変化するタイミングで遅延素子５２の遅延量を設定することで、ストローブ信号の入力タイミングの調整が行われる。

次に、ドライバＤＲ１から出力されるドライバ信号をコンパレータＣＰ１に入力することにより、ドライバＤＲ１から出力されるドライバ信号の位相調整が行われる。図４は、ドライバ信号の調整要領を示す図である。このとき、リレーＲＡ１がオフされ、リレーＲＢ１がオンされ、リレーＲＣ１が終端抵抗７０側に切り替えられる。このような接続状態において、図４に示すように、コンパレータＣＰ１に入力するストローブ信号の位相を固定した状態で、ドライバＤＲ１から出力するドライバ信号の立ち上がりタイミングおよび立ち下がりタイミングが調整される。この調整は、ドライバＤＲ１に対応する遅延素子５０の遅延量を可変することにより行われる。また、この接続形態では、ドライバＤＲ１とコンパレータＣＰ１との接続点より先の枝配線部分（信号経路）がリレーＲＢ１、ＲＣ１を介して終端抵抗７０と電圧源７２によって終端されているため、この枝配線部分の先端で信号の反射は発生しないようになっている。このため、コンパレータＣＰ１は、ドライバ信号の５０％に相当する基準レベルと観察波形（入力波形）とを比較することができ、ドライバ信号の出力タイミングを少しずつずらしていったときにコンパレータＣＰ１の比較結果が変化するタイミングで遅延素子５０の遅延量を設定することで、ドライバ信号の出力タイミングの調整が行われる。

このように、基準ドライバ信号を用いてコンパレータＣＰ１のストローブ信号の入力タイミングを調整した後に、ドライバＤＲから出力されるドライバ信号をコンパレータＣＰに入力してドライバ信号の出力タイミングを調整する際に、ドライバＤＲとコンパレータＣＰとの接続点より先の信号経路の端部が開放端とならないためこの端部で生じる信号の反射を抑えることができる。このため、ドライバ信号の立ち上がりタイミングと立ち下がりタイミングを判定するコンパレータＣＰの基準レベルを、ともにドライバ信号の５０％に設定することができ、タイミング・キャリブレーションの時間を短縮することができる。また、入力波形が劣化した肩部を用いずに、コンパレータＣＰによる比較動作を行うことができるため、調整精度を向上させることができる。

ところで、図２に示した構成では、リレーＲＡ１とリレーＲＢ１の接続点からリレーＲＡ１までの枝配線部分の長さが長くなるとこの枝配線部分の先端で反射が生じることになる。図５は、枝配線部分における反射をさらに抑えた変形例の構成を示す図である。図５に示す構成は、図２に示した構成に対して、２つのリレーＲＡ１、ＲＢ１を１つのリレーＲＤ１に置き換えたものである。このリレーＲＤ１は、ドライバＤＲ１とコンパレータＣＰ１との接続点の接続先をピンエレクトロニクス２２の入出力端子とリレーＲＣ１のいずれかに切り替えるためのものである。この接続点の接続先をリレーＲＣ１側に切り替えた場合には、入出力端子側に枝配線部分が存在しないため、枝配線部分の先端が開放端となることにより発生する反射波は存在しない。

なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、基準ストローブ信号出力回路４０から出力する基準ストローブ信号を用いて、最初にドライバＤＲ１に対応する遅延素子５０の遅延量を設定するようにしたが、最初に遅延素子５２の遅延量を設定して、コンパレータＣＰ１に対応するストローブ信号の入力タイミングを調整するようにしてもよい。図６は、半導体試験装置の変形例の構成を示す図である。図６に示す構成は、図２に示した構成に対して、基準ストローブ信号出力回路４０を基準比較手段としての基準比較回路４０Ａに置き換えたものである。基準比較回路４０Ａは、基準ストローブ信号出力回路４０に含まれる基準ドライバＤＲ０を基準コンパレータＣＰ０に置き換えた構成を有している。この基準コンパレータＣＰ０は、ドライバＤＲ１等から出力されるドライバ信号が多段リレー回路４２を介して選択的に入力され、入力タイミングが既知の基準ストローブ信号に応じた比較動作を行う。

まず、ドライバＤＲ１から出力されるドライバ信号を基準コンパレータＣＰ０に入力することにより、ドライバＤＲ１から出力されるドライバ信号の出力タイミングの調整が行われる。このとき、リレーＲＡ１がオフされ、リレーＲＢ１がオンされ、リレーＲＣ１が基準比較回路４０Ａ側に切り替えられる。このような接続状態において、コンパレータＣＰ１に入力する基準ストローブ信号の位相を固定した状態で、ドライバＤＲ１から出力するドライバ信号の立ち上がりタイミングおよび立ち下がりタイミングが調整される。

次に、ドライバＤＲ１から出力されるドライバ信号の立ち上がりタイミングあるいは立ち下がりタイミングに合わせて、ストローブ信号をコンパレータＣＰ１に入力するタイミングが調整される。このとき、リレーＲＡ１がオフされ、リレーＲＢ１がオンされ、リレーＲＣ１が終端抵抗７０側に切り替えられる。

このように、基準コンパレータＣＰ０を用いてドライバＤＲ１から出力されるドライバ信号の出力タイミングを調整した後に、ドライバＤＲ１から出力されるドライバ信号をコンパレータＣＰ１に入力してコンパレータＣＰ１のストローブ信号の入力タイミングを調整する際に、ドライバＤＲ１とコンパレータＣＰ１との接続点より先の信号経路の端部が開放端とならないためこの端部で生じる信号の反射を抑えることができる。このため、ドライバ信号の立ち上がりタイミングと立ち下がりタイミングを判定するコンパレータＣＰ１の基準レベルを、ともにドライバ信号の５０％に設定することができ、タイミング・キャリブレーションの時間を短縮することができる。また、入力波形が劣化した肩部を用いずに、コンパレータＣＰ１による比較動作を行うことができるため、調整精度を向上させることができる。

一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の全体構成を示す図である。 ピンエレクトロニクス内の部分的な構成を示す図である。 基準ドライバ信号を用いたストローブ信号の調整要領を示す図である。 ドライバ信号の調整要領を示す図である。 枝配線部分における反射をさらに抑えた変形例の構成を示す図である。 半導体試験装置の変形例の構成を示す図である。 基準ドライバと多段リレー回路を用いてタイミング・キャリブレーションを行う従来構成を示す図である。 図７に示した構成を用いたドライバ信号の調整要領を示す図である。

符号の説明

１０ 半導体試験装置本体
１２ テスタ制御部
１４ タイミング発生器
１６ パターン発生器
１８ データセレクタ
２０ フォーマット制御部
２２ ピンエレクトロニクス
３０ パフォーマンスボード
４０ 基準ストローブ信号出力回路
４２ 多段リレー回路
５０、５２ 遅延素子
６０ 冷却部
６２ 冷却液
８０ ワークステーション
２００ ＤＵＴ（被測定デバイス）
ＤＲ０ 基準ドライバ
ＤＲ１、ＤＲ２、… ドライバ
ＣＰ１、ＣＰ２、… コンパレータ
ＲＡ１、ＲＢ１、ＲＣ１、ＲＤ１ リレー

Claims (5)

1. 被試験デバイスに向けて出力するドライバ信号を生成するドライバと、
   前記ドライバの前段に設けられており、前記ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる第１の遅延手段と、
   入力端が前記ドライバの出力端に接続されており、ストローブ信号の入力タイミングに同期して入力信号を所定の基準レベルと比較して比較結果を出力するコンパレータと、
   前記コンパレータに入力されるストローブ信号の入力タイミングを変更可能に遅延させる第２の遅延手段と、
   立ち上がりタイミングあるいは立ち下がりタイミングが既知の基準ドライバ信号を出力する基準ドライバを有する基準信号出力手段と、
   前記ドライバと前記コンパレータとの接続点を、前記被試験デバイスに接続される入出力端子と、前記基準信号出力手段と、この接続点よりも先の信号経路を終端する終端手段とのいずれか一つに選択的に接続する接続切替手段と、
   を備えることを特徴とする半導体試験装置。
2. 請求項１において、
   前記接続切替手段による接続を前記基準信号出力手段側に切り替えた状態で、前記基準信号出力手段から出力される基準ドライバ信号を用いて前記第２の遅延手段による遅延量の設定が行われ、その後、前記接続切替手段による接続を前記終端手段側に切り替えた状態で、前記ドライバから出力されるドライバ信号を前記コンパレータに入力することにより前記第１の遅延手段による遅延量の設定が行われることを特徴とする半導体試験装置。
3. 被試験デバイスに向けて出力するドライバ信号を生成するドライバと、
   前記ドライバの前段に設けられており、前記ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる第１の遅延手段と、
   入力端が前記ドライバの出力端に接続されており、ストローブ信号の入力タイミングに同期して入力信号を所定の基準レベルと比較して比較結果を出力するコンパレータと、
   前記コンパレータに入力されるストローブ信号の入力タイミングを変更可能に遅延させる第２の遅延手段と、
   入力タイミングが既知の基準ストローブ信号に応じて比較動作を行う基準コンパレータを有する基準比較手段と、
   前記ドライバと前記コンパレータとの接続点を、前記被試験デバイスに接続される入出力端子と、前記基準比較手段と、この接続点よりも先の信号経路を終端する終端手段とのいずれか一つに選択的に接続する接続切替手段と、
   を備えることを特徴とする半導体試験装置。
4. 請求項３において、
   前記接続切替手段による接続を前記基準信号出力手段側に切り替えた状態で、前記ドライバから出力されるドライバ信号を前記基準コンパレータに入力することにより前記第１の遅延手段による遅延量の設定が行われ、その後、前記接続切替手段による接続を前記終端手段側に切り替えた状態で、前記ドライバから出力されるドライバ信号を前記コンパレータに入力することにより前記第２の遅延手段による遅延量の設定が行われることを特徴とする半導体試験装置。
5. 請求項１〜４のいずれかにおいて、
   前記終端手段は、前記終端手段が接続された前記信号経路のインピーダンスと等価な抵抗値を有することを特徴とする半導体試験装置。
   

Images