JP4219879B2 - 半導体試験装置およびそのキャリブレーション方法 - Google Patents
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Description
(1)基準ドライバDR0および基準コンパレータCP0と一のドライバとが接続される接続点52を有するキャリブレーションボード50を各ドライバ毎に用意しておいて、キャリブレーションボード50を順番に取り替える方法。
(2)複数のドライバの出力端が共通の接続点52に接続されたキャリブレーションボード50を用意しておいて、信号を出力する一のドライバを順番に切り替える方法。この方法は、基準ドライバDR0と各ドライバの接続構造や接続点52周辺の構造を最も簡略化することができる。
(3)複数のドライバの出力端がスイッチを介して共通の接続点52に接続されたキャリブレーションボード50を用意しておいて、スイッチを切り替えることにより、接続点52に接続される一のドライバを順番に切り替える方法。この方法は、基準ドライバDR0と各ドライバとを信号の減衰が少ない状態で確実に接続することが可能になる。
ドライバDR1の立ち上がりタイミングを調整する場合には、基準ドライバDR0の出力信号がハイレベルVH からローレベルVL に変化する際に振幅50%の中間レベル(平均電圧)VM を通過するタイミングが基準タイミングとして用いられる。
ドライバDR1の立ち下がりタイミングを調整する場合には、基準ドライバDR0の出力信号がローレベルVL からハイレベルVH に変化する際に振幅50%の中間レベルVM を通過するタイミングが基準タイミングとして用いられる。
12 テスタ制御部
14 タイミング発生器
16 パターン発生器
18 データセレクタ
20 フォーマット制御部
30 パフォーマンスボード
40 ワークステーション
50 キャリブレーションボード
220、222 遅延素子
224 SR型フリップフロップ
DR0 基準ドライバ
DR1〜DRn ドライバ
CP0 基準コンパレータ
CP1〜CPn コンパレータ
Claims (11)
- 電圧レベルの変化タイミングが基準となる基準波形を有する信号を出力する第1のドライバと、
前記基準波形を反転した波形を有する信号を出力する第2のドライバと、
前記第2のドライバの前段に設けられており、前記第2のドライバから出力される信号の出力タイミングを変更可能に遅延させる遅延手段と、
前記第1のドライバの出力信号と前記第2のドライバの出力信号を合成する合成手段と、
前記合成手段から出力される合成波形の電圧と基準電圧とを比較する比較手段と、
前記比較手段による比較結果に基づいて前記遅延手段の遅延量を調整する調整手段と、
を備えることを特徴とする半導体試験装置。 - 請求項1において、
前記第1および第2のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも早い場合に、前記基準電圧は、ローレベルとハイレベルの平均電圧よりも高い値に設定されており、
前記調整手段は、前記合成波形の電圧が前記基準電圧を超えないように前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項2において、
前記調整手段は、前記合成波形の電圧が前記基準電圧を超えた期間の長さに応じて前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項1において、
前記第1および第2のドライバのいずれか一方から出力される電圧レベルがローレベルからハイレベルに立ち上がる信号の立ち上がりタイミングの方が、他方から出力される電圧レベルがハイレベルからローレベルに立ち下がる信号の立ち下がりタイミングよりも遅い場合に、前記基準電圧は、ローレベルとハイレベルの平均電圧よりも低い値に設定されており、
前記調整手段は、前記合成波形の電圧が前記基準電圧よりも低くならないように前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項4において、
前記調整手段は、前記合成波形の電圧が前記基準電圧よりも低くなった期間の長さに応じて前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項1において、
前記調整手段は、前記合成手段から出力される合成波形の電圧変化が最小となるように、前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項1〜6のいずれかにおいて、
複数の前記第2のドライバが備わっており、
前記合成手段は、前記複数の第2のドライバの出力端と前記第1のドライバの出力端とが共通に接続された接続部を有し、
前記調整手段は、前記複数の第2のドライバのいずれか一つを順番に選択して信号を出力させて、選択された前記第2のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 請求項1〜6のいずれかにおいて、
複数の前記第2のドライバが備わっており、
前記合成手段は、前記複数の第2のドライバのいずれか一つを選択する選択手段と、前記選択手段によって選択された一の前記第2のドライバの出力端と前記第1のドライバの出力端とが接続された接続部とを有し、
前記調整手段は、前記選択手段によって選択される前記第2のドライバを順番に切り替えて、選択された前記第2のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置。 - 電圧レベルの変化タイミングが基準となる基準波形を有する信号を第1のドライバから出力するとともに、前記基準波形を反転した波形を有する信号を第2のドライバから出力し、
前記第1および第2のドライバから出力される2つの信号を合成してその合成電圧レベルを検出し、
検出された前記合成電圧レベルに基づいて、前記第2のドライバの前段に設けられた遅延手段の遅延量を調整することを特徴とする半導体試験装置のキャリブレーション方法。 - 請求項9において、
前記遅延量の調整は、前記合成電圧レベルの変化が最小となるように行われることを特徴とする半導体試験装置のキャリブレーション方法。 - 請求項9または10において、
複数の前記第2のドライバが備わっている場合に、前記第1のドライバと組み合わされる前記第2のドライバを一つずつ順番に選択して、この選択された第2のドライバに対応する前記遅延手段の遅延量を調整することを特徴とする半導体試験装置のキャリブレーション方法。
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