JP5025224B2 - 試験装置、ドライバコンパレータチップ、応答測定装置および校正方法 - Google Patents

Description

本発明は、試験装置、ドライバコンパレータチップ、応答測定装置および校正方法に関する。特に本発明は、被試験デバイスを試験する試験装置、当該試験装置に備えられるドライバコンパレータチップ、応答測定装置および校正方法に関する。

半導体デバイス等を試験する試験装置は、被試験デバイスから出力された出力信号を当該試験装置内に取り込むコンパレータを備える（例えば、特許文献１参照。）。コンパレータは、立ち上がりエッジを入力した時の応答時間と、立ち下がりエッジを入力した時の応答時間とが異なる場合がある。立ち上がりエッジおよび立ち下がりエッジの応答時間が異なる場合、被試験デバイスからの出力信号の測定タイミングに誤差が生じるので、試験装置は、被試験デバイスを精度良く試験をすることができない。
特開２０００−９８０１号公報

ところで、試験装置は、立ち上がりエッジ波形および立ち下がりエッジ波形を外部の基準ドライバから出力させてコンパレータの応答時間を測定し、測定結果に基づき当該コンパレータの応答時間を調整していた。しかし、このような調整をする試験装置は、外部の基準ドライバを用いて、位相のずれが非常に小さい立ち上がりエッジ波形および立ち下がりを発生しなければならないので、測定が容易ではなかった。

そこで本発明は、上記の課題を解決することのできる試験装置、ドライバコンパレータチップ、応答測定装置および校正方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号を生成する信号生成部と、試験信号を被試験デバイスの入出力ピンに対して出力するドライバと、ドライバの出力端及び被試験デバイスの入出力ピンに接続され、与えられる信号を検出するコンパレータと、コンパレータが検出した被試験デバイスの出力信号に基づいて、被試験デバイスの良否を判定する判定部と、コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置とを備え、応答測定装置は、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、第１の出力波形の立ち上がりエッジをコンパレータが検出してから、第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジをコンパレータが検出するまでの第１の時間を測定する第１測定部と、第２の出力波形の立ち下がりエッジをコンパレータが検出してから、第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジをコンパレータが検出するまでの第２の時間を測定する第２測定部と、第１の時間と第２の時間との差分に基づいて、応答時間の差を算出する差分算出部とを有する試験装置を提供する。

本発明の第２形態においては、信号を出力するドライバと、与えられる信号を検出するコンパレータと、コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置とを備え、応答測定装置は、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、第１の出力波形の立ち上がりエッジをコンパレータが検出してから、第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジをコンパレータが検出するまでの第１の時間を測定する第１測定部と、第２の出力波形の立ち下がりエッジをコンパレータが検出してから、第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジをコンパレータが検出するまでの第２の時間を測定する第２測定部と、第１の時間と第２の時間との差分に基づいて、応答時間の差を算出する差分算出部とを有するドライバコンパレータチップを提供する。

本発明の第３形態においては、信号を出力するドライバと、与えられる信号を検出するコンパレータとを有するドライバコンパレータにおける、コンパレータの信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置であって、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、第１の出力波形の立ち上がりエッジをコンパレータが検出してから、第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジをコンパレータが検出するまでの第１の時間を測定する第１測定部と、第２の出力波形の立ち下がりエッジをコンパレータが検出してから、第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジをコンパレータが検出するまでの第２の時間を測定する第２測定部と、第１の時間と第２の時間との差分に基づいて、応答時間の差を算出する差分算出部とを備える応答測定装置を提供する。

本発明の第４形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号を生成する信号生成部と、試験信号を被試験デバイスの入出力ピンに対して出力するドライバと、ドライバの出力端及び被試験デバイスの入出力ピンに接続され、与えられる信号を検出するコンパレータと、コンパレータが検出した被試験デバイスの出力信号に基づいて、被試験デバイスの良否を判定する判定部と、コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置とを備え、応答測定装置は、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、コンパレータが検出した出力パルス波形のパルス幅を測定する第１測定部と、出力パルス波形が終端により反射されてコンパレータに入力され、コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、出力パルス波形及び反射パルス波形のパルス幅の差分に基づいて、応答時間の差を算出する差分算出部とを有する試験装置を提供する。

本発明の第５形態においては、信号を出力するドライバと、与えられる信号を検出するコンパレータと、コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置とを備え、応答測定装置は、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、コンパレータが検出した出力パルス波形のパルス幅を測定する第１測定部と、出力パルス波形が終端により反射されてコンパレータに入力され、コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、出力パルス波形及び反射パルス波形のパルス幅の差分に基づいて、応答時間の差を算出する差分算出部とを有するドライバコンパレータチップを提供する。

本発明の第６形態においては、信号を出力するドライバと、与えられる信号を検出するコンパレータとを有するドライバコンパレータにおける、コンパレータの信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置であって、ドライバの出力端及びコンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、コンパレータが検出した出力パルス波形のパルス幅を測定する第１測定部と、出力パルス波形が終端により反射されてコンパレータに入力され、コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、出力パルス波形及び反射パルス波形のパルス幅の差分に基づいて、応答時間の差を算出する差分算出部とを備える応答測定装置を提供する。

本発明の第７形態においては、被試験デバイスを試験する試験装置に備えられた、被試験デバイスからの出力信号を検出するコンパレータの校正方法であって、被試験デバイスに対して試験信号を出力するドライバの出力端、コンパレータの入力端および所定の伝播遅延を有する伝送経路を接続するとともに、伝送経路におけるドライバの出力端が接続されていない遠端をドライバから出力される信号電位を発生する電圧源に接続し、ドライバから、立ち上がりエッジを有する第１の出力波形と立ち下がりエッジを有する第２の出力波形とを、繰り返し出力し、第１の出力波形の立ち上がりエッジをコンパレータが検出してから、第１の出力波形が遠端により反射された第１の反射波形の立ち下がりエッジをコンパレータが検出するまでの第１の時間を測定し、第２の出力波形の立ち下がりエッジをコンパレータが検出してから、第２の出力波形が遠端により反射された第２の反射波形の立ち上がりエッジをコンパレータが検出するまでの第２の時間を測定し、第１の時間と第２の時間との差分に基づいて、応答時間の差を算出する校正方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験デバイスを試験する装置であって、信号生成部１２と、ドライバ１４と、コンパレータ１６と、判定部１８と、応答測定装置２０とを備える。

信号生成部１２は、被試験デバイスに入力すべき試験信号を生成する。信号生成部１２は、一例として、パターン発生器と、タイミング発生器と、波形成形器とを有してよい。パターン発生器は、一例として、試験信号の元となる試験パターンと、波形モードを指定する波形モード信号と、良否判定に使用される期待値パターン、その他の信号を発生する。

タイミング発生器は、被試験デバイスに供給する波形の前縁及び後縁のタイミングを規定するタイミング信号を発生する。タイミング発生器は、一例として、発生する試験信号の立ち上がりエッジまたは立ち下がりエッジを規定するタイミング信号を発生し、また、コンパレータ１６でタイミング判定をするストローブ信号を発生する。波形成形器は、パターン発生器から出力された試験パターンを受け、パターン発生器からの波形モード信号に基づいて、所定の波形に整形した試験信号を生成する。

ドライバ１４は、試験信号を被試験デバイスの入出力ピンに対して出力する。ドライバ１４は、一例として、信号生成部１２により生成された試験信号を受けて、所定のＶＨレベル、ＶＬレベルの振幅に変換したドライバ信号を信号端子２２を介して被試験デバイスに供給する。

コンパレータ１６は、ドライバ１４の出力端及び被試験デバイスの入出力ピンに接続され、与えられる信号を検出する。コンパレータ１６は、一例として、アナログコンパレータとタイミングコンパレータとを有する。アナログコンパレータは、アナログ信号を受けて所定レベルのしきい値ＶＯＨ、ＶＯＬに基づいて、ハイレベルおよびローレベルの２つの論理信号に変換する。タイミングコンパレータは、ハイレベルおよびローレベルの２つの論理信号を受け、信号生成部１２からのストローブ信号に基づくタイミングで個々にタイミング判定をして出力する。

判定部１８は、コンパレータ１６が検出した被試験デバイスの出力信号に基づいて、被試験デバイスの良否を判定する。判定部１８は、一例として、コンパレータ１６によりタイミング判定したデータと信号生成部１２からの期待値パターンとに基づいて、被試験デバイスの良否を判定する。

応答測定装置２０は、コンパレータ１６における、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する。そして、応答測定装置２０は、検出したコンパレータ１６の応答時間の差に基づき、コンパレータ１６の応答時間を調整する。より詳しくは、応答測定装置２０は、コンパレータ１６の入力端に立ち下がりエッジが入力された時刻から、コンパレータ１６が当該立ち下がりエッジに応じた信号を出力する時刻までの期間（立ち下がり応答時間Ｔ_Ｆ）と、コンパレータ１６の入力端に立ち上がりエッジが入力された時刻から、コンパレータ１６が当該立ち上がりエッジに応じた信号を出力する時刻までの期間（立ち上がり応答時間Ｔ_Ｒ）との差（応答時間差）を検出する。そして、応答測定装置２０は、検出した応答時間差に基づき、コンパレータ１６の立ち上がり応答時間Ｔ_Ｒと立ち下がり応答時間Ｔ_Ｆとが一致するように、例えばコンパレータ１６を調整する。

応答測定装置２０は、ドライバ制御部３２と、第１測定部３４と、第２測定部３６と、差分算出部３８と、調整部４０とを有する。ドライバ制御部３２は、ドライバ１４の出力端及びコンパレータ１６の入力端が、所定の伝播遅延を有する伝送経路３０を介して接地電位に終端（ショート接続）された状態において、ドライバ１４に、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させる。ドライバ制御部３２は、一例として、信号生成部１２に対して所定の試験パターンを出力させることにより、ドライバ１４から第１の出力波形および第２の出力波形を出力させる。

ドライバ１４の出力端及びコンパレータ１６の入力端は、伝送経路３０を介して接地電位以外の所定電位に終端（例えばショート接続）されてもよい。また、伝送経路３０は、当該ドライバ１４の出力端及びコンパレータ１６の入力端が接続されていない遠端が、ショート接続治具を介して接地電位にショート接続する。また、伝送経路３０の遠端は、ドライバ１４が出力する信号電位（例えばハイレベル電位またはローレベル電位）と略同一の電圧を発生する電圧源に、ショート接続治具を介してショート接続されてよい。

ここで、伝送経路３０は、被試験デバイスとドライバ１４及びコンパレータ１６との間を接続する、例えば５０Ωの特性インピーダンスのプリント基板、同軸ケーブル、同軸コネクタ等を含む伝送経路であってよい。また、伝送経路３０は、デバイス試験時には、遠端に被試験デバイスのＩＣ端子が接続され、測定時には、被試験デバイスに代えて遠端にショート接続治具を接地電位に接続されてよい。また、ショート接続治具は、一例として、パフォーマンスボード内で伝送経路３０の遠端と接地電位とをショート接続してもよいし、ソケットボード内で伝送経路３０の遠端と接地電位とをショート接続してもよいし、ＩＣソケットに接触するダミーデバイス内で伝送経路３０の遠端と接地電位とをショート接続してもよい。また、試験装置１０は、一例として、ドライバ１４が出力する信号電位（例えばハイレベル電位またはローレベル電位）と略同一の電圧を発生する電圧源と、伝送経路３０におけるドライバ１４の出力端がされていない遠端と電圧源とを接続するショート接続治具とを備えるパフォーマンスボード等の校正装置が、接続されてよい。

第１測定部３４は、第１の出力波形の立ち上がりエッジをコンパレータ１６が検出してから、当該第１の出力波形が伝送経路３０の終端により反射された第１の反射波形の立ち下がりエッジをコンパレータ１６が検出するまでの第１の時間Ｔ_１を測定する。第２測定部３６は、第２の出力波形の立ち下がりエッジをコンパレータ１６が検出してから、第２の出力波形が伝送経路３０の終端により反射された第２の反射波形の立ち上がりエッジをコンパレータ１６が検出するまでの第２の時間Ｔ_２を測定する。

差分算出部３８は、第１の時間Ｔ_１と第２の時間Ｔ_２との差分に基づいて、コンパレータ１６の応答時間の差を算出する。差分算出部３８は、一例として、第１の時間Ｔ_１と第２の時間Ｔ_２との測定時間に基づいて、コンパレータ１６の立ち上がり応答時間Ｔ_Ｒと、立ち下がり応答時間Ｔ_Ｆの差を算出する。

調整部４０は、差分算出部３８が算出した応答時間の差に基づいて、コンパレータ１６における立ち上がりエッジに対する応答時間Ｔ_Ｒ、またはコンパレータ１６における立ち下がりエッジに対する応答時間Ｔ_Ｆの少なくとも一方を調整する。調整部４０は、一例として、第１の時間Ｔ１又は第２の時間Ｔ２の測定を制御する。すなわち、調整部４０は、立ち上がりエッジ又は立ち下がりエッジを検出することを目的として、反射波形が消滅する程度の長周期の間、試験信号を繰り返し発生させる。そして、調整部４０は、このように試験信号を発生した状態において、信号生成部１２から発生するストローブ信号のタイミングを順次変更しながら、エッジ点を検出する。

これにより、調整部４０は、一例として、立ち上がり応答時間Ｔ_Ｒと立ち下がり応答時間Ｔ_Ｆとが一致するように、信号生成部１２から発生するストローブ信号のタイミングを補正することができる。従って、調整部４０は、デバイス試験時におけるコンパレータ１６の立ち上がりエッジと立ち下がりエッジとのタイミング誤差を小さくすることができる。

図２は、応答測定装置２０によるコンパレータ１６の応答時間の測定および校正フローを示す。図３（Ａ）は、ドライバ１４が立ち上がりエッジを出力した場合における、コンパレータ１６の入力信号波形および出力信号波形の一例を示し、図３（Ｂ）は、ドライバ１４が立ち下がりエッジ出力した場合における、コンパレータ１６の入力信号波形および出力信号波形の一例を示す。

応答測定装置２０は、例えば被試験デバイスの試験に先立って、ステップＳ２１０からステップＳ２１４までの校正処理を実行する。まず、応答測定装置２０は、ドライバ１４の出力端及びコンパレータ１６の入力端を、所定の伝播遅延を有する伝送経路３０の遠端に例えばショート接続治具を接続することにより、接地電位に終端する（ステップＳ２１０）。応答測定装置２０は、一例として、被試験デバイスが載置されるパフォーマンスボードを、伝送経路３０の遠端と接地電位とを接続するショート接続治具が設けられたパフォーマンスボードに交換することにより、ドライバ１４の出力端及びコンパレータ１６の入力端を伝送経路３０を介して接地電位に終端する。

次に、応答測定装置２０は、例えば図３（Ａ）に示すような第１の時間Ｔ_１を測定する（ステップＳ２１１）。ステップＳ２１１において、まず、ドライバ制御部３２は、指定された時刻ｔ３１１において、立ち上がりエッジを有する第１の出力波形をドライバ１４から出力させる。すなわち、ドライバ１４の出力レベルは、ＶＬからＶＨに遷移する。ドライバ１４から出力された第１の出力波形は、コンパレータ１６に入力される。なお、ここでは、ドライバ１４から出力波形が出力されてからコンパレータ１６に入力するまでの時間は、説明の便宜上０である場合を示すが時間差があっても支障とはならない。コンパレータ１６は、ドライバ１４から出力された第１の出力波形の立ち上がりエッジを入力した時刻ｔ３１１から、立ち上がり応答時間Ｔ_Ｒ分遅れた時刻ｔ３１２において、当該第１の出力波形の立ち上がりエッジ点をサーチして検出する。ここで、応答測定装置２０は、エッジ点をサーチするために十分な期間、図３（Ａ）の波形をドライバ１４から繰り返して発生させる。

さらに、ドライバ１４から出力された立ち上がりエッジを有する第１の出力波形は、伝送経路３０にも入力される。ここで、伝送経路３０は、入力した出力波形を終端側に伝搬させ、略０Ωの接続線により接地された終端により反射波形を反射する。

ここで、ローレベル電位ＶＬが０ボルト（接地電位）以外の場合、試験装置１０は、ＶＬ電圧を発生する電圧源を備え、伝送経路３０をＶＬ電圧に接続して終端する。終端において反射された反射波形は、伝送経路３０の終端が接地電位に接続されていることから、ドライバ１４から出力された出力波形と正負が反転した波形となる。すなわち、立ち上がりエッジは、接地された終端で反射されることにより立ち下りエッジとなり、立ち下りエッジは、接地された終端で反射されることにより立ち上がりエッジとなる。従って、コンパレータ１６では、伝送経路３０を往復する時間経過後において、立ち下りエッジを有する第１の反射波形を伝送経路３０から入力する。なお、反射波形が消滅した後には、ドライバ１４は、例えば５０Ωの内部抵抗を有する。また、伝送経路３０の遠端は、ＶＬ電圧にショート接続されている。この結果、ドライバ１４の出力端は、ＶＨレベルを出力しているにも関わらず、強制的に直流的なＶＬレベルになる。

コンパレータ１６は、ドライバ１４が第１の出力波形の立ち上がりエッジを出力した時刻ｔ３１１から、伝送経路３０における伝搬遅延時間Ｔ_Ａの２倍の時間Ｔ_Ｂ分遅延した時刻ｔ３１３において、第１の反射波形の立ち下がりエッジを入力する。続いて、コンパレータ１６は、第１の反射波形の立ち下がりを入力した時刻ｔ３１３から立ち下がり応答時間Ｔ_Ｆ分遅れた時刻ｔ３１４において、当該第１の反射波形の立ち下がりエッジを検出する。なお、ここでは、ドライバ１４から出力波形が出力されてから伝送経路３０に入力するまでの時間、および、反射波形が伝送経路３０から出力されてからコンパレータ１６に入力するまでの時間は０である場合を示すが、時間差があっても同様となる。そして、第１測定部３４は、ドライバ１４から出力された第１の出力波形の立ち上がりエッジを検出した時刻ｔ３１２から、伝送経路３０により反射された第１の反射波形の立ち下がりエッジを検出した時刻ｔ３１４までの第１の時間Ｔ_１を測定する。

次に、応答測定装置２０は、例えば図３（Ｂ）に示すような第２の時間Ｔ_２を測定する（ステップＳ２１２）。ここで、伝送経路３０の遠端は、略０Ωの接続線により接地された終端により反射波形を反射する。ステップＳ２１２において、まず、ドライバ制御部３２は、第１の出力波形の立ち上がりエッジを出力させた時刻ｔ３１１とは異なる時刻ｔ３２１において、立ち下がりエッジを有する第２の出力波形をドライバ１４から出力させる。すなわち、ドライバ１４の出力レベルは、ＶＨからＶＬに遷移する。ドライバ１４から出力された第２の出力波形は、コンパレータ１６に入力される。コンパレータ１６は、ドライバ１４から出力された第２の出力波形の立ち下がりエッジを入力した時刻ｔ３２１から、立ち下がり応答時間Ｔ_Ｆ分遅れた時刻ｔ３２２において、当該第２の出力波形の立ち下がりエッジ点をサーチして検出する。ここで、応答測定装置２０は、エッジ点をサーチするために十分な期間、図３（Ｂ）の波形をドライバ１４から繰り返して発生させる。

さらに、ドライバ１４から出力された立ち下がりエッジを有する第２の出力波形は、伝送経路３０にも入力される。ドライバ１４から出力された立ち下がりエッジを有する第２の出力波形が伝送経路３０に入力された場合、コンパレータ１６は、立ち上がりエッジを有する第２の反射波形を伝送経路３０から入力する。コンパレータ１６は、ドライバ１４が第２の出力波形の立ち下がりエッジを出力した時刻ｔ３２１から、伝送経路３０における伝搬遅延時間Ｔ_Ａの２倍の時間Ｔ_Ｂ分遅延した時刻ｔ３２３において、第２の反射波形の立ち上がりエッジを入力する。

続いて、コンパレータ１６は、第２の反射波形の立ち上がりエッジを入力した時刻ｔ３２３から立ち上がり応答時間Ｔ_Ｒ分遅れた時刻ｔ３２４において、当該第２の反射波形の立ち上がりエッジを検出する。そして、第２測定部３６は、ドライバ１４から出力された第２の出力波形の立ち下がりエッジを検出した時刻ｔ３２２から、伝送経路３０により反射された第２の反射波形の立ち上がりエッジを検出した時刻ｔ３２４までの第２の時間Ｔ_２を測定する。

ステップＳ２１１およびステップＳ２１２の処理が終わると、次に、差分算出部３８は、第１の時間Ｔ_１と第２の時間Ｔ_２との差分に基づいて、コンパレータ１６における応答時間の差を算出する（ステップＳ２１３）。ここで、第１の時間Ｔ_１は、第１の出力波形の立ち上がりエッジをコンパレータ１６が入力した時刻ｔ３１１から、第１の反射波形の立ち下がりエッジをコンパレータ１６が入力した時刻ｔ３１３までの期間（すなわち、伝送経路３０における伝搬遅延時間の２倍の時間Ｔ_Ｂ）に対して、立ち上がり応答時間Ｔ_Ｒ分短く、立ち下がり応答時間Ｔ_Ｆ分長い時間となる。すなわち、第１の時間Ｔ_１は、Ｔ_Ｂ−Ｔ_Ｒ＋Ｔ_Ｆで表される。

一方、第２の時間Ｔ_２は、第２の出力波形の立ち下がりエッジをコンパレータ１６が入力した時刻ｔ３２１から、第２の反射波形の立ち上がりエッジをコンパレータ１６が入力した時刻ｔ３２３までの期間（すなわち、伝送経路３０における伝搬遅延時間の２倍の時間Ｔ_Ｂ）に対して、立ち下がり応答時間Ｔ_Ｆ分短く、立ち上がり応答時間Ｔ_Ｒ分長い時間となる。すなわち、第２の時間Ｔ_２は、Ｔ_Ｂ−Ｔ_Ｆ＋Ｔ_Ｒで表される。

このような第１の時間Ｔ_１および第２の時間Ｔ_２の差を算出すると下記式（１）のように表される。
（Ｔ_１−Ｔ_２）＝｛（Ｔ_Ｂ−Ｔ_Ｒ＋Ｔ_Ｆ）−（Ｔ_Ｂ−Ｔ_Ｆ＋Ｔ_Ｒ）｝＝２×（Ｔ_Ｆ−Ｔ_Ｒ） …（１）

従って、差分算出部３８は、応答時間の差（Ｔ_Ｆ−Ｔ_Ｒ）を、下記式（２）のように、第１の時間Ｔ_１と第２の時間Ｔ_２との差の１／２により算出することができる。
（Ｔ_Ｆ−Ｔ_Ｒ）＝（Ｔ_１−Ｔ_２）／２ …（２）

次に、調整部４０は、ステップＳ２１３により算出された応答時間の差に基づき、応答時間の差が略０となるようにコンパレータ１６を調整する（ステップＳ２１４）。調整部４０は、一例として、信号生成部１２からコンパレータ１６へ供給するストローブ信号の遅延量を調整付与することで補正できる。

以上のような試験装置１０によれば、外部の基準ドライバから立ち上がりエッジおよび立ち下がりエッジをコンパレータ１６に供給させて試験することなく、既に備えられているドライバ１４を用いてコンパレータ１６の応答時間を調整することができる。従って、試験装置１０によれば、随時コンパレータ１６の特性を補正することができ、精度良く被試験デバイスを試験することができる。

図４は、ドライバ１４が立ち上がりエッジを出力してから立ち下がりエッジを出力するまでの時間間隔が、伝送経路３０における伝搬遅延時間の２倍より大きい場合における、コンパレータ１６の入力信号波形の一例を示す。図５は、ドライバ１４が立ち上がりエッジを出力してから立ち下がりエッジを出力するまでの時間間隔が、伝送経路３０における伝搬遅延時間の２倍より小さい場合における、コンパレータ１６の入力信号波形の一例を示す。

ドライバ制御部３２は、第１の出力波形と第２の出力波形とを所定の時間間隔で連続してドライバ１４から出力させる。一例として、ドライバ制御部３２は、図４に示すように、ドライバ１４が第１の出力波形の立ち上がりエッジ及び第２の出力波形立ち下がりエッジを出力する時間間隔Ｔ_Ｘが、伝送経路３０における伝播遅延時間Ｔ_Ａの２倍の時間Ｔ_Ｂより大きくなるようにドライバ１４を制御する。

この場合において、第１測定部３４は、第１の出力波形の立ち上がりエッジと、第１の反射波形の立ち下がりエッジとを有するパルスのパルス幅を、第１の時間Ｔ_１として測定する。すなわち、第１測定部３４は、測定を開始してからコンパレータ１６が一番目に検出した第１エッジと、２番目に検出した第２エッジとの間の時間を、第１の時間Ｔ_１として測定する。そして、第２測定部３６は、第２の出力波形の立ち下がりエッジと、第２の反射波形の立ち上がりエッジとを有するパルスのパルス幅を、第２の時間Ｔ_２として測定する。すなわち、第２測定部３６は、測定を開始してからコンパレータ１６が３番目に検出した第３エッジと、４番目に検出した第４エッジとの間の時間を、第２の時間Ｔ_２として測定する。

また、一例として、ドライバ制御部３２は、図５に示すように、第１の出力波形の立ち上がりエッジ及び第２の出力波形の立ち下がりエッジを出力する時間間隔Ｔ_Ｘが、伝送経路３０における伝播遅延時間Ｔ_Ａの２倍の時間Ｔ_Ｂより小さくなるようにドライバ１４を制御する。この場合において、第１測定部３４は、第１の出力波形の立ち上がりエッジと、第１の反射波形の立ち下がりエッジとを有するパルスのパルス幅を、第１の時間Ｔ_１として測定する。すなわち、第１測定部３４は、測定を開始してからコンパレータ１６が一番目に検出した第１エッジと、３番目に検出した第３エッジとの間の時間を、第１の時間Ｔ_１として測定する。そして、第２測定部３６は、第２の出力波形の立ち下がりエッジと、第２の反射波形の立ち上がりエッジとを有するパルスのパルス幅を、第２の時間Ｔ_２として測定する。すなわち、第２測定部３６は、測定を開始してからコンパレータ１６が２番目に検出した第２エッジと、４番目に検出した第４エッジとの間の時間を、第２の時間Ｔ_２として測定する。

図６は、本実施形態の第１変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

試験装置１０は、ドライバ１４と、コンパレータ１６と、応答測定装置２０とを有するドライバコンパレータチップ５０を備える構成例である。ドライバコンパレータチップ５０は、一例として、半導体チップ、モジュールまたは基板上に、ドライバ１４、コンパレータ１６および応答測定装置２０を集積したものである。このような本変形例に係る試験装置１０によれば、ドライバ１４およびコンパレータ１６が設けられるピンリソース毎に応答測定装置２０を備えることができる。さらに、本変形例に係る試験装置１０によれば、ドライバ１４、コンパレータ１６および応答測定装置２０の組を当該試験装置１０内に簡易に実装することができる。

また、応答測定装置２０は、差分記憶部５６を更に有する。差分記憶部５６は、調整時において算出された応答時間の差に応じた値を保持する。調整部４０は、差分記憶部５６に保持された値を参照して、コンパレータ１６の立ち上がり応答時間Ｔ_Ｒおよび立ち下がり応答時間Ｔ_Ｆを調整する。これにより、本変形例に係る試験装置１０によれば、例えば定期的に調整して得られた最新の測定結果を保持することができるので、コンパレータ１６の応答時間が経時変化する場合であっても、立ち上がりエッジと立ち下がりエッジとの応答時間にずれがないように調整することができる。

図７は、本実施形態の第２変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例において、応答測定装置２０は、スイッチ６２と、スイッチ制御部６４とを更に有する。スイッチ６２は、ドライバ１４及びコンパレータ１６と、被試験デバイスとを接続する伝送経路３０を、被試験デバイス又は接地電位のいずれに接続するかを切り替える。すなわち、スイッチ６２は、ドライバ１４の出力端及びコンパレータ１６の入力端を伝送経路３０を介して被試験デバイスに接続するか、ドライバ１４の出力端及びコンパレータ１６の入力端を伝送経路３０を介して接地するかを切り替える。なお、スイッチ６２は、ハイフィックス、パフォーマンスボードに実装されてよい。また、ドライバ１４を実装する基板（ピンエレクトロニクス基板）が、反射波形のエッジを測定可能な程度の伝送線路長を含む場合には、スイッチ６２は、当該ピンエレクトロニクス基板に実装されてよい。また、スイッチ６２は、半導体スイッチが適用可能な場合には、半導体スイッチであってもよい。

スイッチ制御部６４は、スイッチ６２を切り替え制御する。スイッチ制御部６４は、試験時において、伝送経路３０を被試験デバイスの入出力ピンに接続し、調整時において、伝送経路３０を接地電位に接続するべく制御する。このような変形例に係る試験装置１０によれば、試験において使用される伝送経路３０を利用して、コンパレータ１６の応答時間を調整することができる。

また、応答測定装置２０は、経路長算出部６６を更に有してよい。経路長算出部６６は、第１の時間Ｔ_１および第２の時間Ｔ_２に基づいて、伝送経路３０における伝播遅延時間Ｔ_Ａを算出する。ここで、第１の時間Ｔ_１および第２の時間Ｔ_２の和は、下記式（３）のように表される。
（Ｔ_１＋Ｔ_２）＝｛（Ｔ_Ｂ−Ｔ_Ｒ＋Ｔ_Ｆ）＋（Ｔ_Ｂ−Ｔ_Ｆ＋Ｔ_Ｒ）｝＝２×Ｔ_Ｂ …（３）

また、伝搬遅延時間Ｔ_Ａは、Ｔ_Ｂ／２となる。このことから、伝搬遅延時間Ｔ_Ａは、下記式（４）のように表される。
Ｔ_Ａ＝（Ｔ_１＋Ｔ_２）／４ …（４）

従って、経路長算出部６６は、伝搬遅延時間Ｔ_Ａを、第１の時間Ｔ_１と第２の時間Ｔ_２との和の４分の１により算出することができる。このように本変形例に係る試験装置１０によれば、試験において用いられる伝送経路３０の伝搬遅延時間Ｔ_Ａを算出することができる。さらに、試験装置１０は、ピンリソース毎に応答測定装置２０を備えていれば、伝送経路３０の伝播遅延時間Ｔ_Ａを例えばピン毎に算出することができる。

図８は、本実施形態の第３変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例において、当該試験装置１０は、数千チャンネルにも及ぶ複数組のドライバ１４及びコンパレータ１６と、それぞれのドライバ１４及びコンパレータ１６に一対一で対応する複数の応答測定装置２０とを備える。なお、この場合において、複数の応答測定装置２０は、共通のドライバ制御部３２を備えてよい。すなわち、試験装置１０は、複数組のドライバ１４及びコンパレータ１６に一対一に対応する、複数の第１測定部３４、複数の第２測定部３６、複数の第２測定部３６及び調整部４０を備えてよい。

ドライバ制御部３２は、複数のドライバ１４に対して略同時に信号を出力させる。そして、複数の応答測定装置２０は、複数のコンパレータ１６のそれぞれの応答時間の差を並行して算出して、複数のコンパレータ１６の応答時間を並行して調整する。これにより、試験装置１０によれば、短時間で複数のコンパレータ１６の応答時間を調整することができる。

また、試験装置１０は、一例として、複数組のドライバ１４およびコンパレータ１６の間におけるコンパレータ間スキューを調整するピン間タイミング制御部７０を更に備えてよい。ピン間タイミング制御部７０は、複数の応答測定装置２０のそれぞれが個別にコンパレータ１６の応答時間を調整した後に、コンパレータ間スキューを調整してよい。これによれば、複数のコンパレータ１６間において、立ち上がりエッジ及び立ち下がりエッジの両エッジに対するコンパレータ間スキューが調整される結果、高精度なタイミングでのデバイス試験が実現できる。

図９は、本実施形態の第４変形例に係る試験装置１０における、ドライバ１４の出力波形および伝送経路３０による反射波形の一例を示す。本変形例に係る試験装置１０は、図１と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例は、ドライバ１４が出力する出力パルス波形のパルス幅Ｔ_３の時間が、伝送経路３０で反射して戻る伝搬遅延時間よりも短い出力パルスを発生する。本変形例において、ドライバ制御部３２は、ドライバ１４の出力端及びコンパレータ１６の入力端が、所定の伝播遅延を有する伝送経路３０を介して接地電位に終端された状態において、ドライバ１４に、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させる。ドライバ１４から出力された出力パルス波形を入力した場合、伝送経路３０は、所定時間後に、出力パルス波形に対して反転した波形の反射パルス波形を出力する。

第１測定部３４は、コンパレータ１６が検出した出力パルス波形のパルス幅Ｔ_３を測定する。第２測定部３６は、出力パルス波形が終端により反射されてコンパレータ１６に入力され、当該コンパレータ１６が検出した反射パルス波形のパルス幅Ｔ_４を測定する。

差分算出部３８は、出力パルス波形のパルス幅Ｔ_３及び反射パルス波形のパルス幅Ｔ_４の差分に基づいて、応答時間の差を算出する。差分算出部３８は、一例として、応答時間の差を、第１の時間Ｔ_１と第２の時間Ｔ_２との差の１／２により算出してよい。このような本変形例に係る試験装置１０によれば、図１に示した試験装置１０と同様に、既に備えられているドライバ１４を用いてコンパレータ１６の応答時間を調整することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る試験装置１０の構成を示す。 応答測定装置２０によるコンパレータ１６の応答時間の測定および調整処理フローを示す。 （Ａ）は、ドライバ１４が立ち上がりエッジを出力した場合における、コンパレータ１６の入力信号波形および出力信号波形の一例を示し、（Ｂ）は、ドライバ１４が立ち下がりエッジ出力した場合における、コンパレータ１６の入力信号波形および出力信号波形の一例を示す。 ドライバ１４が立ち上がりエッジを出力してから立ち下がりエッジを出力するまでの時間間隔が、伝送経路３０における伝搬遅延時間の２倍より大きい場合における、コンパレータ１６の入力信号波形の一例を示す。 ドライバ１４が立ち上がりエッジを出力してから立ち下がりエッジを出力するまでの時間間隔が、伝送経路３０における伝搬遅延時間の２倍より小さい場合における、コンパレータ１６の入力信号波形の一例を示す。 本発明の実施形態の第１変形例に係る試験装置１０の構成を示す。 本発明の実施形態の第２変形例に係る試験装置１０の構成を示す。 本発明の実施形態の第３変形例に係る試験装置１０の構成を示す。 本発明の実施形態の第４変形例に係る試験装置１０における、ドライバ１４の出力波形および伝送経路３０による反射波形の一例を示す。

符号の説明

１０ 試験装置
１２ 信号生成部
１４ ドライバ
１６ コンパレータ
１８ 判定部
２０ 応答測定装置
２２ 信号端子
３０ 伝送経路
３２ ドライバ制御部
３４ 第１測定部
３６ 第２測定部
３８ 差分算出部
４０ 調整部
５０ ドライバコンパレータチップ
５６ 差分記憶部
６２ スイッチ
６４ スイッチ制御部
６６ 経路長算出部
７０ ピン間タイミング制御部

Claims (12)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに入力すべき試験信号を生成する信号生成部と、
   前記試験信号を前記被試験デバイスの入出力ピンに対して出力するドライバと、
   前記ドライバの出力端及び前記被試験デバイスの前記入出力ピンに接続され、与えられる信号を検出するコンパレータと、
   前記コンパレータが検出した前記被試験デバイスの出力信号に基づいて、前記被試験デバイスの良否を判定する判定部と、
   前記コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置と
   を備え、
   前記応答測定装置は、
   前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、
   前記第１の出力波形の立ち上がりエッジを前記コンパレータが検出してから、前記第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジを前記コンパレータが検出するまでの第１の時間を測定する第１測定部と、
   前記第２の出力波形の立ち下がりエッジを前記コンパレータが検出してから、前記第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジを前記コンパレータが検出するまでの第２の時間を測定する第２測定部と、
   前記第１の時間と前記第２の時間との差分に基づいて、前記応答時間の差を算出する差分算出部と
   を有する試験装置。
2. 前記応答測定装置は、前記差分算出部が算出した前記応答時間の差に基づいて、前記コンパレータにおける前記立ち上がりエッジに対する応答時間、または前記コンパレータにおける前記立ち下がりエッジに対する応答時間の少なくとも一方を調整する調整部を更に有する請求項１に記載の試験装置。
3. 前記ドライバ制御部は、前記ドライバが第１の出力波形及び前記第２の出力波形を出力する時間間隔が、前記伝送経路の伝播遅延時間の２倍より大きくなるように前記ドライバを制御し、
   前記第１測定部は、前記第１の出力波形の立ち上がりエッジと、前記第１の反射波形の立ち下がりエッジとを有するパルスのパルス幅を、前記第１の時間として測定し、
   前記第２測定部は、前記第２の出力波形の立ち下がりエッジと、前記第２の反射波形の立ち上がりエッジとを有するパルスのパルス幅を、前記第２の時間として測定する
   請求項１に記載の試験装置。
4. 当該試験装置は、複数組の前記ドライバ及び前記コンパレータを有し、
   前記応答測定装置は、
   複数組の前記ドライバ及び前記コンパレータに一対一に対応する、複数の前記第１測定部、複数の前記第２測定部、及び複数の前記差分算出部を有し、
   前記ドライバ制御部は、複数の前記ドライバに対して略同時に信号を出力させる
   請求項１に記載の試験装置。
5. 前記応答測定装置は、前記ドライバ及び前記コンパレータと、前記被試験デバイスとを接続する伝送経路を、前記被試験デバイス又は前記接地電位のいずれに接続するかを切り替えるスイッチをさらに有する請求項１に記載の試験装置。
6. 前記応答測定装置は、前記第１の時間及び前記第２の時間に基づいて、前記伝送経路における伝播遅延時間を算出する経路長算出部を更に有する請求項５に記載の試験装置。
7. 信号を出力するドライバと、
   与えられる信号を検出するコンパレータと、
   前記コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置と
   を備え、
   前記応答測定装置は、
   前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、
   前記第１の出力波形の立ち上がりエッジを前記コンパレータが検出してから、前記第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジを前記コンパレータが検出するまでの第１の時間を測定する第１測定部と、
   前記第２の出力波形の立ち下がりエッジを前記コンパレータが検出してから、前記第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジを前記コンパレータが検出するまでの第２の時間を測定する第２測定部と、
   前記第１の時間と前記第２の時間との差分に基づいて、前記応答時間の差を算出する差分算出部と
   を有するドライバコンパレータチップ。
8. 信号を出力するドライバと、与えられる信号を検出するコンパレータとを有するドライバコンパレータにおける、前記コンパレータの信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置であって、
   前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジを有する第１の出力波形と、立ち下がりエッジを有する第２の出力波形とを出力させるドライバ制御部と、
   前記第１の出力波形の立ち上がりエッジを前記コンパレータが検出してから、前記第１の出力波形が終端により反射された第１の反射波形の立ち下がりエッジを前記コンパレータが検出するまでの第１の時間を測定する第１測定部と、
   前記第２の出力波形の立ち下がりエッジを前記コンパレータが検出してから、前記第２の出力波形が終端により反射された第２の反射波形の立ち上がりエッジを前記コンパレータが検出するまでの第２の時間を測定する第２測定部と、
   前記第１の時間と前記第２の時間との差分に基づいて、前記応答時間の差を算出する差分算出部と
   を備える応答測定装置。
9. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに入力すべき試験信号を生成する信号生成部と、
   前記試験信号を前記被試験デバイスの入出力ピンに対して出力するドライバと、
   前記ドライバの出力端及び前記被試験デバイスの前記入出力ピンに接続され、与えられる信号を検出するコンパレータと、
   前記コンパレータが検出した前記被試験デバイスの出力信号に基づいて、前記被試験デバイスの良否を判定する判定部と、
   前記コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置と
   を備え、
   前記応答測定装置は、
   前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、
   前記コンパレータが検出した前記出力パルス波形のパルス幅を測定する第１測定部と、
   前記出力パルス波形が終端により反射されて前記コンパレータに入力され、前記コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、
   前記出力パルス波形及び前記反射パルス波形のパルス幅の差分に基づいて、前記応答時間の差を算出する差分算出部と
   を有する試験装置。
10. 信号を出力するドライバと、
    与えられる信号を検出するコンパレータと、
    前記コンパレータにおける、信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置と
    を備え、
    前記応答測定装置は、
    前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、
    前記コンパレータが検出した前記出力パルス波形のパルス幅を測定する第１測定部と、
    前記出力パルス波形が終端により反射されて前記コンパレータに入力され、前記コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、
    前記出力パルス波形及び前記反射パルス波形のパルス幅の差分に基づいて、前記応答時間の差を算出する差分算出部と
    を有するドライバコンパレータチップ。
11. 信号を出力するドライバと、与えられる信号を検出するコンパレータとを有するドライバコンパレータにおける、前記コンパレータの信号の立ち上がりエッジに対する応答時間と、立ち下がりエッジに対する応答時間との差を検出する応答測定装置であって、
    前記ドライバの出力端及び前記コンパレータの入力端が、所定の伝播遅延を有する伝送経路を介して接地電位に終端された状態において、前記ドライバに、立ち上がりエッジ及び立ち下がりエッジを有する出力パルス波形を出力させるドライバ制御部と、
    前記コンパレータが検出した前記出力パルス波形のパルス幅を測定する第１測定部と、
    前記出力パルス波形が終端により反射されて前記コンパレータに入力され、前記コンパレータが検出した反射パルス波形のパルス幅を測定する第２測定部と、
    前記出力パルス波形及び前記反射パルス波形のパルス幅の差分に基づいて、前記応答時間の差を算出する差分算出部と
    を備える応答測定装置。
12. 被試験デバイスを試験する試験装置に備えられた、前記被試験デバイスからの出力信号を検出するコンパレータの校正方法であって、
    前記被試験デバイスに対して試験信号を出力するドライバの出力端、前記コンパレータの入力端および所定の伝播遅延を有する伝送経路を接続するとともに、前記伝送経路における前記ドライバの出力端が接続されていない遠端を前記ドライバから出力される信号電位を発生する電圧源に接続し、
    前記ドライバから、立ち上がりエッジを有する第１の出力波形と立ち下がりエッジを有する第２の出力波形とを、繰り返し出力し、
    前記第１の出力波形の立ち上がりエッジを前記コンパレータが検出してから、前記第１の出力波形が前記遠端により反射された第１の反射波形の立ち下がりエッジを前記コンパレータが検出するまでの第１の時間を測定し、
    前記第２の出力波形の立ち下がりエッジを前記コンパレータが検出してから、前記第２の出力波形が前記遠端により反射された第２の反射波形の立ち上がりエッジを前記コンパレータが検出するまでの第２の時間を測定し、
    前記第１の時間と前記第２の時間との差分に基づいて、応答時間の差を算出する
    校正方法。

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