TWI384240B

TWI384240B - 測試裝置

Info

Publication number: TWI384240B
Application number: TW98123897A
Authority: TW
Inventors: Manabu Takasaki
Original assignee: Advantest Corp
Priority date: 2008-07-15
Filing date: 2009-07-15
Publication date: 2013-02-01
Also published as: TW201007186A; JPWO2010007770A1; WO2010007770A1

Description

測試裝置

本發明為有關半導體元件的測試裝置，特別是關於腳端介面電路(pin electronics)的時序校準(timing calibration)之技術。

在測試半導體元件的測試置中設有腳端介面電路，腳端介電路包含：驅動器，對被測試元件(DUT)的對應之腳端輸出訊號；以及比較器，用以判定從對應之腳端輸出的訊號之準位。通常，在腳端介面電路與DUT的腳端之間，設有插座板用以裝配DUT，及電纜用以連接插座板與腳端介面電路。因此，在腳端介面電路與DUT的腳端之間傳遞訊號時會發生有限度的時間延遲。

腳端介面電路與DUT的腳端之間的線路長度即傳遞延遲，在各腳端不同。為了將該傳遞延遲均一化，有提案使用校準板(calibration board)(亦稱為相位修正用板或短路元件，short device)來校正測試裝置的技術(參考專利文獻1、2)。

圖1示使用先前的校準板來校正測試裝置200之構成的方塊圖。測試裝置200為包括測試頭204與母板206以及未圖示的主機(main frame)之構成。測試頭204包含多個腳端介面電路板PE1~PE3。

於測試時，在母板206裝置插座板(不圖示)取代校準板202，在插座板安裝被測試元件。各個腳端介面電路板PE分別配設驅動器DR，比較器CP及開關K。從驅動器DR輸出的測試訊號，通過母板206的纜線208供給被測試元件。又從被測試元件輸出的訊號，通過纜線208輸入比較器CP，判定其準位。

於校準時，在母板206裝置校準板202代替插座板。校準板202備有多條配線203，用以與母板206的多條纜線208以相同長度連線。

〔專利文獻1〕日本專利特開2000-314764號公報

〔專利文獻2〕日本專利特開2004-157129號公報

依圖1的構成，在新開發了母板206的時候，與母板206對應的校準板202亦必需再設計，因而發生開發週期的長期化，開發成本昇高之問題。

因鑑於上述之狀況，本發明之目的為提供一種不需用校準板就可以校準的測試裝置。

本發明某一形態為一種用於測試具備多個腳端的被測試元件的測試裝置。該測試裝置備有相對於被測試元件的多個腳端的腳端介面電路板。該腳端介面電路板包括：對多個腳端的各個設置的多個輸入輸出端子，多個第一開關，多個驅動器，多個比較器，多個第二開關，以及配線。多個輸入輸出端子分別通過母板上的纜線連接對應的腳端。多個第一開關各別一端與對應之輸入輸出端子連接。多個驅動器，分別通過對應的第一開關及對應之輸入輸出端子，向對應之腳端輸出測試訊號。多個比較器分別通過對應之輸入輸出端子及對應之第一開關，接收從對應之腳端輸出的測試訊號並判定其準位。多個第二開關，各個的一端與對應的第一開關之他端連接。配線，與多個第二開關之他端連接。

依據此形態，可藉由控制多個第二開關的接通(ON)，斷開(OFF)狀態，將任意的驅動器之輸出訊號，供給任一個比較器，即使不用校準板，亦可執行校準。

腳端介面電路板，亦可再包含終端電阻連接於配線的一端，因設置終端電阻，故能夠抑制在配線終端的訊號之反射。

本發明的別的形態亦為一種用於測試具備多個腳端的被測試元件的測試裝置。該測試裝置具備多個腳端介面電路板，設在被測試元件的多個腳端之各個。各個腳端介面電路板包含：輸入輸出端子，通過母板上纜線連接對應的腳端；及第一開關，其一端連接輸入輸出端子；及驅動器，其通過第一開關與輸入輸出的端子向對應的腳端輸出測試訊號；及比較器，其經由輸入輸出端子及第一開關，接收從對應的腳端輸出的測試訊號，並判定該訊號之準位；及修正用端子；以及第二開關，其一端連接第一開關的他端，另一端連接修正用端子。多個腳端介面電路板之構成為可連接至背板(back board)，使在各腳端介面電路板中設置的修正用端子可以相等長度連接。

依據此形態，在連接背板的狀態下，藉由控制各腳端介面電路板的第二開關的接通，斷開狀態，可將任一個驅動器的輸出訊號，供給任一個比較器，因此即使不用校準板，亦可執行校準。

背板亦可設置於配設有多個腳端介面電路板的測試頭內。

又，以上之構成要素的任意之組合，或將本發明構成要素或表現，在方法、裝置、系統等之間互相換置，亦屬於本發明之有效形態。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

以下，將本發明的較佳實施例參考圖面說明，各圖面所示的同一或同等的構成要素，構件，或處理附加同一的符號，適宜重複的說明省略，又各實施例僅為一種例示，並非用限定本發明，實施中所記述的全部特徵或組合，並不限於本發明本質上必需的。

(第一實施例)

圖2繪示本發明第一實施例的測試裝置100之一部分的方塊圖。測試裝置100用以測試具有多個元件腳端P的被測試元件(DUT)110。測試裝置100對DUT110供給測試圖案PAT，並將DUT110反應該測試圖案而輸出的資料(data)與期待值資料EXP比較，測定DUT110的良否或性能，或特別指定不良的處所。例如DUT110為記憶體。

首先說明測試裝置100的全體構成之概要。此處說明的概要為一般的測試裝置使用的構造，故詳細說明省略。測試裝置100包括腳端介面電路(PE)板10，圖案發生器(PG)1，時序發生器(TG)2、判定部5、母板(MG)12，以及插座板(SB)14。

圖案發生器1，時序發生器2，判定部5及PE板10配置在所謂的測試頭16的框體內。測試頭16與未圖示的主機連接。在由主機執行測試程式時，測試頭16對應該程式進行DUT110之測試。

圖案發生器1產生對應於測試程式的測試圖案PAT。與此同時，圖案發生器1產生與測試圖案PAT相對應的期待值資料EXP。時序發生器2在每週期，亦即測試圖案PAT的各個週期，進行調整測試圖案PAT的相位(時序)。經時序發生器2調整時序的測試圖案PAT，被輸出到PE板10。PE板的細節在以後說明。

PE板10連接著母板12。母板12具有用於傳送測試圖案的多條纜線CBL。DUT110的多個元件腳端P的數量及其配置(腳端配置)，因不同的DUT而異。對於不同的DUT110，為避免測試裝置的設計變更，在母板12與DUT110之間，配置插座板14。插座板14在其一面側配置有與母板12相對應的腳端配置，另一面側有與DUT110相對應的腳端配置。插座板14對應於DUT110的腳端配置而交換使用。

從時序發生器2輸出的測試圖案PAT，經過PE板10，母板12，及插座板14供給DUT110的對應之元件腳端。又從DUT110的某一腳端P輸出的輸出資料，經過插座板14，母板12及PE板10，輸入判定部5。判定部5在各個測試週期比較輸出資料Dout與期待值資料EXP，並輸出表示一致或不一致的通過失敗(pass-fail)資料PASS。

又在圖2中，為了說明的簡潔化及容易理解，圖案發生器1，時序發生器2及判定部5只表示單一的通道之情況，但實際上對別的全部之通道亦同樣可以設置。

以上為測試裝置100的全體構成。本實施例的測試裝置100，在其PE板10具有特徵。以下詳細說明PE板10的構造。

PE板10對於DUT110的多個腳端共同設置，又PE板10的個數，依據DUT110的總腳端數及一個PE板10分配的腳端數來決定。

PE板10包括：多個驅動器DR，多個比較器CP，多個第一開關K1，多個第二開關K2，多個輸入輸出端子(I/O端子)Pio，以及短配線W1，安裝在共同的電路基板上。

多個I/O端子Pio配設在DUT110的多個元件腳端P之各個。圖2中表示三個I/O端子Pio各別分配到之個元件腳端P之情況，但其個數並無限定可以任意設計。多個I/O端子Pio各個經過母板12上的纜線CBL及插座板14，與對應之元件腳端P連接。亦即PE板10，經過該些I/O端子Pio將測試圖案PAT輸出到DUT110，或接收從DUT110輸出之資料Dout。

多個第一開關K1設在多個元件腳端P的各個。多個第一開關K的各個之一端，與對應之I/O端子Pio連接。

多個驅動器DR，設在多個元件腳端P的各個。多個驅動器DR各個接收由時序發生器2輸出的測試圖案PAT，並經過對應的第一開關K1及對應之I/O端子Pio，向對應的元件腳端P輸出測試圖案PAT(測試訊號)。

多個比較器CP設在多個元件腳端P的各個。多個比較器CP各個經過對應的I/O端子Pio及對應的第一開關K1，接收從對應之元件腳端P輸出的輸出資料Dout(測試訊號)。各比較器CP將輸入的輸出資料Dout的準位與所定的臨界電壓比較，判定其準位。更具體的說，比較器CP在由時序發生器2輸出的閃控訊號對應之時序鎖存輸出資料Dout。因此，比較器CP亦稱時序比較器。

多個第二開關K2設在多個元件腳端P的各個。多個第二開關K2的各個之一端，連接對應之第一開關K1的他端。短配線W1連接多個第二開關K2的他端間。最好短配線W1以相等長度連接相隣的第二開關K2的他端之間。

以上所述為PE板10的構造，依據上述的PE板10，即使不用如下述的校準板，亦能夠調節驅動器DR及比較器CP的時序。

圖3(a)、圖3(b)表示PE板10的校準步驟的電路圖。在校準步驟時，使全部的第一開關K1斷開(OFF)。在第一步驟中，多個第二開關K2之中，任意二個接通(ON)，其餘的為(OFF)。在圖3(a)所示的第一步驟中，第一通道與第二通道的第二開關K2₁ 與K2₂ 為接通(ON)，第三通道的第二開關K2₃ 被斷開(OFF)。

在第一步驟中，與接通的第二開關K2連接的驅動器DR及比較器CP的時序可被調節。具體地說可進行以下的二個處理。

(1).從第一通道的驅動器DR1輸出測試圖案(校準圖案)PAT，在第二通道的比較器CP2評價其值。

(2).從第二通道的驅動器DR2輸出測試圖案PAT在第一通道的比較器CP1評價其值。

經過上述步驟，可以調節驅動器DR1、DR2及比較器CP1、CP2的時序。

繼續移到第二步驟，在第二步驟中多個第二開關K2之中，使在第一步驟時接通的任一個(在本例為第二通道的第二開關K2₂ )，及在第一步驟時斷開的一個(在本例為第三通道的第二開關K2₃ )接通。

在第二步驟亦與依照與第一步驟同樣的程序，可以調節與接通的第二開關K2連接的驅動器DR及比較器CP之時序。

經過第一步驟與第二步驟之後，可以利用在二個步驟時，與接通的第二開關K2₂ 連接之驅動器DR2及比較器CP2為基準，使全部的驅動器DR2及比較器CP2的時序一致。

如上述，使用本實施的PE板10，就不需要像先前那樣在母板12安裝校準板，亦可校準各通道的時序。而且圖1所示的先前之系統，因為校準時校準用資料，需通過母板上的纜線，在纜線較長之情況，有不能勿視其影響之問題。對此，在圖2的測試裝置100，因可不經過母板上的纜線而進行校準，故可提高校準之精度。

圖4繪示第一實施例的PE板10的變形例之電路圖。本變形例的PE板10a為在圖2之構成再增加第一終端電阻RT1，第二終端電阻RT2。第一終端電阻RT1，第二終端電阻RT2分別連接短配線W1的兩端E1、E2。

使用圖2的PE板10之情況，在圖3(a)的第一步驟時，短配線W1之與斷開(OFF)的第二開關K2₃ 連接之一部分形成開路(OPEN)。因此，驅動器DR1、DR2輸出的測試圖案會反射有影響到校準精度之虞。所以在邊端E2側設置第二終端電阻RT2，能够抑制在短配線W1的端部之反射，可提高校準之精度。同樣的道理，藉由設置第一終端電阻RT1，可抑制圖3(b)的第二步驟時的反射。

(第二實施例)

圖5繪示第二實施例的測試裝置100b之構造的電路圖。測試裝置100b包含多個PE板10b₁ ~10b₃ ，多個PE板10b配設於DUT110(不圖示)的多個元件腳端P之各個，形成同樣的構成。各PE板10b₁ ~10b₃ 分別包括I/O端子Pio，驅動器DR，比較器CP，第一開關K1，第二開關K2以及修正用端子Pcal。

I/O腳端Pio，經過母板(未圖示)上的纜線與對應的元件腳端連接。第一開關K1，一端與I/O端子連接。驅動器DR，經過第一開關K1及I/O端子Pio，向對應的元件腳端輸出測試圖案PAT。比較器CP通過I/O端子Pio及第一開關K1，接收由對應之元件腳端輸出的輸出資料Dout，並判定其準位。第二開關K2，其一端連接第一開關K1之他端，其他一端連接修正用端子Pcal。

多個PE板10b₁ ~10b₃ 互相隣接配置在測試頭16內。多個PE板10b₁ ~10b₃ 為可以與背板18連接之構造。在背板18形成著短配線W2，將在多個PE板10b₁ ~10b₃ 的各個上設置的修正用端子Pcal₁ ~Pcal₃ 以相等長度連結。

背板18與多個PE板10b₁ ~10b₃ 同樣的配置在測試頭16內。背板18僅在校準時與測試頭16內的PE板10b連接，校準完成後可從測試頭16取下。或者不僅在校準中在通常的測試時亦可與PE板10b連接。此情況，在測試時必需將全部的第二開關K2斷開。

又與圖4同樣地，在背板18上的短配線W2的兩端，可至少設置終端電組RT1、RT2之一方，如此可抑制反射。

圖5的測試裝置100b的校準，可用與圖3(a)、圖3(b)同樣的程序進行。

測試裝置100b與圖2之測試裝置100相比，除另需準備背板18此缺點之外，有以下之優點。即背板18不受母板側的影響，因此在母板需要變更設計之情況，背板18依然可以原狀使用。

以上，利用實施例說明了本發明，但實施例僅表示本發明之原理及應用。在實施例中，於不脫逸申請專利範圍規定的本發明之思想的範圍內，可能變更成多種變形例或配置。

100．．．測試裝置

110．．．被測試元件(DUT)

10．．．腳端介面電路板(PE板)

12．．．母板

14．．．插座板

16．．．測試頭

18．．．背板

Pio．．．I/O端子

P．．．元件腳端

PAT．．．測試圖案

EXP．．．期待值

Pcal．．．修正腳端

DR．．．驅動器

CP．．．比較器

K1‧‧‧第一開關

K2‧‧‧第二開關

W1，W2‧‧‧短配線

RT1‧‧‧第一終端電阻

RT2‧‧‧第二終端電阻

1‧‧‧圖案發生器

2‧‧‧時序發生器

5‧‧‧判定部

圖1繪示使用先前的校準板來校正的測試裝置之構成的方塊圖。

圖2繪示本發明之第一實施例的測試裝置之部分的方塊圖。

圖3(a)、圖3(b)繪示PE板的校準步驟的電路圖。

圖4繪示第一實施例的PE板之變形例的電路圖。

圖5繪示第二實施例的測試裝置之構成的電路圖。

100‧‧‧測試裝置

110‧‧‧被測試元件(DUT)

1‧‧‧圖案發生器(PG)

2‧‧‧時序發生器(TG)

5‧‧‧判定部

10‧‧‧PE板

12‧‧‧母板

14‧‧‧插座板(SB)

16‧‧‧測試頭

PAT‧‧‧測試圖案

EXP‧‧‧期待值

DR‧‧‧驅動器

CP‧‧‧比較器

K1‧‧‧第一開關

K2‧‧‧第二開關

Pio‧‧‧I/O端子

CBL‧‧‧纜線

Claims

一種測試裝置，用於測試具有多個腳端的被測試元件，該測試裝置備有相對於前述被測試元件之多個腳端的腳端介面電路板，該腳端介面電路板包含多個輸入輸出端子，對應前述多個腳端的各個設置，各個輸入輸出端子通過母板上的纜線與對應的前述腳端連接；多個第一開關，對應前述多個腳端的各個設置，各個第一開關的一端與對應之前述輸入輸出端子連接；多個驅動器，對應前述多個腳端的各個設置，各個驅動器經過對應之前述第一開關及對應前述輸入輸出端子，向對應的腳端輸出測試訊號；多個比較器，對應前述多個腳端的各個設置，各個比較器通過對應之前述輸入輸出端子及對應之前述第一開關，接收由對應之腳端輸出的測試訊號，並判定其準位；多個第二開關，對應前述多個腳端的各個設置，各個第二開關的一端與對應之前述第一開關的他端連接；以及配線，連接前述多個第二開關的他端。
如申請專利範圍第1項所述的測試裝置，其特徵為前述腳端介面電路板，更包括在前述配線的一端連接之終端電阻。
一種測試裝置，用於測試具有多個腳端的被測試元件，該測試裝置備有設置於前述被測試元件之多個腳端的各個之多個腳端介面電路板，各個腳端介面電路板包括輸入輸出端子，經過母板上的纜線與對應之腳端連接；第一開關，其一端與前述輸入輸出端子連接；驅動器，通過前述第一開關及前述輸入輸出端子，向對應的腳端輸出測試訊號；比較器，通過前述輸入輸出端子及前述第一開關，接收從對應之腳端輸出的測試訊號；修正用端子；以及第二開關，其一端與前述第一開關的他端連接，其另一端與前述修正用端子連接，前述多個腳端介面電路板之構成為可與背板連接，使設在各個腳端介面電路板的前述修正用端子以相等長度連線。
如申請專利範圍第3項所述的測試裝置，其特徵為前述背板是配置於安裝前述多個腳端介面電路板的測試頭內。