TWI511444B - Differential amplifier circuit - Google Patents
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Description
本發明是有關差動放大電路，更詳細是有關軌對軌(rail to rail)型輸出入的差動放大電路。
說明有關以往的差動放大電路。圖3是表示以往的差動放大電路的電路圖。
以往的軌對軌型輸出入的差動放大電路是具備：由PMOS電晶體61與PMOS電晶體65及66所形成的第一輸入段、NMOS電晶體71與NMOS電晶體75及76所形成的第二輸入段、及由PMOS電晶體62及63與NMOS電晶體72及73所形成的折疊式疊接放大段(例如參照專利文獻1)。更具備由PMOS電晶體64及NMOS電晶體74所形成的輸出段，藉此可擴大輸出電壓範圍。
PMOS電晶體61~66的汲極電流是分別為汲極電流I61~I66，NMOS電晶體71~76的汲極電流是分別為汲極電流I71~I76。輸入端子inp的輸入電壓是Vinp，輸入端子inn的輸入電壓是Vinn。在此，汲極電流I62及I63是設為電流2I，流入至NMOS電晶體73的汲極的電流是電流IB。
如此構成的差動放大電路是如以下般動作。
一旦輸入電壓Vinp形成比輸入電壓Vinn更高，則汲極電流I65是形成比汲極電流I66更少，汲極電流I75是形成比汲極電流I76更多。電流IB(IB=2I-I75+I65)是形成比汲極電流I73(I73=I72=2I-I76+I66)更少，所以NMOS電晶體74的閘極電壓變低。因此，NMOS電晶體74的接通電阻變高，輸出電壓Vout變高。
在此，當輸入電壓Vinp及輸入電壓Vinn接近VDD時，PMOS電晶體61為形成非飽和動作，當作作為輸入NMOS電晶體75及76的差動放大電路動作。又，當輸入電壓Vinp及輸入電壓Vinn接近VSS時，NMOS電晶體71為形成非飽和動作，當作作為輸入PMOS電晶體65及66的差動放大電路動作。又，當輸入電壓Vinp及輸入電壓Vinn為中間的電壓時，雙方的差動放大電路會動作。
藉由以上那樣的動作，以往的差動放大電路可為軌對軌型輸出入。
專利文獻1]特開2005-223627號公報(圖9)
但，上述那樣以往的差動放大電路是當輸入電壓Vinp及輸入電壓Vinn接近VDD或VSS時，流入至NMOS電晶體72及73的汲極的電流會變動，但流入至NMOS電晶體74的汲極的電流為一定。因此，一旦差動對的輸入電壓位準不同，則在NMOS電晶體72及73與NMOS電晶體74，偏壓條件會不同。亦即，差動放大電路是一旦差動對的輸入電壓位準不同，則會有偏離電壓變化的課題。
本發明是有鑑於上述課題而研發者，提供一種偏離電壓不依賴差動對的輸入電壓位準的差動放大電路。
本發明為了解決上述課題，而提供一種
1.一種差動放大電路，其特徵係具備：
第一輸入段，其係具有1對的PMOS電晶體及第一電流源，根據2個的輸入電壓，流動輸出電流；
第二輸入段，其係具有1對的NMOS電晶體及第二電流源，根據上述2個的輸入電壓，流動輸出電流；
折疊式疊接放大段，其係流入上述第一輸入段的輸出電流，抽出第二輸入段的輸出電流，藉此輸出電壓；
輸出段，其係根據折疊式疊接放大段的電壓，將輸出電壓輸出；
第一補正電流產生電路，其係根據第一電流源的供給電流，將第一補正電流流入至上述輸出段；及
第二補正電流產生電路，其係根據第二電流源的供給電流，從上述輸出段抽出第二補正電流。
本發明是將第一補正電流產生電路及第二補正電流產生電路設為使與折疊式疊接放大段相同的電流流至輸出段的構成，所以折疊式疊接放大段與輸出段的電晶體的偏壓條件是形成相同。因此，差動放大電路的偏離電壓是不依賴輸入電壓。
以下，參照圖面來說明有關本發明的實施形態。
圖1是表示差動放大電路的實施形態的電路圖。
差動放大電路是具備：PMOS電晶體11~23、NMOS電晶體31~39、NMOS電晶體41~43、及、緩衝器51。又，差動放大電路是具備：第一偏壓端子bp及第二偏壓端子bn、第一疊接端子cp及第二疊接端子cn、非反轉輸入端子inp、反轉輸入端子inn、及、輸出端子out。
PMOS電晶體11、PMOS電晶體16及PMOS電晶體21~22是構成第一輸入段。PMOS電晶體12、PMOS電晶體17及PMOS電晶體23是構成第一補正電流產生電路。NMOS電晶體31、NMOS電晶體36及NMOS電晶體41~42是構成第二輸入段。NMOS電晶體32、NMOS電晶體37及NMOS電晶體43是構成第二補正電流產生電路。PMOS電晶體13~14、PMOS電晶體18~19、NMOS電晶體33~34及NMOS電晶體38~39是構成折疊式疊接放大段。PMOS電晶體15、PMOS電晶體20及NMOS電晶體35是構成輸出段。又，PMOS電晶體16~20及NMOS電晶體36~39是分別構成疊接電路。PMOS電晶體11~15及NMOS電晶體31~32是分別構成電流源。
PMOS電晶體11~15的閘極是分別被連接至第一偏壓端子bp，源極是分別被連接至電源端子，汲極是分別被連接至PMOS電晶體16~20的源極。PMOS電晶體16~20的閘極是分別被連接至第一疊接端子cp。PMOS電晶體16的汲極是被連接至PMOS電晶體21~22的源極。PMOS電晶體17~20的汲極是分別被連接至PMOS電晶體23的源極、NMOS電晶體38~39的汲極及NMOS電晶體35的汲極。
NMOS電晶體31~32的閘極是分別被連接至第二偏壓端子bn，源極是分別被連接至接地端子，汲極是分別被連接至NMOS電晶體36~37的源極。NMOS電晶體33~34的閘極是分別被連接至PMOS電晶體18的汲極與NMOS電晶體38的汲極的連接點，源極是分別被連接至接地端子，汲極是分別被連接至NMOS電晶體38~39的源極。NMOS電晶體35的閘極是被連接至PMOS電晶體19的汲極與NMOS電晶體39的汲極的連接點，源極是被連接至接地端子。NMOS電晶體36~39的閘極是分別被連接至第二疊接端子cn。NMOS電晶體36的汲極是被連接至NMOS電晶體41~42的源極。NMOS電晶體37的汲極是被連接至NMOS電晶體43的源極。
PMOS電晶體21的閘極是被連接至非反轉輸入端子inp，汲極是被連接至NMOS電晶體39的源極與NMOS電晶體34的汲極的連接點。PMOS電晶體22的閘極是被連接至反轉輸入端子inn，汲極是被連接至NMOS電晶體38的源極與NMOS電晶體33的汲極的連接點。PMOS電晶體23的閘極是被連接至非反轉輸入端子inp，汲極是被連接至PMOS電晶體20的汲極與NMOS電晶體35的汲極的連接點。
NMOS電晶體41的閘極是被連接至非反轉輸入端子inp，汲極是被連接至PMOS電晶體14的汲極與PMOS電晶體19的源極的連接點。NMOS電晶體42的閘極是被連接至反轉輸入端子inn，汲極是被連接至PMOS電晶體13的汲極與PMOS電晶體18的源極的連接點。NMOS電晶體43的閘極是被連接至非反轉輸入端子inp，汲極是被連接至PMOS電晶體15的汲極與PMOS電晶體20的源極的連接點。
緩衝器51的輸入端子是被連接至PMOS電晶體20的汲極與NMOS電晶體35的汲極的連接點，緩衝器51的輸出端子是被連接至差動放大電路的輸出端子out。
在此，電源端子的電壓是電源電壓VDD，接地端子的電壓是接地電壓VSS，第一偏壓端子bp的電壓是偏壓電壓Vbp，第二偏壓端子bn的電壓是偏壓電壓Vbn，第一疊接端子cp的電壓是疊接電壓Vcp，第二疊接端子cn的電壓是疊接電壓Vcn，非反轉輸入端子inp的電壓是輸入電壓Vinp，反轉輸入端子inn的電壓是輸入電壓Vinn，輸出端子out的電壓是輸出電壓Vout。
並且，PMOS電晶體21~23的汲極電流是分別為汲極電流I21~I22及第一補正電流I23，PMOS電晶體11~15的汲極電流是分別為汲極電流I11~I15，NMOS電晶體41~43的汲極電流是分別為汲極電流I41~I42及第二補正電流I43，NMOS電晶體31~35的汲極電流是分別為汲極電流I31~I35，流入至NMOS電晶體34的汲極的電流是電流IA。
第一輸入段是根據輸入電壓Vinp及輸入電壓Vinn，流動汲極電流I21~I22。第二輸入段是根據輸入電壓Vinp及輸入電壓Vinn，流動汲極電流I41~I42。折疊式疊接放大段是流入汲極電流I21~I22，抽出汲極電流I41~I42，藉此將輸出電壓輸出。輸出段是根據折疊式疊接放大段的輸出的電壓，將輸出電壓輸出。緩衝器51是驅動輸出段的輸出電壓，將輸出電壓Vout輸出。第一補正電流產生電路是根據由PMOS電晶體11所形成的電流源的供給電流，從由PMOS電晶體12所形成的電流源來流入第一補正電流I23至輸出段。第二補正電流產生電路是根據由NMOS電晶體31所形成的電流源的供給電流，從輸出段抽出第二補正電流I43至由NMOS電晶體32所形成的電流源。
其次，說明有關差動放大電路的動作。
在此，當輸入電壓Vinp及輸入電壓Vinn接近VDD時，PMOS電晶體11為形成非飽和動作，當作作為輸入NMOS電晶體41及42的差動放大電路動作。又，當輸入電壓Vinp及輸入電壓Vinn接近VSS時，NMOS電晶體31為形成非飽和動作，當作作為輸入PMOS電晶體21及22的差動放大電路動作。又，當輸入電壓Vinp及輸入電壓Vinn為中間的電壓時，雙方的差動放大電路會動作。
又，PMOS電晶體11及PMOS電晶體13~15的大小是相等，PMOS電晶體16~20的大小是相等，PMOS電晶體21~23的大小是相等，NMOS電晶體31及NMOS電晶體33~35的大小是相等，NMOS電晶體36~39的大小是相等，NMOS電晶體41~43的大小是相等。又，PMOS電晶體12的大小是PMOS電晶體11的一半的大小，NMOS電晶體32的大小是NMOS電晶體31的一半的大小。
首先，說明輸入電壓Vinp及輸入電壓Vinn為中間的電壓時的動作。此時，汲極電流I13~I15是分別設為電流2I。又，PMOS電晶體11~12及NMOS電晶體31~32分別為飽和動作，所以一旦汲極電流I11及汲極電流I31分別形成電流2I，則汲極電流I12及汲極電流I32是分別形成電流I。
在差動放大電路的後段，從汲極電流I14抽出汲極電流I41，且電流(I14-I41)與汲極電流I21的合計的電流(I14-I41+I21)為形成電流IA。又，從汲極電流I13抽出汲極電流I42，且電流(I13-I42)與汲極電流I22的合計的電流(I13-I42+I22)為形成汲極電流I33。此汲極電流(I13-I42+I22)是藉由根據NMOS電晶體33~34的電流鏡電路而形成汲極電流I34。根據電流(IA=I14-I41+I21)與汲極電流(I33=I34=I13-I42+I22)的關係來決定NMOS電晶體35的閘極電壓。
並且，在差動放大電路的後段，從汲極電流I15抽出第二補正電流I43，且電流(I15-I43)與第一補正電流I23的合計的電流(I15-I43+I23)為形成汲極電流I35。
在此，一旦輸入電壓Vinp形成比輸入電壓Vinn更高，則汲極電流I21是形成比汲極電流I22更少，汲極電流I41是形成比汲極電流I42更多。於是，汲極電流I13~I14皆為電流2I，所以電流(IA=2I-I41+I21)是形成比汲極電流(I33=I34=2I-I42+I22)更少，藉此NMOS電晶體35的閘極電壓變低。因此，NMOS電晶體35的接通電阻變高，緩衝器51的輸入電壓變高，緩衝器51的輸出電壓Vout變高。
又，一旦輸入電壓Vinp形成比輸入電壓Vinn更低，則如上述般，緩衝器51的輸出電壓Vout變低。
其次，說明輸入電壓Vinp及輸入電壓Vinn接近VDD時的動作。此時，汲極電流I13~I15是分別設為電流2I。並且，PMOS電晶體11~12分別為非飽和動作，NMOS電晶體31~32分別為飽和動作，所以汲極電流I11是幾乎不流動，汲極電流I31是成為電流2I，汲極電流I12是幾乎不流動，汲極電流I32是成為電流I。亦即，汲極電流I21~I22及第一補正電流I23也是幾乎不流動。
在此，一旦輸入電壓Vinp形成比輸入電壓Vinn更高，則汲極電流I21~I22是幾乎不流動，但如上述般，緩衝器51的輸出電壓Vout變高。
並且，一旦輸入電壓Vinp形成比輸入電壓Vinn更低，則如上述般，緩衝器51的輸出電壓Vout變低。
其次，說明輸入電壓Vinp及輸入電壓Vinn接近VSS時的動作。此時，汲極電流I13~I15是分別設為電流2I。並且，PMOS電晶體11~12分別為飽和動作，NMOS電晶體31~32分別為非飽和動作，所以汲極電流I11是形成電流2I，汲極電流I31是幾乎不流動，汲極電流I12是形成電流I，汲極電流I32是幾乎不流動。亦即，汲極電流I41~I42及第二補正電流I43也是幾乎不流動。
在此，一旦輸入電壓Vinp形成比輸入電壓Vinn更高，則汲極電流I41~I42是幾乎不流動，但如上述般，緩衝器51的輸出電壓Vout變高。
又，一旦輸入電壓Vinp形成比輸入電壓Vinn更低，則如上述般，緩衝器51的輸出電壓Vout變低。
當輸入電壓Vinp及輸入電壓Vinn為中間的電壓時，差動放大電路作為放大器使用時，非反轉輸入端子inp與反轉輸入端子inn是虛短路，輸入電壓Vinp與輸入電壓Vinn是相等，所以汲極電流I42與第二補正電流I43是相等，汲極電流I22與第一補正電流I23是相等。因此，汲極電流I35是與汲極電流I33相等。並且，差動放大電路作為比較器使用時，檢測出比較器的輸出電壓反轉時的輸入電壓的檢測精度為重要，此時的輸入電壓Vinp與輸入電壓Vinn是相等，所以汲極電流I42與第二補正電流I43是相等，汲極電流I22與第一補正電流I23是相等。因此，汲極電流I35是與汲極電流I33相等，亦即汲極電流I33~I35是相等。
又，當輸入電壓Vinp及輸入電壓Vinn接近VDD時，PMOS電晶體11~12分別是非飽和動作，當輸入電壓Vinp及輸入電壓Vinn接近VSS時，NMOS電晶體31~32是分別非飽和動作，但如上述般，汲極電流I42與第二補正電流I43是相等，汲極電流I22與第一補正電流I23是相等。因此，汲極電流I35是與汲極電流I33相等。亦即，汲極電流I33~I35是相等。
因此，即使輸入電壓Vinp及輸入電壓Vinn在VDD與VSS間變動，NMOS電晶體35對NMOS電晶體33~34的偏壓條件亦經常相同。因此，差動放大電路的偏離電壓是不依賴輸入電壓Vinp及輸入電壓Vinn。
圖2是表示差動放大電路的其他實施形態的電路圖。
在圖1的差動放大電路中，想要加快回應速度時，為了限制電壓振幅，而設置箝位電路62。此情況，依箝位電路62的洩漏電流，偏壓條件不同，會有產生偏離電壓的課題。為了解決此課題，圖2的差動放大電路是設置箝位電路61及箝位電路63。
箝位電路61是設在PMOS電晶體18的汲極及NMOS電晶體38的汲極的連接點(電流鏡電路的一端)與接地端子之間。箝位電路62是設在PMOS電晶體19的汲極及NMOS電晶體39的汲極的連接點(電流鏡電路的他端)與接地端子之間。箝位電路63是設在PMOS電晶體20的汲極及NMOS電晶體35的汲極的連接點與接地端子之間。箝位電路61~63是動作成各連接點的電壓不會形成比預定電壓更高。
由於將箝位電路61~63設為相同的電路構成，因此箝位電路61~63的洩漏電流是相等，NMOS電晶體33~35的汲極電流I35~I35是相等。
另外，在圖1中，PMOS電晶體23及NMOS電晶體43的閘極是分別被連接至非反轉輸入端子inp，但雖未圖示，該等的閘極亦可分別被連接至反轉輸入端子inn。又，雖未圖示，PMOS電晶體23的閘極亦可被連接至非反轉輸入端子inp，NMOS電晶體43的閘極亦可被連接至反轉輸入端子inn。又，雖未圖示，PMOS電晶體23的閘極亦可被連接至反轉輸入端子inn，NMOS電晶體43的閘極亦可被連接至非反轉輸入端子inp。
11~23．．．PMOS電晶體
31~39、41~43．．．MOS電晶體
51．．．緩衝器
圖1是表示差動放大電路的實施形態的電路圖。
圖2是表示差動放大電路的其他實施形態的電路圖。
圖3是表示以往的差動放大電路的電路圖。
11~23．．．PMOS電晶體
31~39、41~43．．．MOS電晶體
51．．．緩衝器
Claims (3)
- 一種差動放大電路，其特徵係具備：第一輸入段，其係具有1對的PMOS電晶體及第一電流源，根據2個的輸入電壓，流動輸出電流；第二輸入段，其係具有1對的NMOS電晶體及第二電流源，根據上述2個的輸入電壓，流動輸出電流；折疊式疊接放大段，其係流入上述第一輸入段的輸出電流，抽出上述第二輸入段的輸出電流，藉此輸出電壓；輸出段，其係根據上述折疊式疊接放大段的電壓，將輸出電壓輸出；第一補正電流產生電路，其係根據上述第一電流源的供給電流，將第一補正電流流入至上述輸出段；及第二補正電流產生電路，其係根據上述第二電流源的輸出電流，從上述輸出段抽出第二補正電流。
- 如申請專利範圍第1項之差動放大電路，其中，上述第一補正電流產生電路係具有：第三PMOS電晶體，其係與上述1對的PMOS電晶體的1個同一大小，且互相連接閘極；及第三電流源，其係設在上述第三PMOS電晶體的源極，流動上述第一電流源的一半的電流，上述第二補正電流產生電路係具有：第三NMOS電晶體，其係與上述1對的NMOS電晶體的1個同一大小，且互相連接閘極；及第四電流源，其係設在上述第三NMOS電晶體的源 極，流動上述第二電流源的一半的電流。
- 如申請專利範圍第1或2項之差動放大電路，其中，更具備：第一箝位電路，其係設在上述折疊式疊接放大段的電流鏡電路的一端；第二箝位電路，其係設在上述電流鏡電路的另一端；及第三箝位電路，其係設在上述輸出段的輸出端子。
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