JP2007266474A - 半導体記憶装置 - Google Patents

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Abstract

【課題】Ｆ８５ｎｍのＤＲＡＭ用キャパシタ誘電体膜として開発が進められているＨｆＯ２膜やＺｒＯ２膜は比誘電率が２０〜２５であるため、Ｆ６５ｎｍ以降のＤＲＡＭに適用するのは困難であった。また、Ｃｕｂｉｃ相を安定化させることによって高誘電率化する方法では、結晶粒界に起因するリーク電流密度が顕著になるため、キャパシタ絶縁膜への適用は難しいという課題があった。
【解決手段】ＨｆＯ２やＺｒＯ２を母材とし、ＹやＬａなどのイオン半径の大きい元素の酸化物を添加すれば、母材の酸素配位数が増大して非晶質でも比誘電率が３０以上に増大するため、Ｆ６５ｎｍ以降のＤＲＡＭのキャパシタ誘電体膜に適用することができる。
【選択図】図１Ｄ

Description

本発明は、半導体装置及びその製造方法に関し、特にキャパシタを有する半導体装置、例えばダイナミック・ランダム・アクセス・メモリ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）、及びその製造方法に適用して有効な技術に関するものである。
ＤＲＡＭをはじめとするＬＳＩを有する半導体装置では、高集積化に伴ってキャパシタ面積が縮小する。それにもかかわらず、ソフトエラーを防止するためにはメモリの読み出しに必要な一定の蓄積電荷量を確保しなければならない。すなわち、半導体装置を高集積化するためには、単位面積あたりの蓄積電荷量を増大させる必要がある。
ＤＲＡＭの微細化が進む中、蓄積容量の確保はますます厳しくなっており、キャパシタ誘電体膜への高誘電率材料の採用が検討されている。これまでキャパシタ誘電体膜として使用されてきたＳｉＯ２（比誘電率：約４）やＳｉ３Ｎ４（比誘電率：約７）に代わって、例えば、Ａｌ２Ｏ３（比誘電率は約９）、ＨｆＯ２（比誘電率は２０〜２５）、ＺｒＯ２（比誘電率は２０〜２５）、及びＴａ２Ｏ5（比誘電率は約２５）などが挙げられる。
また、最小加工寸法が０．１μｍ以下となるようなギガビット世代のＤＲＡＭでは、たとえ高誘電率材料を適用しても、蓄積電荷量をさらに増大させるために深孔や凸型などの立体構造キャパシタを形成しなければならない。このため、段差被覆性の高い、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いて誘電体膜を堆積する必要がある。つまり、高誘電率材料としての電気的特性だけではなく、ＣＶＤ法による成膜技術の確立も不可欠である。なお、有機金属原料と酸化剤を交互に供給することによって誘電体膜を形成する原子層成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）もＣＶＤ法に含まれる。
これまでのＤＲＡＭでは、多結晶シリコン膜を下部電極に用いるＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）構造のキャパシタが採用されてきた。しかし、ＭＩＳ構造では、誘電体膜の形成中および後熱処理中に下部電極との界面に成長するＳｉＯ２層が実質的な蓄積容量を低下させるため、実効膜厚（Ｅｆｆｅｃｔｉｖｅ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）の低減は困難である。このため、ＥＯＴが１．５ｎｍ以下のキャパシタを実現するためには、下部電極に金属材料を用いて界面寄生容量をゼロにできるＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）構造のキャパシタが必須となる。ただし、ＭＩＳ構造キャパシタで界面に形成されるＳｉＯ２層は、寄生容量として蓄積容量を低下させる一方で、リーク電流の低減に大きく寄与している。このＳｉＯ２層がないＭＩＭ構造キャパシタでは、誘電体膜そのものでリーク電流を抑制しなければならないため、その実用化は容易ではない。
現時点でＤＲＡＭに適用可能なＭＩＭ構造キャパシタとしては、上下部電極にＴｉＮ膜を用いて誘電体にＡｌ２Ｏ３膜を用いる、ＴｉＮ／Ａｌ２Ｏ３／ＴｉＮ構造が挙げられる。また、誘電体膜にＨｆＯ２やＨｆＯ２アルミネート（ＨｆＯ２とＡｌ２Ｏ３の積層構造）を用いるＭＩＭ構造キャパシタが次世代のＤＲＡＭ用として検討されている。
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＩＴＲＳ）によると、テクノロジーノードが６５ｎｍ（以下、Ｆ６５ｎｍと記載）のＤＲＡＭではＥＯＴが０．８ｎｍ以下のキャパシタが必要となる。誘電体膜の物理膜厚の下限を、直接トンネル電流を抑制できる６ｎｍと仮定すると、０．８ｎｍ以下のＥＯＴを実現するためには、比誘電率が３０を超える誘電体膜が求められる。
現在実用化されているＡｌ２Ｏ３は比誘電率が約９であるため、Ｆ６５ｎｍのＤＲＡＭでは用いることができない。また、Ｆ８５ｎｍに向けて開発が進められているＨｆＯ２膜は比誘電率が２０〜２５であるため、Ｆ６５ｎｍに適用するのは難しい。ＨｆＯ２アルミネートも、その組成比に応じてＨｆＯ２とＡｌ２Ｏ３の中間の比誘電率となるため、Ｆ６５ｎｍへの適用は困難である。つまり、Ｆ６５ｎｍのＤＲＡＭに適用可能なキャパシタ誘電体材料はこれまで見出されていなかった。
Ｆ８５ｎｍでは、上下部電極にＴｉＮ膜を用いて、誘電体にＨｆＯ２やＨｆＯ２アルミネートを用いるＭＩＭ構造キャパシタが有望と考えられている。このため、Ｆ６５ｎｍでは技術的連続性を重視してＴｉＮ電極をそのまま採用するのが望ましい。ＴｉＮ電極を前提とすると、ＴｉＯ２よりも酸化物が安定な誘電体材料が必要となる。これは、酸化物生成自由エネルギーがＴｉＯ２よりも小さい誘電体材料（例えばＴａ２Ｏ5）を用いると、誘電体膜が還元されてＴｉＮ電極が酸化される結果、実効的な容量の低下やリーク電流の増大を引き起こすためである。具体的には、ＴｉＯ２よりも酸化物生成自由エネルギーが小さい（絶対値が大きい）Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などの誘電体材料を用いれば界面が安定となる。Ａｌ２Ｏ３は比誘電率が約９と小さいため、比誘電率が２０〜２５と大きいＨｆＯ２やＺｒＯ２を母材とする誘電体材料の開発が望ましい。
つまり、Ｆ６５ｎｍのＤＲＡＭを実現するためには、ＴｉＯ２よりも酸化物が安定なＨｆＯ２やＺｒＯ２を母材とし、比誘電率が３０を超える誘電体材料を探索する必要があった。
これまでに、非晶質のＨｆＯ２膜を４００℃程度で後熱処理すると結晶化し、Ｍｏｎｏｃｌｉｎｉｃ相が安定化することが知られている。また、ＨｆＯ２膜の比誘電率は結晶構造に依存し、Ｍｏｎｏｃｌｉｎｉｃ相で１６〜１８、Ｃｕｂｉｃ相で２９、Ｔｅｔｒａｇｏｎａｌ相で７０となることが、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ６５号（２００２年）２３３１０６ページ、に記載されている（非特許文献１）。つまり、ＨｆＯ２膜は、非晶質相では比誘電率が２０〜２５程度だが、Ｍｏｎｏｃｌｉｎｉｃ相に結晶化すると比誘電率が低下する。相図によると、ＨｆＯ２の低温安定相はＭｏｎｏｃｌｉｎｉｃ相であり、Ｍｏｎｏｃｌｉｎｉｃ相からＴｅｔｒａｇｏｎａｌ相へ相転移する温度は１７５０℃で、Ｔｅｔｒａｇｏｎａｌ相からＣｕｂｉｃ相への相転移温度は約２７００℃である。これは、Ｊｏｕｒｎａｌ ｏｆ Ａｍｅｒｉｃａｎ Ｃｅｒａｍｉｃ Ｓｏｃｉｅｔｙ ５８号（１９７５年）２８５ページ、に記載されている（非特許文献２）。つまり、半導体プロセスに用いられる温度領域で得られる結晶相はＭｏｎｏｃｌｉｎｉｃ相のみであり、少なくとも熱平衡相としてＣｕｂｉｃ相やＴｅｔｒａｇｏｎａｌ相を得ることはできない。
最近、ＨｆＯ２にＹ２Ｏ３を４ａｔ．％以上添加すれば、６００℃程度の熱処理を施すとＣｕｂｉｃ相が安定化して比誘電率が２７程度まで増大することが報告された。これは、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８６号（２００５年）１０２９０６ページ、に記載されている（非特許文献３）。この報告では、Ｙ２Ｏ３添加ＨｆＯ２膜をゲート絶縁膜に適用することを目的としている。ＺｒＯ２にＹ２Ｏ３を添加すると低温でＣｕｂｉｃ相が安定化することは既に知られており、ＨｆＯ２でも同様のメカニズムで低温安定相が変化していると考えられる。
Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ６５号（２００２年）２３３１０６ページ Ｊｏｕｒｎａｌ ｏｆ Ａｍｅｒｉｃａｎ Ｃｅｒａｍｉｃ Ｓｏｃｉｅｔｙ ５８号（１９７５年）２８５ページ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８６号（２００５年）１０２９０６ページ
本願発明の骨子は、キャパシタ用誘電体層として、（１）酸化ハフニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化イットリウムの積層構造からなる誘電体層、（２）酸化ハフニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化ランタンの積層構造からなる誘電体層、（３）酸化ジルコニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化イットリウムの積層構造からなる誘電体層、（４）酸化ジルコニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化ランタンの積層構造からなる誘電体層の群のいずれかを用いるものである。各層の形態として、各元素の固溶体あるいは積層構造を用いることが出来る。
本願の第１の発明は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化イットリウムの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
本願発明の第２の発明は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化ランタンの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
本願の第３の発明は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化イットリウムの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
本願の第４の発明は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化ランタンの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
本願諸形態によれば、わけてもＦ６５以下（テクノロジーノード６５ｎｍ以下）の半導体記憶装置を実用的なものとして実現することが出来る。この場合、当該誘電体層の厚さは、実際上５ｎｍ以上１０ｎｍ以下を用いることとなる。
本願発明によれば、非晶質でも比誘電率が高い誘電体膜を得ることができる。その結果、ＤＲＡＭのキャパシタ信号量を増大させてデバイス動作の信頼性を向上させることが可能である。あるいは、キャパシタ高さを低減してプロセス負荷を低減することができる。
本願発明の諸実施の形態を具体的に説明するに先立って、本願発明に適用するキャパシタ誘電体膜について、詳細に説明する。
前記各文献における各材料を直接キャパシタ誘電体膜に適用し難かった。各材料に関する難点は前述したが、更に、例えば、前記非特許文献３におけるＨｆＯ２やＺｒＯ２を結晶化すると、結晶粒界に起因するリーク電流密度が顕著になるため、ゲート絶縁膜よりもリーク電流密度の許容値が数桁低いキャパシタ誘電体膜に適用するのは難しい。
そこで我々は、ＨｆＯ２とＹ２Ｏ３の固溶体を非晶質で形成し、その電気的特性を評価した。その結果、結晶化する場合に比べてリーク電流を大きく低減できると同時に、比誘電率は３０以上に増大することを見出した。非晶質でも比誘電率が増大する現象はこれまで報告されておらず、その原因はＣｕｂｉｃ相の安定化に起因するものではないことは明らかである。
Ｙ２Ｏ３を添加するとＨｆＯ２の比誘電率が増大する原因として、酸素配位数の増大が考えられる。Ｙのイオン半径は１．０２Åであり、Ｈｆの０．８３Åに比べて大きい。一般的に、酸化物中にイオン半径の大きい元素を添加すると立体障害によって酸素配位数が増大することが知られている。これは、ＨｆＯ２の安定相が７配位のＭｏｎｏｃｌｉｎｉｃ相であり、イオン半径の大きいＹを添加すると８配位のＣｕｂｉｃ相が安定化するのと矛盾しない。つまり、Ｙ２Ｏ３添加ＨｆＯ２膜が非晶質でも比誘電率が高いのは、酸素配位数が増大することが直接の原因であり、安定な結晶相が変化するのは酸素配位数の違いが反映されているに過ぎないと考える。
上記のメカニズムから、Ｌａのイオン半径は１．１６Åと大きいため、ＨｆＯ２にＬａ２Ｏ３を添加しても同様に比誘電率が増大すると考えられる。また、ＺｒＯ２にＹ２Ｏ３やＬａ２Ｏ３を添加しても同様の効果が得られるはずである。
そこで我々は、ＨｆＯ２とＬａ２Ｏ３の固溶体、ＺｒＯ２とＹ２Ｏ３の固溶体、及びＺｒＯ２とＬａ２Ｏ３の固溶体を非晶質で形成し、その電気的特性を評価した。その結果、ＨｆＯ２とＹ２Ｏ３の固溶体と同様に、結晶化する場合に比べてリーク電流を大きく低減できると同時に、比誘電率は３０以上に増大することを見出した。つまり、ＨｆＯ２やＺｒＯ２を母材として、Ｙ２Ｏ３やＬａ２Ｏ３などのイオン半径の大きい元素の酸化物を添加すれば、母材の酸素配位数が増大して比誘電率が増大することにより、Ｆ６５ｎｍのＤＲＡＭに適用可能なキャパシタ誘電体膜が得られると結論できる。
添加する酸化物の組成比は５％以上５０％以下、より好ましくは７％以上５０％以下であればよい。組成比が小さいと、酸素配位数が増大しないため、比誘電率の増大効果が得られない。また、組成比が大きいと、母材の酸化物と添加した酸化物の相分離が生じるため、やはり比誘電率の増大効果を得ることができない。
高集積のＤＲＡＭでは立体構造のキャパシタが用いられるため、誘電体膜は被覆率の高いＣＶＤ法を用いて堆積する必要がある。例えば、Ｙを含む有機金属材料とＨｆを含む有機金属材料を酸化性雰囲気中で供給すれば、Ｙ２Ｏ３添加ＨｆＯ２膜を成膜することができる。また、Ｙを含む有機金属材料とＺｒを含む有機金属材料を酸化性雰囲気中で供給すれば、Ｙ２Ｏ３添加ＺｒＯ２膜を成膜することができる。また、Ｌａを含む有機金属材料とＨｆを含む有機金属材料を酸化性雰囲気中で供給すれば、Ｌａ２Ｏ３添加ＨｆＯ２膜を成膜することができる。また、Ｌａを含む有機金属材料とＺｒを含む有機金属材料を酸化性雰囲気中で供給すれば、Ｌａ２Ｏ３添加ＺｒＯ２膜を成膜することができる。
また、ＡＬＤ法で誘電体膜を形成する場合は、２種類の有機金属原料を同時に供給することができないため、誘電体膜は積層構造となる。母材の酸化物をＡ、添加酸化物をＢとすると、例えば、下部電極側からＡＢＡＢＡＢ・・・となる積層構造を形成してもよいし、ＡＡＢＡＡＢＡＡＢ・・・のように比率を変えてもよい。積層構造の場合でも、固溶体の場合と同様に、酸素配位数の増大による比誘電率の増大効果を得ることができる。ただし、上下部電極と接する酸化物材料はその物性に応じて選択する必要がある。例えば、ＴｉＮ電極を用いる場合には、ＴｉＯ２よりも酸化物生成自由エネルギーの大きい酸化物材料が電極に接するように積層構造を形成するのが望ましい。また、キャパシタのリーク電流密度を低減するためには、バンドギャップが広い誘電体材料、もしくは、電極材料とのバンドオフセットが大きい誘電体材料が電極に接するように積層構造を形成するのが望ましい。
具体的には、Ｙ２Ｏ３やＬａ２Ｏ３は、ＨｆＯ２やＺｒＯ２に比べてバンドギャップが一般的には広いため、Ｙ２Ｏ３やＬａ２Ｏ３が下部電極に接するような積層構造にすればよい。ただし、ＨｆＯ２やＺｒＯ２の形成方法によっては、Ｙ２Ｏ３やＬａ２Ｏ３に比べて、窒化チタンやルテニウムからなる下部電極とのバンドオフセットを大きくすることができるため、その場合は、ＨｆＯ２やＺｒＯ２が下部電極に接するような積層構造にすればよい。
以上の説明から明らかなように、ＨｆＯ２やＺｒＯ２を母材とし、ＹやＬａなどのイオン半径の大きい元素の酸化物を添加すれば、非晶質でも比誘電率が３０以上に増大するため、Ｆ６５ｎｍ以降のＤＲＡＭのキャパシタ誘電体膜に適用することができる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
＜実施例１＞
発明の実施例１を図１Ａより図１Ｄを用いて説明する。これは、イオン半径の大きい元素を添加した誘電体膜を用いたＭＩＭ構造キャパシタの断面図である。例えば、このＭＩＭ構造キャパシタは、半導体記憶装置、特にＤＲＡＭ、に適用できるものである。
まず、下部電極の形成までの工程について、図１Ａと図１Ｂを用いて説明する。シリコン酸化膜からなるプラグ部層間絶縁膜１０１の内部に多結晶シリコンからなるプラグ１０２を形成する。プラグ１０２は、メモリセル選択用トランジスタとキャパシタを電気的に接続するためのものである。
その後、シリコン窒化膜１０３とシリコン酸化膜からなるキャパシタ部層間絶縁膜１０４を堆積し、プラグ１０２が露出するようにキャパシタ部層間絶縁膜１０４とシリコン窒化膜１０３に溝を形成する。キャパシタ部層間絶縁膜１０４は、例えばテトラエトキシシラン（ＴＥＯＳ）とオゾン（Ｏ３）を原料に用いるプラズマＣＶＤ法によって堆積する。また、溝はフォトレジストをマスクとしたドライエッチング法によって加工する。
次に、窒化チタンからなる下部電極１０５を形成する。まず、ＣＶＤ法によって、基板の全面に、例えば膜厚が１５ｎｍの窒化チタン膜を堆積する（図１Ａ）。次に、基板の全面にフォトレジストを堆積し、溝の内部をフォトレジストで埋め込む（図示せず）。ここで、スパッタエッチング法により、キャパシタ部層間絶縁膜１０４の上面のフォトレジストと窒化チタン膜を除去する。その後、溝の内部に残存するフォトレジストをアッシング法により除去する。このようにして窒化チタンからなる下部電極１０５が形成される（図１Ｂ）。
次に、基板の全面に、イオン半径の大きい元素を添加した誘電体膜１０６をＣＶＤ法によって堆積する（図１Ｃ）。誘電体膜１０６は、例えば、Ｙ２Ｏ３添加ＨｆＯ２膜、Ｙ２Ｏ３添加ＺｒＯ２膜、Ｌａ２Ｏ３添加ＨｆＯ２膜、およびＬａ２Ｏ３添加ＺｒＯ２膜などからなる。膜厚については、直接トンネル電流を抑制するためには少なくとも５ｎｍ以上である必要があり、十分な容量を得るためには１０ｎｍ以下である必要がある。結晶粒界に起因するリーク電流を抑制するためには、誘電体膜は非晶質であることが望ましい。ただし、結晶化してもリーク電流密度の増大が許容値以下に収まるのであれば、多結晶の誘電体を用いてもよい。
ＣＶＤの原料としては、ＨｆＯ２の場合はｔｅｔｒａｋｉｓ（ｅｔｈｙｌｍｅｔｈｙｌａｍｉｄｏ）ｈａｆｎｉｕｍ、ＺｒＯ２の場合はｔｅｔｒａｋｉｓ（ｅｔｈｙｌｍｅｔｈｙｌａｍｉｄｏ）ｚｉｒｃｏｎｉｕｍ、Ｙ２Ｏ３の場合はｔｒｉｓ（Ｎ，Ｎ´−Ｄｉｉｓｏｐｒｏｐｙｌａｃｅｔａｍｉｄｉｎａｔｅ）ｙｔｔｒｉｕｍ、Ｌａ２Ｏ３の場合はｔｒｉｓ（Ｎ，Ｎ´−Ｄｉｉｓｏｐｒｏｐｙｌａｃｅｔａｍｉｄｉｎａｔｅ）ｌａｎｔｈａｎｕｍ、を例示できる。酸化剤はＯ３やＨ２Ｏを用いればよい。
次に、誘電体膜１０６上に、例えば膜厚が１５ｎｍの窒化チタン膜をＣＶＤ法により堆積する。その後、窒化チタン膜上にフォトレジストを形成し、このフォトレジストをマスクとして窒化チタン膜と誘電体膜１０６をドライエッチング法で加工して上部電極１０７を形成する（図１Ｄ）。
このようにして、窒化チタンからなる下部電極１０５、誘電体膜１０６、および窒化チタンからなる上部電極１０７で構成されるキャパシタを形成できる。例えば、このキャパシタをＤＲＡＭメモリセル選択用トランジスタと直列に接続することとでＤＲＡＭのメモリセルが構成できる。
なお、上下部電極の材料は窒化チタンに限らず、上下部電極のどちらか、もしくは両方にルテニウムを用いてもよい。ルテニウムは酸化しても導電体であるため、窒化チタンを用いる場合よりもＥＯＴが小さいキャパシタを得ることができる。
本実施例１を用いれば、イオン半径の大きい元素を添加した誘電体膜を用いることにより、ＥＯＴが０．８ｎｍ以下のＭＩＭ構造キャパシタを形成できるため、Ｆ６５ｎｍのＤＲＡＭを実現することが可能となる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の課題を解決するための手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例２＞
発明の実施例２を図２Ａより図２Ｄを用いて説明する。これは、イオン半径の大きい元素を添加した誘電体膜を用いたＭＩＭ構造キャパシタの断面図である。例えば、このＭＩＭ構造キャパシタは、半導体記憶装置、特にＤＲＡＭ、に適用できるものである。ただし、下部電極の外側の側壁の一部をキャパシタとして利用する点が発明の実施例１と異なる。
まず、下部電極の形成までの工程について、図２Ａと図２Ｂを用いて説明する。シリコン酸化膜からなるプラグ部層間絶縁膜１０１の内部に多結晶シリコンからなるプラグ１０２を形成する。プラグ１０２は、メモリセル選択用トランジスタとキャパシタを電気的に接続するためのものである。
その後、シリコン窒化膜１０３、シリコン酸化膜からなるキャパシタ部層間絶縁膜１０４、シリコン窒化膜１０８、およびシリコン酸化膜からなるキャパシタ部層間絶縁膜１０９を順に堆積し、プラグ１０２が露出するようにキャパシタ部層間絶縁膜１０９、シリコン窒化膜１０８、キャパシタ部層間絶縁膜１０４、およびシリコン窒化膜１０３に溝を形成する。キャパシタ部層間絶縁膜１０４と１０９は、例えばテトラエトキシシラン（ＴＥＯＳ）とオゾン（Ｏ３）を原料に用いるプラズマＣＶＤ法によって堆積する。また、溝はフォトレジストをマスクとしたドライエッチング法によって加工する。
次に、窒化チタンからなる下部電極１０５を形成する。まず、ＣＶＤ法によって、基板の全面に、膜厚が１５ｎｍの窒化チタン膜を堆積する（図２Ａ）。次に、基板の全面にフォトレジストを堆積し、溝の内部をフォトレジストで埋め込む（図示せず）。ここで、スパッタエッチング法により、キャパシタ部層間絶縁膜１０９の上面のフォトレジストと窒化チタン膜を除去する。その後、溝の内部に残存するフォトレジストをアッシング法により除去する。その後、キャパシタ部層間絶縁膜１０９をウェットエッチング法により除去する。このようにして窒化チタンからなる下部電極１０５が形成される（図２Ｂ）。
次に、実施例１と同様の方法を用いて、イオン半径の大きい元素を添加した誘電体膜１０６をＣＶＤ法によって基板の全面に堆積する（図２Ｃ）。
次に、実施例１と同様の方法を用いて、上部電極１０７を形成する（図２Ｄ）。
このようにして、窒化チタンからなる下部電極１０５、誘電体膜１０６、および窒化チタンからなる上部電極１０７で構成されるキャパシタを形成できる。例えば、このキャパシタをＤＲＡＭメモリセル選択用トランジスタと直列に接続することとでＤＲＡＭのメモリセルが構成できる。
なお、上下部電極の材料は窒化チタンに限らず、上下部電極のどちらか、もしくは両方にルテニウムを用いてもよい。ルテニウムは酸化しても導電体であるため、窒化チタンを用いる場合よりもＥＯＴが小さいキャパシタを得ることができる。
本実施例２を用いれば、イオン半径の大きい元素を添加した誘電体膜を用いることにより、ＥＯＴが０．８ｎｍ以下のＭＩＭ構造キャパシタを形成できるため、Ｆ６５ｎｍのＤＲＡＭを実現することが可能となる。また、下部電極の外側の側壁の一部をキャパシタとして利用しているため、実施例１の場合に比べて、キャパシタ信号量を増大させてデバイス動作の信頼性を向上させることが可能である。あるいは、キャパシタ高さを低減してプロセス負荷をより低減することができる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の課題を解決するための手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例３＞
発明の実施例３を図３で説明する。これは、実施例１で説明したＭＩＭキャパシタをＤＲＡＭに適用した例である。
以下、そのＤＲＡＭの製造工程を説明する。
図３は本願発明のキャパシタが適用されるＤＲＡＭの断面図である。まず、半導体基板１に素子分離領域４および不純物が導入されたＰ型ウェル６を形成する。Ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を用意し、例えば８５０℃程度でウェット酸化して形成した膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）および例えばＣＶＤ法で形成した膜厚１４０ｎｍ程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
次に、フォトレジスト膜（図示せず）をマスクにして、溝２が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００ｎｍ程度の溝２を形成する。
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝２の内壁に生じたダメージ層を除去するために、例えば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０ｎｍ程度の）シリコン酸化膜３を溝２の内壁に形成し、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜を３００〜４００ｎｍ程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行ってもよい。
次に、このシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して溝２以外の領域のシリコン酸化膜を除去し、溝２の内部にシリコン酸化膜４を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝２の領域にシリコン窒化膜を形成して、溝２領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜を例えば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する領域（メモリアレイ）の半導体基板１にＮ型不純物、例えばＰ（リン）をイオン打ち込みしてＮ型半導体領域５を形成し、Ｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてＰ型ウエル６を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2 （フッ化ホウ素）をＰ型ウエル６にイオン打ち込みする。Ｎ型半導体領域５は、入出力回路などから半導体基板１を通じてメモアレイのＰ型ウエル６にノイズが侵入するのを防止するために形成される。
次に、半導体基板１の表面を例えばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してＰ型ウエル６の表面に膜厚５ｎｍ程度の清浄なゲート酸化膜７を形成する。特に限定はされないが、上記ゲート酸化膜７を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜７と半導体基板１との界面に窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜７が５ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜７の信頼性を向上できる。
次に、ゲート酸化膜７の上部にゲート電極８を形成する。ゲート電極８は、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極８（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接するゲート電極８（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法で構成される。ゲート電極８（ワード線ＷＬ）は、例えばＰ（リン）などのＮ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０ｎｍ程度のＷＮ（タングステンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のシリコン窒化膜９をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。ゲート電極８（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２〜２.５Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極８（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
次に、フォトレジスト膜を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。このウェットエッチングを行うと、ゲート電極８（ワード線ＷＬ）の下部以外の領域のゲート酸化膜７が削られると同時に、ゲート側壁下部のゲート酸化膜７も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜７の耐圧が低下する。そこで、半導体基板１を９００℃程度でウェット酸化することによって、削れたゲート酸化膜７の膜質を改善する。
次に、Ｐ型ウエル６にＮ型不純物、例えばＰ（リン）をイオン打ち込みして、ゲート電極８の両側のＰ型ウエル６にＮ型半導体領域１０を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴが形成される。
次に、半導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度のシリコン窒化膜１１を堆積した後、膜厚３００ｎｍ程度のＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜１２をスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜１２をシンタリングする。また、ＳＯＧ膜１２の上部に膜厚６００ｎｍ程度のシリコン酸化膜１３を堆積した後、このシリコン酸化膜１３をＣＭＰ法で研磨してその表面を平坦化する。さらに、シリコン酸化膜１３の上部に膜厚１００ｎｍ程度のシリコン酸化膜１４を堆積する。このシリコン酸化膜１４は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜１３の表面の微細な傷を補修するために堆積する。シリコン酸化膜１３、１４は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜１４に代えてＰＳＧ(Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ)膜などを堆積してもよい。
このように、本実施の形態では、ゲート電極８（ワード線ＷＬ）の上部にリフロー性が高いＳＯＧ膜１２を塗布し、さらにその上部に堆積したシリコン酸化膜１３をＣＭＰ法で平坦化する。これにより、ゲート電極８（ワード線ＷＬ）同士の微細な隙間のギャップフィル性が向上すると共に、ゲート電極８（ワード線ＷＬ）の上部の絶縁膜の平坦化を実現することができる。
次に、フォトレジスト膜をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）の上部のシリコン酸化膜１４、１３およびＳＯＧ膜１２を除去する。このエッチングは、シリコン窒化膜１１に対するシリコン酸化膜１４、１３およびＳＯＧ膜１２のエッチングレートが大きくなるような条件で行い、Ｎ型半導体領域１０や素子分離溝２の上部を覆っているシリコン窒化膜１１が完全には除去されないようにする。続いて、上記フォトレジスト膜をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）の上部のシリコン窒化膜１１とゲート酸化膜７とを除去することにより、Ｎ型半導体領域１０（ソース、ドレイン）の一方の上部にコンタクトホール１５を形成し、他方の上部にコンタクトホール１６を形成する。このエッチングは、シリコン酸化膜（ゲート酸化膜７および素子分離溝２内のシリコン酸化膜４）に対するシリコン窒化膜１１のエッチングレートが大きくなるような条件で行い、Ｎ型半導体領域１０や素子分離溝２が深く削れないようにする。また、このエッチングは、シリコン窒化膜１１が異方的にエッチングされるような条件で行い、ゲート電極８（ワード線ＷＬ）の側壁にシリコン窒化膜１１が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール１５、１６がゲート電極８（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール１５、１６をゲート電極８（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜１１を異方性エッチングしてゲート電極８（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
次に、フォトレジスト膜を除去した後、フッ酸＋フッ化アンモニウム混合液などのエッチング液を使って、コンタクトホール１５、１６の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、コンタクトホール１５、１６の側壁に露出したＳＯＧ膜１２もエッチング液に曝されるが、ＳＯＧ膜１２は、前述した８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってコンタクトホール１５、１６の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール１５、１６の内部に埋め込まれるプラグ同士のショートを確実に防止することができる。
次に、コンタクトホール１５、１６の内部にプラグ１７を形成する。プラグ１７は、シリコン酸化膜１４の上部にＮ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１５、１６の内部に残すことにより形成する。
次に、シリコン酸化膜１４の上部に膜厚２００ｎｍ程度のシリコン酸化膜１８を堆積した後、半導体基板１を８００℃程度で熱処理する。シリコン酸化膜１８は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。この熱処理によって、プラグ１７を構成する多結晶シリコン膜中のＮ型不純物がコンタクトホール１５、１６の底部からメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）に拡散し、Ｎ型半導体領域１０が低抵抗化される。
次に、フォトレジスト膜をマスクにしたドライエッチングで前記コンタクトホール１５の上部のシリコン酸化膜１８を除去してプラグ１７の表面を露出させる。フォトレジスト膜を除去した後、シリコン酸化膜１８の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、まずシリコン酸化膜１８の上部に膜厚５０ｎｍ程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のＷ膜と膜厚２００ｎｍ程度のシリコン窒化膜１９とをＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングする。シリコン酸化膜１８の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、プラグ１７の表面とに低抵抗のＴｉＳｉ２ （チタンシリサイド）層２０が形成される。これにより、プラグ１７に接続される配線（ビット線ＢＬ）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができる。ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔は例えば０．１μｍ程度とし、その幅は例えば０．１μｍ程度とする。なお、ＴｉＳｉ２層２０は、熱処理による劣化が生じる可能性があるが、その熱処理として後に説明する情報蓄積用容量素子の容量絶縁膜の形成工程が考えられる。しかしながら、後に説明するように、本実施の形態においては容量絶縁膜の形成工程が低温化されるため、ＴｉＳｉ２ 層２０が熱処理により劣化し、接続抵抗の上昇等の不具合を生じることはない。
次に、ビット線ＢＬの側壁にサイドウォールスペーサ２１を形成する。サイドウォールスペーサ２１は、ビット線ＢＬの上部にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングして形成する。
次に、ビット線ＢＬの上部に膜厚３００ｎｍ程度のＳＯＧ膜２２をスピン塗布する。次いで、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜２２をシンタリングする。ＳＯＧ膜２２は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜２２は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴのソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極８（ワード線ＷＬ）を構成するメタル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬを構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減を図ることができる。
次に、ＳＯＧ膜２２の上部に膜厚６００ｎｍ程度のシリコン酸化膜２３を堆積した後、このシリコン酸化膜２３をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜２３は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。このように、本実施の形態では、ビット線ＢＬの上部に成膜直後でも平坦性が良好なＳＯＧ膜２２を塗布し、さらにその上部に堆積したシリコン酸化膜２３をＣＭＰ法で平坦化する。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬの上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができると共に、ビット線ＢＬの低抵抗化を図ることができる。
次に、シリコン酸化膜２３の上部に膜厚１００ｎｍ程度のシリコン酸化膜２４を堆積する。このシリコン酸化膜２４は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜２３の表面の微細な傷を補修するために堆積する。シリコン酸化膜２４は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
次に、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１６の上部のシリコン酸化膜２４、２３、ＳＯＧ膜２２およびシリコン酸化膜１８を除去してプラグ１７の表面に達するスルーホール２５を形成する。このエッチングは、シリコン酸化膜２４、２３、１８およびＳＯＧ膜２２に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行い、スルーホール２５とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部のシリコン窒化膜１９やサイドウォールスペーサ２１が深く削れないようにする。これにより、スルーホール２５がビット線ＢＬに対して自己整合で形成される。
次に、フォトレジスト膜を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール２５の底部に露出したプラグ１７の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、スルーホール２５の側壁に露出したＳＯＧ膜２２もエッチング液に曝されるが、ＳＯＧ膜２２は、前記８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってスルーホール２５の側壁が大きくアンダーカットされることはない。これにより、次の工程でスルーホール２５の内部に埋め込まれるプラグとビット線ＢＬとのショートを確実に防止することができる。また、プラグとビット線ＢＬとを十分に離間させることができるので、ビット線ＢＬの寄生容量の増加を抑制することができる。
次に、スルーホール２５の内部にプラグ２６を形成する。プラグ２６は、シリコン酸化膜２４の上部にＮ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２５の内部に残すことにより形成する。
その後、シリコン窒化膜２７と絶縁膜２８を形成し、プラグ２６が露出するようにシリコン窒化膜２７と絶縁膜２８に溝を形成する。絶縁膜２８は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で形成する。また、溝はフォトレジスト膜をマスクとしたエッチングにより加工する。
次に、実施例１と同様の方法を用いて、下部電極２９、誘電体膜３０、上部電極３１を形成する。
このようにして窒化チタンまたはルテニウムからなる下部電極２９、Ｙ２Ｏ３添加ＨｆＯ２膜またはＹ２Ｏ３添加ＺｒＯ２膜またはＬａ２Ｏ３添加ＨｆＯ２膜またはＬａ２Ｏ３添加ＺｒＯ２膜などからなる誘電体膜３０、窒化チタンまたはルテニウムからなる上部電極３１で構成される情報蓄積用容量素子を形成する。この情報蓄積用容量素子と、これに直列に接続されたメモリセル選択用ＭＩＳＦＥＴとでＤＲＡＭのメモリセルが形成される。
次に、フォトレジスト膜を除去した後、情報蓄積用容量素子の上部に膜厚４０ｎｍ程度のシリコン酸化膜３２を堆積する。シリコン酸化膜３２は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。さらにＳＯＧ膜３３を塗布してメモリセルの形成された領域を平坦化すると同時に、周辺回路領域との段差を緩和する。
次に、フォトレジスト膜をマスクにしたドライエッチングでＳＯＧ膜３３、シリコン酸化膜３２を除去することにより、スルーホールを形成する。その後、スルーホールの内部にプラグ３４を形成し、続いてＳＯＧ膜３３の上部に第２層配線３５を形成する。プラグ３４は、ＳＯＧ膜３３の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜３６を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜（（３４））を堆積した後、これらの膜をエッチバックしてスルーホールの内部に残すことにより形成する。第２層配線３５は、ＳＯＧ膜３３の上部からスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜３７、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜（（３５））、膜厚５０ｎｍ程度のＴｉ膜３８を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
その後、層間絶縁膜を介して第３層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、例えば膜厚３００ｎｍ程度のシリコン酸化膜、膜厚４００ｎｍ程度のＳＯＧ膜および膜厚３００ｎｍ程度のシリコン酸化膜で構成できる。シリコン酸化膜は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
以上の工程により、本実施の形態のＤＲＡＭが略完成する。
本実施例３によれば、イオン半径の大きい元素を添加した誘電体膜を用いることにより、ＥＯＴが０．８ｎｍ以下のＭＩＭ構造キャパシタを形成できるため、Ｆ６５ｎｍのＤＲＡＭを実現することが可能となる。
本実施例３では、実施例１で説明したＭＩＭキャパシタをＤＲＡＭに適用したが、これに限らず、実施例２で説明したＭＩＭキャパシタをＤＲＡＭに適用してもよい。この場合、下部電極の外側の側壁の一部をキャパシタとして利用しているため、実施例１の場合に比べて、キャパシタ信号量を増大させてデバイス動作の信頼性を向上させることが可能である。あるいは、キャパシタ高さを低減してプロセス負荷をより低減することができる。
尚、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例４＞
発明の実施例４を図４Ａより図４Ｃを用いた説明する。これは、イオン半径の大きい元素を添加した誘電体膜を用いて、例えばＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積する際に有効である平面型のＭＩＭキャパシタを形成する工程である。
まず、銅（Ｃｕ）からなる下部電極２０１を形成する。Ｃｕは拡散係数が大きいため、誘電体膜を形成する前に、ＴａＮなどのバリア層２０２を形成する必要がある（図４Ａ）。
次に、基板の全面に、イオン半径の大きい元素を添加した誘電体膜２０３を堆積する（図４Ｂ）。誘電体膜２０３は、例えば、Ｙ２Ｏ３添加ＨｆＯ２膜、Ｙ２Ｏ３添加ＺｒＯ２膜、Ｌａ２Ｏ３添加ＨｆＯ２膜、およびＬａ２Ｏ３添加ＺｒＯ２膜などからなる。膜厚については、直接トンネル電流を抑制するためには少なくとも５ｎｍ以上である必要があり、十分な容量を得るためには１０ｎｍ以下である必要がある。結晶粒界に起因するリーク電流を抑制するためには、誘電体膜は非晶質であることが望ましい。ただし、結晶化してもリーク電流密度の増大が許容値以下に収まるのであれば、多結晶の誘電体を用いてもよい。
次に、ＴａＮなどのバリア層２０４を形成した後、Ｃｕからなる上部電極２０５を形成する（図４Ｃ）。
このようにして、Ｃｕからなる下部電極２０１、Ｙ２Ｏ３添加ＨｆＯ２膜またはＹ２Ｏ３添加ＺｒＯ２膜またはＬａ２Ｏ３添加ＨｆＯ２膜またはＬａ２Ｏ３添加ＺｒＯ２膜などからなる誘電体膜２０３、およびＣｕからなる上部電極２０５で構成される情報蓄積用容量素子を形成できる。キャパシタの面積を規定するためにはそれぞれの層を加工する必要があるが、その工程は求められる形状に応じて任意に選択すればよい。
本実施例４によれば、イオン半径の大きい元素を添加した誘電体膜を用いることにより、ＥＯＴが０．８ｎｍ以下のＭＩＭ構造キャパシタを形成できるため、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積する際に有効である平面型のＭＩＭキャパシタの蓄積電荷量を増大できる。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
＜実施例５＞
発明の実施例５は、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積した半導体集積回路の１例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この発明の実施例５においては、図５の３１２、３１３、３１４が発明の実施例４のＭＩＭキャパシタに対応したものとなっている。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。図５では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メモリ部が形成されている。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域３０２、３０３、３０４が島状に形成され、さらにそれぞれのＮウェル領域の中に、Ｎウェル領域３０５、３０６、３０７およびＰウェル領域３０８、３０９、３１０が図のように形成されている。またＮウェル領域３０５、３０６、３０７にはＰＭＯＳトランジスタ、Ｐウェル領域３０８、３０９、３１０にはＮＭＯＳトランジスタが形成され、トランジスタの隣接部にはＮウェル、Ｐウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層３１５で形成した抵抗成分が示されており、その他にはゲート酸化膜３２８、シリサイド層３２６、サイドスペーサ３２７、シリコン窒化膜３２５等が図に示されている。
図５において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図５のようにＰウェル領域３１０に形成したＮＭＯＳトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層３１５は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線３１５上にタングステンＷ等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層３１５上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
また、図５におけるウエル構造は、いわゆる３重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれＮウェル領域３０２，３０３，３０４で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構造が必要ない場合には、Ｎウェル領域３０２，３０３，３０４のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをＮウェル領域３０３，３０４で分離する、あるいは２つの領域を同じＮウェル領域で囲むなど必要に応じて種々の変形が可能である。
図５において、基板の上に示した破線は、金属配線層(３２０〜３２４)とそのコンタクト層(３１６〜３１９)の位置を示している。ＭＩＭキャパシタ３１２，３１３，３１４は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
従来の１Ｔ１Ｃセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられる金属配線層を、キャパシタの電極に用いることは困難であった。本実施例のＭＩＭキャパシタは、下部電極として例えば第３層の金属配線層３２２を利用する。下部電極を形成した後、積層膜からなるキャパシタ誘電体膜を形成してさらに上部電極を形成する。このとき上部電極は第４層の金属配線層３２３と配線層３２２の間のビアホール３１８の層に形成される。このように、キャパシタの下部電極に配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する１Ｔ１Ｃセルとは異なり、キャパシタが平面構造であるためロジックの金属配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。また配線層としては、例えばＡｌやＣｕを主成分とする金属配線などを利用できる。図面には記載していないが、各配線層にバリアメタルを利用することもできる。バリアメタルとしては、ＴｉＮ、ＴａＮ等が挙げられる。
本実施例５では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、配線層をＭＩＭキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。
本実施例５によれば、イオン半径の大きい元素を添加した誘電体膜を用いることにより、ＥＯＴが０．８ｎｍ以下のＭＩＭ構造キャパシタを形成できるため、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積する際に有効である平面型のＭＩＭキャパシタの信号量を増大させてデバイス動作の信頼性を向上させることが可能である。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、その実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施例１、２、４のキャパシタは、ＤＲＡＭだけではなく、ＤＲＡＭを混載したあらゆる半導体装置、あるいは、キャパシタを有するあらゆる半導体装置に適用できる。
これまで、本願発明の諸実施の形態を説明してきたが、以下に、本願発明の主な諸形態を整理し列挙する。
（１）本願発明の第１の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化イットリウムの固溶体からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（２）本願発明の第２の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化イットリウムの積層構造からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（３）本願発明の第３の形態は、前記下部電極と上部電極は窒化チタンまたはルテニウムのいずれかからなることを特徴とする全項（１）または（２）に記載の半導体装置である。
（４）本願発明の第４の形態は、前記誘電体は非晶質膜であることを特徴とする前項（１）または（２）に記載の半導体装置である。
（５）本願発明の第５の形態は、前記酸化ハフニウムと酸化イットリウムの積層構造において、前記下部電極と接するのは酸化ハフニウムであることを特徴とする前項（２）に記載の半導体装置である。
（６）本願発明の第６の形態は、前記酸化ハフニウムと酸化イットリウムの積層構造において、前記下部電極と接するのは酸化イットリウムであることを特徴とする前項（２）に記載の半導体装置。
（７）本願発明の第７の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化ランタンの固溶体からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
（８）本願発明の第８の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化ランタンの積層構造からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
（９）本願発明の第９の形態は、前記下部電極と上部電極は窒化チタンまたはルテニウムのいずれかからなることを特徴とする前項（７）または（８）に記載の半導体装置である。
（１０）本願発明の第１０の形態は、前記誘電体は非晶質膜であることを特徴とする前項（７）または（８）に記載の半導体装置である。
（１１）本願発明の第１１の形態は、前記酸化ハフニウムと酸化ランタンの積層構造において、前記下部電極と接するのは酸化ハフニウムであることを特徴とする前項（８）に記載の半導体装置である。
（１２）本願発明の第１２の形態は、前記酸化ハフニウムと酸化ランタンの積層構造において、前記下部電極と接するのは酸化ランタンであることを特徴とする前項（８）に記載の半導体装置である。
（１３）本願発明の第１３の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化イットリウムの固溶体からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（１４）本願発明の第１４の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化イットリウムの積層構造からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（１５）本願発明の第１５の形態は、前記下部電極と上部電極は窒化チタンまたはルテニウムのいずれかからなることを特徴とする前項（１３）または（１４）に記載の半導体装置である。
（１６）本願発明の第１６の形態は、前記誘電体は非晶質膜であることを特徴とする前項（１３）または（１４）に記載の半導体装置である。
（１７）本願発明の第１７の形態は、前記酸化ジルコニウムと酸化イットリウムの積層構造において、前記下部電極と接するのは酸化ジルコニウムであることを特徴とする前項（１４）に記載の半導体装置である。
（１８）本願発明の第１８の形態は、前記酸化ジルコニウムと酸化イットリウムの積層構造において、前記下部電極と接するのは酸化イットリウムであることを特徴とする前項（１４）に記載の半導体装置である。
（１９）本願発明の第１９の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化ランタンの固溶体からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（２０）本願発明の第２０の形態は、基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化ランタンの積層構造からなる誘電体と、前記誘電体上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体はキャパシタを構成し、上記誘電体は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置である。
（２１）本願発明の第２１の形態は、前記下部電極と上部電極は窒化チタンまたはルテニウムのいずれかからなることを特徴とする前項（１９）または（２０）に記載の半導体装置である。
（２２）本願発明の第２２の形態は、前記誘電体は非晶質膜であることを特徴とする前項（１９）または（２０）に記載の半導体装置である。
（２３）本願発明の第２３の形態は、前記酸化ジルコニウムと酸化ランタンの積層構造において、前記下部電極と接するのは酸化ジルコニウムであることを特徴とする前項（２０）に記載の半導体装置である。
（２４）本願発明の第２４の形態は、前記酸化ジルコニウムと酸化ランタンの積層構造において、前記下部電極と接するのは酸化ランタンであることを特徴とする前項（２０）に記載の半導体装置である。
図１Ａは、本発明の実施例１を説明するために、工程順に示した縦断面図である。 図１Ｂは、本発明の実施例１を説明するために、工程順に示した縦断面図である。 図１Ｃは、本発明の実施例１を説明するために、工程順に示した縦断面図である。 図１Ｄは、本発明の実施例１を説明するために、工程順に示した縦断面図である。 図２Ａは、本発明の実施例２を説明するために、工程順に示した縦断面図である。 図２Ｂは、本発明の実施例２を説明するために、工程順に示した縦断面図である。 図２Ｃは、本発明の実施例２を説明するために、工程順に示した縦断面図である。 図２Ｄは、本発明の実施例２を説明するために、工程順に示した縦断面図である。 図３は、本発明の実施例３を説明する工程の縦断面図である。 図４Ａは、本発明の実施例４を説明する為に工程順に示した縦断面図である。 図４Ｂは、本発明の実施例４を説明する為に工程順に示した縦断面図である。 図４Ｃは、本発明の実施例４を説明する為に工程順に示した縦断面図である。 図５は、本発明の実施例５を説明する工程の縦断面図である。
符号の説明
１…半導体基板、２…溝、３…シリコン酸化膜、４…シリコン酸化膜、５…Ｎ型半導体領域、６…Ｐ型ウエル、７…ゲート酸化膜、８…ゲート電極、９…シリコン窒化膜、１０…Ｎ型半導体領域、１１…シリコン窒化膜、１２…ＳＯＧ膜、１３…シリコン酸化膜、１４…シリコン酸化膜、１５…コンタクトホール、１６…コンタクトホール、１７…プラグ、１８…シリコン酸化膜、１９…シリコン窒化膜、２０…ＴｉＳｉ２層、２１…サイドウォールスペーサ、２２…ＳＯＧ膜、２３…シリコン酸化膜、２４…シリコン酸化膜、２５…スルーホール、２６…プラグ、２７…シリコン窒化膜、２８…絶縁膜、２９…下部電極、３０…誘電体膜、３１…上部電極、３２…シリコン酸化膜、３３…ＳＯＧ膜、３４…プラグ、３５…第２層配線、３６、３７…ＴｉＮ膜、３８…Ｔｉ膜、１０１…プラグ部層間絶縁膜、１０２…プラグ、１０３…シリコン窒化膜、１０４…キャパシタ部層間絶縁膜、１０５…下部電極、１０６…誘電体膜、１０７…上部電極、１０８…シリコン窒化膜、１０９…キャパシタ部層間絶縁膜、２０１…下部電極、２０２…バリア層、２０３…誘電体膜、２０４…バリア層、２０５…上部電極、３０１…Ｐ型シリコン基板、３０２…Ｎウェル領域、３０３…Ｎウェル領域、３０４…Ｎウェル領域、３０５…Ｎウェル領域、３０６…Ｎウェル領域、３０７…Ｎウェル領域、３０８…Ｐウェル領域、３０９…Ｐウェル領域、３１０…Ｐウェル領域、３１１…素子分離酸化膜、３１２…ＭＩＭキャパシタ、３１３…ＭＩＭキャパシタ、３１４…ＭＩＭキャパシタ、３１５…多結晶シリコン配線層、３１６…ビアホール、３１７…ビアホール、３１８…ビアホール、３１９…ビアホール、３２０…第１層の金属配線層、３２１…第２層の金属配線層、３２２…第３層の金属配線層、３２３…第４層の金属配線層、３２４…第５層の金属配線層、３２５…シリコン窒化膜、３２６…シリサイド層、３２７…サイドスペーサ、３２８…ゲート酸化膜

Claims (4)

  1. 基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化イットリウムの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
  2. 基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ハフニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ハフニウムと酸化ランタンの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
  3. 基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化イットリウムの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化イットリウムの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
  4. 基板と、前記基板上に配置されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース領域またはドレイン領域と電気的に接続されたプラグと、前記プラグと電気的に接続された金属材料からなる下部電極と、前記下部電極上に設けられた酸化ジルコニウムと酸化ランタンの固溶体からなる誘電体層もしくは酸化ジルコニウムと酸化ランタンの積層構造からなる誘電体層と、前記誘電体層上に設けられた金属材料からなる上部電極とを有し、上記下部電極と上部電極と誘電体層はキャパシタを構成し、上記誘電体層は化学的気相成長法により形成され、厚さが５ｎｍ以上１０ｎｍ以下の膜であることを特徴とする半導体記憶装置。
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