JP2001332707A

JP2001332707A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2001332707A
Application number: JP2000148321A
Authority: JP
Inventors: Masato Kunitomo; 正人國友; Shinpei Iijima; 晋平飯島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】酸化タンタル膜単層よりも高い比誘電率を有
する容量絶縁膜を形成することのできる技術を提供す
る。【解決手段】第１酸化タンタル膜２８ａ、第１酸化チ
タン膜２８ｂ、第２酸化タンタル膜２８ｃおよび第２酸
化チタン膜２８ｄが下層から順に堆積された積層膜で容
量絶縁膜２８を構成する。１００〜２００の比誘電率を
有する酸化チタン膜と２０〜５０の比誘電率を有する酸
化タンタル膜とを積層することで、酸化タンタル膜単層
よりも高い比誘電率を得ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、容量素子を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭ（Dynamic Random Access Memory）があ
る。このＤＲＡＭのメモリ容量は益々増大する傾向にあ
り、それに伴ってＤＲＡＭのメモリセルの集積度を向上
させる観点からメモリセルの占有面積も縮小の方向に進
んでいる。

【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量は、ＤＲＡ
Ｍの動作マージンやソフトエラー等を考慮する観点から
世代によらず一定量が必要とされ、一般に比例縮小でき
ないことが知られている。

【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量が確保できるキャパシタ構造の開発が進めら
れており、このようなキャパシタ構造として、立体的構
造を有する蓄積電極（下部電極）に、容量絶縁膜を介し
てプレート電極（上部電極）を形成した立体キャパシタ
構造が採用されている。

【０００５】立体キャパシタは、キャパシタ電極をメモ
リセルの選択ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor Field Effect Transistor）の上層に配置する構造
が一般的であり、立体キャパシタ構造として、たとえば
特開平７−１２２６５４号公報に記載されている技術、
すなわちキャパシタをビット線の上方に配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne）構造が知られている。

【０００６】さらに、蓄積容量を確保するために、上記
蓄積電極を金属材料、たとえばルテニウム（Ｒｕ）で構
成し、上記容量絶縁膜を酸化シリコン（ＳｉＯ₂）膜と
比べて比誘電率が高い絶縁膜、たとえば酸化タンタル
（Ｔａ₂Ｏ₅）膜によって構成するＭＩＭ（Metal Insula
tor Metal）構造が検討されている。なお、酸化タンタ
ル膜を採用したＭＩＭキャパシタ技術に関しては、たと
えば、応用物理学会発行「応用物理」第６６巻第１１
号、１９９７年１１月１０日発行、Ｐ１２１０〜Ｐ１２
１４に記載されている。

【０００７】

【発明が解決しようとする課題】本発明者が検討したと
ころによると、２０〜５０程度の比誘電率を有する酸化
タンタル膜は、ＳｉＯ₂換算膜厚として約１.６μｍが達
成されており、ギガビット世代初めまでは容量絶縁膜と
して適用可能と考えられる。しかし、４ギガビット以降
の世代では、ＳｉＯ₂換算膜厚で１ｎｍ未満を有する容
量絶縁膜が必要となり、酸化タンタル膜では１ｎｍ未満
のＳｉＯ₂換算膜厚を達成することが困難であると推測
される。

【０００８】そこで、酸化タンタル膜に対し、より大き
な比誘電率を有するペロブスカイト系高誘電率膜、たと
えばＢＳＴ（Ｂａ_xＳｒ_1-xＴｉＯ₃）などの開発が進め
られている。しかしながら、多元系の混晶であるＢＳＴ
は、組成によって比誘電率やリーク電流特性が変化する
ため、組成制御性や再現性に優れたＣＶＤ（ChemicalVa
por Deposition）技術が必要とされる。また、ＢＳＴで
は、薄膜化により比誘電率の低下やリーク電流の増加が
みられるが、ＳｉＯ₂換算膜厚を低減するためには、比
誘電率の低下やリーク電流の増加を抑制する必要があ
る。さらに、ＢＳＴの成膜が酸化性雰囲気で行われるた
め、耐酸化性に優れた蓄積電極構造の開発も重要とされ
ており、実用化には未だ多くの課題を残している。

【０００９】本発明の目的は、酸化タンタル膜単層より
も高い比誘電率を有する容量絶縁膜を形成することので
きる技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集積回路装置は、酸化チタン膜
（ＴｉＯ）と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜（Ｔａ_xＴｉ_2-xＯ₅）によって構成された
絶縁膜を有するものである。（２）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜の全体の
厚さを約５０ｎｍ以下とするものである。（３）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
が複数層重なって構成された絶縁膜を有するものであ
る。（４）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、ルテ
ニウム膜、チタンナイトライド膜、シリコン膜またはシ
リコン粒からなる突起物が形成されたシリコン膜で構成
される電極上に形成されているものである。（５）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、シリ
コンで構成される基板上に酸窒化シリコン膜を介して形
成されているものである。（６）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、ルテ
ニウム膜、チタンナイトライド膜、シリコン膜またはシ
リコン粒からなる突起物が形成されたシリコン膜で構成
される電極上に形成されているものであって、上記絶縁
膜は、容量素子の容量絶縁膜を構成するものである。（７）本発明の半導体集積回路装置は、酸化チタン膜と
酸化タンタル膜との積層膜、またはチタン酸タンタル膜
によって構成された絶縁膜を有し、上記絶縁膜が、シリ
コンで構成される基板上に酸窒化シリコン膜を介して形
成されているものであって、上記絶縁膜および上記酸窒
化シリコン膜によって、ＭＩＳトランジスタのゲート絶
縁膜を構成するものである。（８）本発明の半導体集積回路装置の製造方法は、酸化
チタン膜と酸化タンタル膜との積層膜を形成する際、チ
タンを含む有機材料またはチタンのハロゲン化物を原料
としたＣＶＤ法を用いて減圧状態の酸化雰囲気で酸化チ
タン膜を堆積した後、この酸化チタン膜に結晶化処理を
施す工程と、タンタルを含む有機材料を原料としたＣＶ
Ｄ法を用いて減圧状態の酸化雰囲気で酸化タンタル膜を
堆積した後、この酸化タンタル膜に結晶化処理を施す工
程とを有するものである。（９）本発明の半導体集積回路装置の製造方法は、タン
タルを含む有機材料と、チタンを含む有機材料またはチ
タンのハロゲン化物とを原料としたＣＶＤ法を用いて減
圧状態の酸化雰囲気でチタン酸タンタル膜を堆積した
後、このチタン酸タンタル膜に結晶化処理を施す工程を
有するものである。

【００１２】上記した手段によれば、情報蓄積用容量素
子を構成する容量絶縁膜を、１００〜２００程度の比誘
電率を有する酸化チタン膜と２０〜５０程度の比誘電率
を有する酸化タンタル膜との積層構造とすることで、酸
化タンタル膜単層よりも高い比誘電率を有する容量絶縁
膜を得ることができる。また、チタン酸タンタル膜によ
って容量絶縁膜を構成することで、酸化タンタル膜中に
チタンまたは酸化チタンが形成されて、酸化タンタル膜
単層よりも高い比誘電率を有する容量絶縁膜を得ること
ができる。

【００１３】また、酸化チタン膜と酸化タンタル膜との
積層膜、またはチタン酸タンタル膜をＭＩＳトランジス
タのゲート絶縁膜に用いることにより、ゲート絶縁膜の
ＳｉＯ₂換算膜厚を薄くでき、かつリーク電流を低減す
ることが可能となる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００１６】（実施の形態１）図１は、本実施の形態１
であるＤＲＡＭを示す半導体基板の要部断面図である。
なお、実施の形態を説明するための全図において同一機
能を有するものは同一の符号を付し、その繰り返しの説
明は省略する。図１において、Ａ領域はメモリアレイの
一部を示し、Ｂ領域は周辺回路の一部を示す。

【００１７】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、メモリアレイのｐ形ウェル２、周辺回路
のｐ形ウェル３およびｎ形ウェル４が形成されている。
また、ｐ形ウェル２を囲むようにｎ形のディープウェル
５が形成されている。なお、各ウェルには、しきい値電
圧調整層が形成されていてもよい。

【００１８】各ウェルの主面には、分離領域６が形成さ
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。

【００１９】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。

【００２０】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ形ウェ
ル２の主面に形成された不純物半導体領域１１とからな
る。ゲート絶縁膜９は、たとえば７〜８ｎｍの膜厚を有
する熱酸化により形成された酸化シリコン膜からなる。
ゲート電極１０は、たとえば膜厚７０ｎｍの多結晶シリ
コン膜１０ａ、膜厚５０ｎｍのチタンナイトライド（Ｔ
ｉＮ）膜１０ｂおよび膜厚１００ｎｍのタングステン
（Ｗ）膜１０ｃの積層膜とすることができる。また、不
純物半導体領域１１にはｎ形の不純物、たとえば砒素
（Ａｓ）またはリン（Ｐ）が導入されている。

【００２１】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、さらにその上層を窒化シリコン
膜１３で覆われる。窒化シリコン膜１３は、ゲート電極
１０の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１０は、ＤＲＡＭの
ワード線として機能するものであり、分離領域６の上面
にはワード線ＷＬが形成されている。

【００２２】一方、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ
形ウェル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のｐ形ウェル３の主面に形成された不純物半導体領域１
４とから構成される。ゲート絶縁膜９およびゲート電極
１０は前記と同様である。不純物半導体領域１４は低濃
度のｎ^-形半導体領域１４ａと高濃度のｎ⁺形半導体領域
１４ｂとからなり、いわゆるＬＤＤ（Lightly Doped Dr
ain）構造を形成している。

【００２３】同様に、ｐチャネルＭＩＳＦＥＴＱｐは、
ｎ形ウェル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のｎ形ウェル４の主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜９およびゲート電
極１０は前記と同様である。不純物半導体領域１５は低
濃度のｐ^-形半導体領域１５ａと高濃度のｐ⁺形半導体領
域１５ｂとからなり、いわゆるＬＤＤ構造を形成してい
る。

【００２４】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１０の上層には窒化
シリコン膜からなるキャップ絶縁膜１２が形成され、側
面には、たとえば窒化シリコン膜からなるサイドウォー
ルスペーサ１６が形成されている。

【００２５】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass）膜１７ａ、Ｔ
ＥＯＳ（テトラエトキシシラン）を原料ガスとしプラズ
マＣＶＤ法により形成された酸化シリコン膜（以下ＴＥ
ＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Po
lishing）法により平坦化されたＴＥＯＳ酸化膜１７
ｂ、ＴＥＯＳ酸化膜１７ｃおよび酸化シリコン膜１７ｄ
の積層膜とすることができる。

【００２６】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線１８（Ｍ１）が形成されている。ビット線Ｂ
Ｌおよび第１層配線１８（Ｍ１）は、たとえばチタン
（Ｔｉ）膜１８ａ、チタンナイトライド膜１８ｂおよび
タングステン膜１８ｃの積層膜とすることができる。こ
れにより、ビット線ＢＬおよび第１層配線１８（Ｍ１）
を低抵抗化してＤＲＡＭの性能を向上することができ
る。また、ビット線ＢＬと第１層配線１８（Ｍ１）と
は、後に説明するように同時に形成される。これにより
工程を簡略化することができる。

【００２７】ビット線ＢＬはプラグ１９を介して一対の
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１１に接続される。プラグ１９は、たとえば
ｎ形の不純物が導入された多結晶シリコン膜とすること
ができる。また、プラグ１９とビット線ＢＬとの接続部
にはチタンシリサイド（ＴｉＳｉ₂）膜２０が形成され
ている。これによりビット線ＢＬとプラグ１９との間の
接続抵抗を低減し、接続信頼性を向上することができ
る。

【００２８】第１層配線１８（Ｍ１）は、接続孔２１を
介してｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体
領域１５に接続される。また、第１層配線１８（Ｍ１）
と不純物半導体領域１４，１５との接続部にはチタンシ
リサイド膜２０が形成されている。これにより第１層配
線１８（Ｍ１）と不純物半導体領域１４，１５との間の
接続抵抗を低減し、接続信頼性を向上することができ
る。

【００２９】ビット線ＢＬおよび第１層配線１８（Ｍ
１）は窒化シリコン膜からなるキャップ絶縁膜２２ａお
よびサイドウォールスペーサ２２ｂで覆われ、さらに層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＳＯＧ膜２３ａ、ＣＭＰ法により平坦化されたＴＥ
ＯＳ酸化膜２３ｂおよびＴＥＯＳ酸化膜２３ｃの積層膜
とすることができる。

【００３０】層間絶縁膜２３の上層のメモリアレイには
情報蓄積用容量素子Ｃが形成されている。また、周辺回
路の層間絶縁膜２３の上層には絶縁膜２４が形成されて
いる。絶縁膜２４は、たとえば窒化シリコン膜２４ａお
よび酸化シリコン膜２４ｂの積層膜とすることができ
る。

【００３１】メモリセル選択用ＭＩＳＦＥＴＱｓのプラ
グ１９を介してビット線ＢＬに接続される不純物半導体
領域１１とは逆の不純物半導体領域１１には、プラグ１
９と同一層によって構成されるプラグ２５が接続されて
いる。さらに、プラグ２５の上方にはプラグ２６を介し
て情報蓄積用容量素子Ｃが形成されており、情報蓄積用
容量素子Ｃは、プラグ２６に接続される蓄積電極２７
と、容量絶縁膜２８と、プレート電極２９とから構成さ
れる。

【００３２】蓄積電極２７は、非晶質シリコン膜、ある
いはルテニウム膜またはチタンナイトライド膜などの金
属膜によって構成される。プレート電極２９は、ルテニ
ウム膜、チタンナイトライド膜またはタングステン膜な
どの金属膜、タングステンナイトライド（ＷＮ）膜など
の金属化合物を使用することもできる。

【００３３】容量絶縁膜２８は、第１酸化タンタル膜、
第１酸化チタン膜、第２酸化タンタル膜および第２酸化
チタン膜が下層から順に堆積された積層膜で構成され、
この積層膜の全体の厚さは１０〜５０ｎｍ程度である。
１００〜２００の比誘電率を有する酸化チタン膜と２０
〜５０の比誘電率を有する酸化タンタル膜とを積層する
ことで、酸化タンタル膜単層よりも高い比誘電率を得る
ことができる。

【００３４】情報蓄積用容量素子Ｃの上層には、たとえ
ばＴＥＯＳ酸化膜からなる絶縁膜３０を介して第２層配
線３１（Ｍ２）が形成されている。第２層配線３１（Ｍ
２）は、たとえばチタン膜３１ａ、アルミニウム（Ａ
ｌ）膜３１ｂおよびチタンナイトライド膜３１ｃの積層
膜とすることができる。

【００３５】第２層配線３１（Ｍ２）は、プラグ３２を
介して第１層配線１８（Ｍ１）に接続される。プラグ３
２は、たとえばチタン膜およびチタンナイトライド膜の
積層膜からなる接着層３２ａとＣＶＤ法によるタングス
テン膜３２ｂの積層膜とすることができる。

【００３６】第２層配線３１（Ｍ２）は、層間絶縁膜３
３で覆われ、層間絶縁膜３３の上層には第２層配線３１
（Ｍ２）と同様な第３層配線３４（Ｍ３）が形成されて
いる。層間絶縁膜３３は、たとえばＴＥＯＳ酸化膜３３
ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ酸化膜３３ｃの積層
膜とすることができる。また、第３層配線３４（Ｍ３）
と第２層配線３１（Ｍ２）とはプラグ３２と同様なプラ
グ３５により接続されている。

【００３７】次に、本実施の形態１であるＤＲＡＭの製
造方法の一例を図２〜図１３を用いて工程順に説明す
る。

【００３８】まず、図２に示すように、ｐ形で比抵抗が
１０Ωｃｍ程度のシリコン単結晶からなる半導体基板１
を用意し、この半導体基板１の主面に浅溝７を形成す
る。その後、半導体基板１に熱酸化を施し、酸化シリコ
ン膜８を形成する。さらに酸化シリコン膜を堆積してこ
れをＣＭＰ法により研磨して浅溝７内にのみ酸化シリコ
ン膜を残し、分離領域６を形成する。

【００３９】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の半導体基板１にｎ形不純物、たと
えばリンをイオン打ち込みしてディープウェル５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネルＭＩＳＦＥＴＱｎを形成する領域）にｐ形不純物、
たとえばホウ素（Ｂ）をイオン打ち込みしてｐ形ウェル
２，３を形成し、周辺回路の他の一部（ｐチャネルＭＩ
ＳＦＥＴＱｐを形成する領域）にｎ形不純物、たとえば
リンをイオン打ち込みしてｎ形ウェル４を形成する。ま
た、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしき
い値電圧を調整するための不純物、たとえばフッ化ホウ
素（ＢＦ₂）をｐ形ウェル２，３およびｎ形ウェル４に
イオン打ち込みする。ディープウェル５は、入出力回路
などから半導体基板１を通じてメモリアレイのｐ形ウエ
ル２にノイズが侵入するのを防止するために形成され
る。

【００４０】次に、図３に示すように、ｐ形ウェル２，
３およびｎ形ウェル４の各表面をフッ酸（ＨＦ）系の溶
液を使って洗浄した後、半導体基板１を８５０℃程度で
ウェット酸化してｐ形ウェル２，３およびｎ形ウェル４
の各表面に膜厚７ｎｍ程度の清浄なゲート絶縁膜９を形
成する。

【００４１】次に、ゲート絶縁膜９の上部にゲート電極
１０Ａ，１０Ｂ，１０Ｃを形成する。ゲート電極１０Ａ
は、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。

【００４２】ゲート電極１０Ａ（ワード線ＷＬ）および
ゲート電極１０Ｂ，１０Ｃは、たとえばリンなどのｎ形
不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコ
ン膜１０ａを半導体基板１上にＣＶＤ法で堆積し、次い
でその上層に膜厚５０ｎｍ程度のチタンナイトライド膜
１０ｂと膜厚１００ｎｍ程度のタングステン膜１０ｃと
をスパッタリング法で堆積する。さらにその上層に膜厚
１５０ｎｍ程度のキャップ絶縁膜１２、たとえば窒化シ
リコン膜をＣＶＤ法で堆積した後、フォトレジスト膜を
マスクにしてこれらの膜をパターニングすることにより
形成する。チタンナイトライド膜１０ｂは、高温熱処理
時にタングステン膜１０ｃと多結晶シリコン膜１０ａと
が反応して両者の界面に高抵抗のシリサイド層が形成さ
れるのを防止するバリア層として機能する。バリア層に
は、チタンナイドライド膜の他、タングステンナイトラ
イド膜などを使用することもできる。

【００４３】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。次いで、半導体基板１に９００℃
程度の酸化処理を施す。

【００４４】次に、ｎ形ウェル４にｐ形不純物、たとえ
ばホウ素をイオン打ち込みしてゲート電極１０Ｃの両側
のｎ形ウェル４にｐ^-形半導体領域１５ａを形成する。
また、ｐ形ウェル２，３にｎ形不純物、たとえばリンを
イオン打ち込みしてゲート電極１０Ｂの両側のｐ形ウェ
ル３にｎ^-形半導体領域１４ａを形成し、ゲート電極１
０Ａの両側のｐ形ウェル２に不純物半導体領域１１（ソ
ース、ドレイン）を形成する。これにより、メモリアレ
イにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。

【００４５】次に、図４に示すように、半導体基板１上
にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を
堆積した後、メモリアレイの窒化シリコン膜１３をフォ
トレジスト膜で覆い、周辺回路の窒化シリコン膜１３を
異方性エッチングすることにより、ゲート電極１０Ｂ，
１０Ｃの側壁にサイドウォールスペーサ１６を形成す
る。このエッチングは、ゲート絶縁膜９や分離領域６に
埋め込まれた酸化シリコン膜の削れ量を最少とするため
に、酸化シリコン膜に対する窒化シリコン膜１３のエッ
チングレートが大きくなるようなエッチングガスを使用
して行う。また、ゲート電極１０Ｂ，１０Ｃ上の窒化シ
リコン膜によって構成されるキャップ絶縁膜１２の削れ
量を最少とするために、オーバーエッチング量を必要最
小限にとどめるようにする。

【００４６】次に、上記フォトレジスト膜を除去した
後、周辺回路のｎ形ウェル４にｐ形不純物、たとえばホ
ウ素をイオン打ち込みしてｐチャネルＭＩＳＦＥＴＱｐ
のｐ⁺形半導体領域１５ｂ（ソース、ドレイン）を形成
し、周辺回路のｐ形ウエル３にｎ形不純物、たとえば砒
素をイオン打ち込みしてｎチャネルＭＩＳＦＥＴＱｎの
ｎ⁺形半導体領域１４ｂ（ソース、ドレイン）を形成す
る。これにより、周辺回路にｐチャネルＭＩＳＦＥＴＱ
ｐおよびｎチャネルＭＩＳＦＥＴＱｎが形成される。

【００４７】次に、図５に示すように、半導体基板１上
に膜厚３００ｎｍ程度のＳＯＧ膜１７ａをスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜１７ａをシンタリング（焼き締め）する。

【００４８】次に、ＳＯＧ膜１７ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜１７ｂを堆積した後、このＴ
ＥＯＳ酸化膜１７ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜１７ｂは、たとえばオゾン
（Ｏ₃）とテトラエトキシシランとをソースガスに用い
たプラズマＣＶＤ法で堆積する。

【００４９】次に、ＴＥＯＳ酸化膜１７ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜１７ｃを堆積する。こ
のＴＥＯＳ酸化膜１７ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜１７ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜１７ｃは、た
とえばオゾンとテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。ＴＥＯＳ酸化膜１
７ｂの上層には、ＴＥＯＳ酸化膜１７ｃに代えてＰＳＧ
（Phospho Silicate Glass）膜を堆積してもよい。

【００５０】次に、ＴＥＯＳ酸化膜１７ｃの上層にフォ
トレジスト膜３６を形成し、このフォトレジスト膜３６
をマスクにしたドライエッチングでメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの不純物半導体領域１１の上層のＴＥＯ
Ｓ酸化膜１７ｃ，１７ｂおよびＳＯＧ膜１７ａを除去す
る。

【００５１】なお、上記エッチングは、窒化シリコン膜
１３に対するＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯ
Ｇ膜１７ａのエッチングレートが大きくなるような条件
で行い、不純物半導体領域１１や分離領域６の上部を覆
っている窒化シリコン膜１３が完全には除去されないよ
うにする。

【００５２】続いて、上記フォトレジスト膜３６をマス
クにしたドライエッチングでメモリセル選択用ＭＩＳＦ
ＥＴＱｓの不純物半導体領域１１の上層の窒化シリコン
膜１３とゲート絶縁膜９とを除去することにより、不純
物半導体領域１１の一方の上部に接続孔３７を形成し、
他方の上部に接続孔３８を形成する。

【００５３】次に、フォトレジスト膜３６を除去した
後、図６に示すように、接続孔３７，３８の内部にプラ
グ１９，２５をそれぞれ形成する。プラグ１９，２５
は、ＴＥＯＳ酸化膜１７ｃの上層にｎ形不純物（たとえ
ばリン）をドープした多結晶シリコン膜をＣＶＤ法で堆
積した後、この多結晶シリコン膜をＣＭＰ法で研磨して
接続孔３７，３８の内部に残すことにより形成する。

【００５４】次に、図７に示すように、ＴＥＯＳ酸化膜
１７ｃの上層に膜厚２００ｎｍ程度の酸化シリコン膜１
７ｄを堆積した後、半導体基板１を８００℃程度で熱処
理する。酸化シリコン膜１７ｄは、たとえばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマＣ
ＶＤ法で堆積されたＴＥＯＳ酸化膜である。また、この
熱処理によって、プラグ１９，２５を構成する多結晶シ
リコン膜中のｎ形不純物が接続孔３７，３８の底部から
メモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域
１１に拡散し、不純物半導体領域１１が低抵抗化され
る。

【００５５】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記接続孔３７の上部の酸化シリコン
膜１７ｄを除去してプラグ１９の表面を露出させる。次
に、上記フォトレジスト膜を除去した後、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の酸化
シリコン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａお
よびゲート絶縁膜９を除去することにより、ｎチャネル
ＭＩＳＦＥＴＱｎのｎ ⁺形半導体領域１４ｂの上部、お
よびｐチャネルＭＩＳＦＥＴのｐ⁺形半導体領域１５ｂ
の上部に接続孔２１を形成する。

【００５６】次に、上記フォトレジスト膜を除去した
後、図８に示すように、酸化シリコン膜１７ｄの上層に
ビット線ＢＬと周辺回路の第１層配線１８（Ｍ１）とを
形成する。ビット線ＢＬおよび第１層配線１８（Ｍ１）
は、たとえば酸化シリコン膜１７ｄの上層に膜厚５０ｎ
ｍ程度のチタン膜１８ａと膜厚５０ｎｍ程度のチタンナ
イトライド膜１８ｂとをスパッタリング法で順次堆積
し、さらにその上層に膜厚１５０ｎｍ程度のタングステ
ン膜１８ｃと膜厚２００ｎｍ程度の窒化シリコン膜２２
ａとをＣＶＤ法で順次堆積した後、フォトレジスト膜を
マスクにしてこれらの膜をパターニングすることにより
形成する。

【００５７】上記フォトレジスト膜を除去した後、酸化
シリコン膜１７ｄの上層にチタン膜を堆積し、次いで半
導体基板１を８００℃程度で熱処理することにより、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ⁺形半導体領域１４ｂの
表面、ｐチャネルＭＩＳＦＥＴＱｐのｐ⁺形半導体領域
１５ｂの表面および接続孔３７に埋め込まれたプラグ１
９の表面に低抵抗のチタンシリサイド層２０が形成され
る。

【００５８】次に、ビット線ＢＬおよび第１層配線１８
（Ｍ１）の側壁にサイドウォールスペーサ２２ｂを形成
する。サイドウォールスペーサ２２ｂは、ビット線ＢＬ
および第１層配線１８（Ｍ１）の上層にＣＶＤ法で窒化
シリコン膜を堆積した後、この窒化シリコン膜を異方性
エッチングして形成する。

【００５９】次に、図９に示すように、ビット線ＢＬお
よび第１層配線１８（Ｍ１）の上層に膜厚３００ｎｍ程
度のＳＯＧ膜２３ａをスピン塗布した後、半導体基板１
を８００℃、１分程度熱処理してＳＯＧ膜２３ａをシン
タリング（焼き締め）する。

【００６０】次に、ＳＯＧ膜２３ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜２３ｂを堆積した後、このＴ
ＥＯＳ酸化膜２３ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜２３ｂは、たとえばオゾンと
テトラエトキシシランとをソースガスに用いたプラズマ
ＣＶＤ法で堆積する。

【００６１】次に、ＴＥＯＳ酸化膜２３ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜２３ｃを堆積する。こ
のＴＥＯＳ酸化膜２３ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜２３ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜２３ｃは、た
とえばオゾンとテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。

【００６２】次に、フォトレジスト膜をマスクにしたド
ライエッチングで接続孔３８に埋め込まれたプラグ２５
の上部のＴＥＯＳ酸化膜２３ｃ，２３ｂ、ＳＯＧ膜２３
ａおよび酸化シリコン膜１７ｄを除去してプラグ２５の
表面に達するスルーホール３９を形成する。このエッチ
ングは、ＴＥＯＳ酸化膜２３ｃ，２３ｂ、酸化シリコン
膜１７ｄおよびＳＯＧ膜２３ａに対する窒化シリコン膜
のエッチングレートが大きくなるような条件で行い、ス
ルーホール３９とビット線ＢＬの合わせずれが生じた場
合でも、ビット線ＢＬの上層の窒化シリコン膜２２ａや
サイドウォールスペーサ２２ｂが深く削れないようにす
る。これにより、スルーホール３９がビット線ＢＬに対
して自己整合で形成される。

【００６３】次に、上記フォトレジスト膜を除去した
後、スルーホール３９の内部にプラグ２６を形成する。
プラグ２６は、ＴＥＯＳ酸化膜２３ｃの上層にｎ形不純
物（たとえばリン）をドープした多結晶シリコン膜をＣ
ＶＤ法で堆積した後、この多結晶シリコン膜をエッチバ
ックしてスルーホール３９の内部に残すことにより形成
する。

【００６４】次に、図１０に示すように、ＴＥＯＳ酸化
膜２３ｃの上層に膜厚１００ｎｍ程度の窒化シリコン膜
２４ａをＣＶＤ法で堆積した後、窒化シリコン膜２４ａ
の上層に膜厚１.３μｍ程度の酸化シリコン膜２４ｂを
堆積し、次いでフォトレジスト膜をマスクにしたドライ
エッチングで酸化シリコン膜２４ｂおよび窒化シリコン
膜２４ａを除去することにより、スルーホール３９の上
部に溝４０を形成する。酸化シリコン膜２４ｂは、たと
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜であ
る。

【００６５】次に、上記フォトレジスト膜を除去した
後、図１１に示すように、酸化シリコン膜２４ｂの上層
に非晶質シリコン膜４１をＣＶＤ法を用いて約６００℃
の温度で堆積する。この非晶質シリコン膜４１は、情報
蓄積用容量素子Ｃの蓄積電極２７の材料として使用され
る。なお、蓄積電極２７の材料として、非晶質シリコン
膜４１の他、ルテニウム膜またはチタンナイトライド膜
などの金属膜を使用することもできる。

【００６６】次に、非晶質シリコン膜４１の上層に溝４
０の深さよりも厚い膜厚（たとえば２μｍ程度）のＳＯ
Ｇ膜４２をスピン塗布した後、ＳＯＧ膜４２をエッチバ
ックし、酸化シリコン膜２４ｂの上部の非晶質シリコン
膜４１を露出される。

【００６７】さらに、図１２に示すように、酸化シリコ
ン膜２４ｂの上部の非晶質シリコン膜４１をエッチバッ
クすることにより、溝４０の内側（内壁および底部）に
非晶質シリコン膜４１を残す。次いで、溝４０の内部の
ＳＯＧ膜４２をウェットエッチングして情報蓄積用容量
素子Ｃの蓄積電極２７を形成する。

【００６８】次に、情報蓄積用容量素子Ｃの積層構造の
容量絶縁膜２８を形成する。まず、図１３に示すよう
に、蓄積電極２７の上層に第１酸化タンタル膜２８ａを
成膜する。この第１酸化タンタル膜２８ａは、たとえ
ば、ペンタエトキシタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）な
どの有機材料を原料とした６００℃以下の温度の熱ＣＶ
Ｄ法を用い、４０ｍＴｏｒｒ程度の減圧状態の酸素、一
酸化二窒素、オゾンまたは酸素プラズマなどの酸化雰囲
気において堆積される。

【００６９】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に６００℃以上の温度の熱処理を施して、第１酸化タ
ンタル膜２８ａを改質結晶化させる。なお、酸化雰囲気
において６００℃以下の温度で熱処理を施した後、不活
性ガス雰囲気において６００℃以上の温度で熱処理を施
す、あるいは、不活性ガス雰囲気において６００℃以上
の温度で熱処理を施した後、酸化雰囲気において６００
℃以下の温度で熱処理を施すことによって、上記改質結
晶化処理を行ってもよい。

【００７０】次に、第１酸化タンタル膜２８ａの上層に
第１酸化チタン膜２８ｂを成膜する。この第１酸化チタ
ン膜２８ｂは、たとえば、チタンを含む有機材料または
チタンのハロゲン化物などを原料としたＣＶＤ法を用
い、減圧状態の酸素、一酸化二窒素、オゾンまたは酸素
プラズマなどの酸化雰囲気において堆積される。

【００７１】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に熱処理を施して、第１酸化チタン膜２８ｂを改質結
晶化させる。なお、酸化雰囲気において酸素欠陥改質処
理を行った後、不活性ガス雰囲気において結晶化処理を
行ってもよく、あるいは、不活性ガス雰囲気において結
晶化処理を行った後、酸化雰囲気において酸素欠陥改質
処理を行ってもよい。

【００７２】次に、前記第１酸化タンタル膜２８ａの製
造方法と同様にして、第１酸化チタン膜２８ｂの上層に
第２酸化タンタル膜２８ｃを形成し、続いて、前記第１
酸化チタン膜２８ｂの製造方法と同様にして、第２酸化
タンタル膜２８ｃの上層に第２酸化チタン膜２８ｄを形
成する。これにより、第１酸化タンタル膜２８ａ、第１
酸化チタン膜２８ｂ、第２酸化タンタル膜２８ｃおよび
第２酸化チタン膜２８ｄからなる容量絶縁膜２８を形成
する。

【００７３】次に、図１４に示すように、容量絶縁膜２
８の上層に膜厚１５０ｎｍ程度の金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などをＣＶＤ法を
用いて堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングで上記金属膜および容量絶縁膜２８をパ
ターニングすることにより、金属膜、たとえばルテニウ
ム膜またはチタンナイトライド膜などからなるプレート
電極２９と、第１酸化タンタル膜２８ａ、第１酸化チタ
ン膜２８ｂ、第２酸化タンタル膜２８ｃおよび第２酸化
タンタル膜２８ｄの積層構造からなる容量絶縁膜２８
と、非晶質シリコン膜４１からなる蓄積電極２７とで構
成される情報蓄積用容量素子Ｃを形成する。これによ
り、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続
された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭの
メモリセルが形成される。

【００７４】次に、図１５に示すように、プレート電極
２９の上層にＴＥＯＳ酸化膜を堆積して絶縁膜３０と
し、周辺回路に第１層配線１８（Ｍ１）に接続される接
続孔を開口してプラグ３２を形成する。プラグ３２は、
絶縁膜３０の上層にチタン膜およびチタンナイトライド
膜からなる接着層３２ａを堆積し、さらにブランケット
ＣＶＤ法によりタングステン膜３２ｂを堆積して、その
後タングステン膜３２ｂおよび接着層３２ａをエッチバ
ックすることにより形成することができる。なお、チタ
ン膜およびチタンナイトライド膜はスパッタリング法に
より形成することができるが、ＣＶＤ法により形成する
こともできる。さらに、絶縁膜３０の上層にチタン膜３
１ａ、アルミニウム膜３１ｂおよびチタンナイトライド
膜３１ｃをスパッタリング法により順次堆積し、これら
をパターニングして第２層配線３１（Ｍ２）を形成す
る。

【００７５】最後に、第２層配線３１（Ｍ２）の上層に
ＴＥＯＳ酸化膜３３ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ
酸化膜３３ｃを順次堆積して層間絶縁膜３３を形成し、
第２層配線３１（Ｍ２）と同様にプラグ３５を形成し、
さらに第３層配線３４（Ｍ３）を形成して、図１に示す
ＤＲＡＭがほぼ完成する。その後、多層配線および最上
層の配線の上層にパッシベーション膜を堆積するが、そ
の図示は省略する。

【００７６】なお、本実施の形態１では、容量絶縁膜２
８を第１酸化タンタル膜２８ａ、第１酸化チタン膜２８
ｂ、第２酸化タンタル膜２８ｃおよび第２酸化チタン膜
２８ｄが下層から順に堆積された４層からなる積層構造
としたが、第１酸化チタン膜２８ｂ、第１酸化タンタル
膜２８ａ、第２酸化チタン膜２８ｄおよび第２酸化タン
タル膜２８ｃが下層から順に堆積された積層構造として
もよく、また、酸化チタン膜と酸化タンタル膜とからな
る２層構造を複数層重ねて容量絶縁膜２８を構成しても
よい。

【００７７】図１６および図１７に、酸化チタン膜と酸
化タンタル膜との積層膜がｎ層重なった積層構造の容量
絶縁膜を示す。図１６は、酸化タンタル膜および酸化チ
タン膜が下層から順に交互に積層された容量絶縁膜を示
し、図１７は、酸化チタン膜および酸化タンタル膜が下
層から順に交互に積層された容量絶縁膜を示す。

【００７８】いずれの場合も、１００〜２００の比誘電
率を有する酸化チタン膜と酸化タンタル膜とを積層する
ことで、酸化タンタル膜単層よりも高い比誘電率を得る
ことができる。しかし、酸化チタン膜と酸化タンタル膜
とを複数層重ね過ぎると、容量絶縁膜の蓄積容量が低減
し、また、微細加工に対応できなくなるなどの問題が生
ずるため、容量絶縁膜の全体の厚さは５０ｎｍ以下に設
定される。

【００７９】さらに、容量絶縁膜２８を酸化チタン膜と
酸化タンタル膜との積層膜とせずに、チタン酸タンタル
膜によって容量絶縁膜２８を構成してもよく（図１
８）、また、チタン酸タンタル膜を複数層重ねて容量絶
縁膜２８を構成してもよい（図１９）。このチタン酸タ
ンタル膜では、酸化タンタル膜中にチタンまたは酸化チ
タンが形成されることにより、酸化タンタル膜単層より
も高い比誘電率を得ることができる。

【００８０】次に、チタン酸タンタル膜の製造方法を簡
単に説明する。まず、蓄積電極の上層に、たとえば、ペ
ンタエトキシタンタルなどの有機材料とチタンを含む有
機材料またはチタンのハロゲン化物などとを原料とした
ＣＶＤ法を用い、減圧状態の酸素、一酸化二窒素、オゾ
ンまたは酸素プラズマなどの酸化雰囲気において堆積さ
れる。

【００８１】この後、酸素、一酸化二窒素、オゾンまた
は酸素プラズマなどの酸化雰囲気において、半導体基板
１に熱処理を施して、チタン酸タンタル膜を改質結晶化
させる。なお、酸化雰囲気において酸素欠陥改質処理を
行った後、不活性ガス雰囲気において結晶化処理を行っ
てもよく、あるいは、不活性ガス雰囲気において結晶化
処理を行った後、酸化雰囲気において酸素欠陥改質処理
を行ってもよい。

【００８２】このように、本実施の形態１によれば、情
報蓄積用容量素子Ｃを構成する容量絶縁膜２８を、１０
０〜２００の比誘電率を有する酸化チタン膜と２０〜５
０の比誘電率を有する酸化タンタル膜との積層構造とす
ることで、酸化タンタル膜単層よりも高い比誘電率を有
する容量絶縁膜２８を得ることができる。また、容量絶
縁膜２８をチタン酸タンタル膜によって構成すること
で、酸化タンタル膜中にチタンまたは酸化チタンが形成
されて、酸化タンタル膜単層よりも高い比誘電率を有す
る容量絶縁膜２８を得ることができる。

【００８３】（実施の形態２）本実施の形態２であるシ
リコン粒からなる突起物が形成された蓄積電極を有する
情報蓄積用容量素子の製造方法を図２０〜図２３を用い
て工程順に説明する。

【００８４】まず、前記実施の形態１と同様な製造方法
で、前記図９に示したように、ビット線ＢＬおよび第１
層配線１８（Ｍ１）の上層に層間絶縁膜２３を形成した
後、情報蓄積用容量素子Ｃに接続されるプラグ２６をス
ルーホール３９の内部に形成する。

【００８５】次に、図２０に示すように、層間絶縁膜２
３の上層に窒化シリコン膜２４ａをＣＶＤ法で堆積した
後、窒化シリコン膜２４ａの上層に膜厚１.３μｍ程度
の酸化シリコン膜２４ｂおよ窒化シリコン膜２４ｃを順
次堆積して、３層構造からなる絶縁膜２４を形成する。
なお、窒化シリコン膜２４ｃは、エッチングまたは研磨
ストッパとして機能する。次に、フォトレジスト膜をマ
スクにしたドライエッチングで絶縁膜２４を除去するこ
とにより、スルーホール３９の上部に溝４０を形成す
る。

【００８６】次に、上記フォトレジスト膜を除去した
後、プラグ２６の表面のダメージ層を除去し、次いで絶
縁膜２４の上層に不純物を含む多結晶シリコン膜４３ａ
をＣＶＤ法を用いて約６００℃の温度で堆積する。続い
て、多結晶シリコン膜４３ａの上層に溝４０の深さより
も厚い膜厚のＳＯＧ膜４２をスピン塗布した後、ＳＯＧ
膜４２をエッチバックし、絶縁膜２４の上部の多結晶シ
リコン膜４３ａを露出させる。なお、ＳＯＧ膜４２の
他、フォトレジスト膜を使用してもよく、この場合は、
アッシャ除去によってフォトレジスト膜は取り除かれ
る。

【００８７】さらに、図２１に示すように、絶縁膜２４
の上部の多結晶シリコン膜４３ａをエッチバック法また
は研磨法で除去することにより、溝４０の内側（内壁お
よび底部）に多結晶シリコン膜４３ａを残す。

【００８８】次いで、図２２に示すように、溝４０の内
部のＳＯＧ膜４２をウェットエッチングした後、多結晶
シリコン膜４３ａの表面をフッ酸系の溶液を使って洗浄
し、次いでＣＶＤ法を用いて１Ｐａ以下の真空中でＳｉ
Ｈ₄ガスを約１５０秒程度照射し、多結晶シリコン膜４
３ａの表面にシリコンの結晶核（図示せず）を形成す
る。次に、１０^-5Ｐａ以下の真空中で、たとえば６２０
℃程度の温度で約１５０秒程度熱処理することにより、
多結晶シリコン膜４３ａの表面のシリコンの結晶核を成
長させて、シリコン粒４３ｂを形成し、多結晶シリコン
膜４３ａとこの表面に形成されたシリコン粒４３ｂとか
らなる情報蓄積用容量素子Ｃの蓄積電極４３を形成す
る。

【００８９】次に、たとえばアンモニア雰囲気で７００
〜９００℃、１〜１０分程度の熱処理を半導体基板１に
施して、蓄積電極４３上に酸窒化シリコン膜４４を形成
する。酸窒化シリコン膜４４を設けることで、蓄積電極
４３と容量絶縁膜２８との間に酸化シリコン膜が形成さ
れるのを防ぐことができて、蓄積容量の低下を防ぐこと
ができる。

【００９０】次に、図２３に示すように、前記実施の形
態１と同様な製造方法で、酸化チタン膜と酸化タンタル
膜との積層膜、またはチタン酸タンタル膜からなる容量
絶縁膜２８を形成した後、金属膜、たとえばルテニウム
膜またはチタンナイトライド膜などからなるプレート電
極２９を形成する。これにより、金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などからなるプレ
ート電極２９と、酸化チタン膜と酸化タンタル膜との積
層膜、またはチタン酸タンタル膜からなる容量絶縁膜２
８と、多結晶シリコン膜４３ａおよびこの表面に形成さ
れたシリコン粒４３ｂからなる蓄積電極４３とで構成さ
れる情報蓄積用容量素子Ｃを形成する。

【００９１】なお、本実施の形態２では、蓄積電極４３
を多結晶シリコン膜４３ａで構成したが、非晶質シリコ
ン膜で構成してもよい。

【００９２】このように、本実施の形態２によれば、シ
リコン粒４３ｂからなる突起物が形成された多結晶シリ
コン膜４３ａによって構成される蓄積電極４３上に、酸
化チタン膜と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜からなる容量絶縁膜２８を形成すること
で、蓄積電極４３の表面積の増加と、酸化タンタル膜単
層よりも高い比誘電率を有する容量絶縁膜２８の形成に
よって、情報蓄積用容量素子Ｃの蓄積容量の増加を図る
ことができる。

【００９３】（実施の形態３）本実施の形態３である金
属膜、たとえばルテニウム膜またはチタンナイトライド
膜などによって構成された蓄積電極を有する情報蓄積用
容量素子の製造方法を図２４〜図２７を用いて工程順に
説明する。

【００９４】まず、前記実施の形態１と同様な製造方法
で、前記図９に示したように、ビット線ＢＬおよび第１
層配線１８（Ｍ１）の上層に層間絶縁膜２３を形成した
後、情報蓄積用容量素子Ｃに接続されるプラグ２６をス
ルーホール３９の内部に形成する。

【００９５】次に、図２４に示すように、層間絶縁膜２
３の上層に窒化シリコン膜２４ａをＣＶＤ法で堆積した
後、窒化シリコン膜２４ａの上層に膜厚１.３μｍ程度
の酸化シリコン膜２４ｂおよ窒化シリコン膜２４ｃを順
次堆積して、３層構造からなる絶縁膜２４を形成する。
次に、フォトレジスト膜をマスクにしたドライエッチン
グで絶縁膜２４を除去することにより、スルーホール３
９の上部に溝４０を形成する。

【００９６】次に、上記フォトレジスト膜を除去した
後、プラグ２６の表面のダメージ層を除去し、次いで、
プラグ２６とこれに接続される蓄積電極との反応を防止
するため、プラグ２６の上部に反応防止層４５を形成す
る。次に、絶縁膜２４の上層に、たとえばルテニウム膜
またはチタンナイトライド膜などからなる金属膜４６ａ
をＣＶＤ法を用いて堆積する。続いて、金属膜４６ａの
上層に溝４０の深さよりも厚い膜厚のＳＯＧ膜４２をス
ピン塗布した後、ＳＯＧ膜４２をエッチバックし、絶縁
膜２４の上部の金属膜４６ａを露出させる。なお、ＳＯ
Ｇ膜４２の他、フォトレジスト膜を使用してもよく、こ
の場合は、アッシャ除去によってフォトレジスト膜は取
り除かれる。

【００９７】さらに、図２５に示すように、絶縁膜２４
の上部の金属膜４６ａをエッチバック法または研磨法で
除去することにより、溝４０の内側（内壁および底部）
に金属膜４６ａを残す。次いで、図２６に示すように、
溝４０の内部のＳＯＧ膜４２をウェットエッチングする
ことにより、金属膜４６ａからなる情報蓄積用容量素子
Ｃの蓄積電極４６を形成する。

【００９８】次に、図２７に示すように、前記実施の形
態１と同様な製造方法で、酸化チタン膜と酸化タンタル
膜との積層膜、またはチタン酸タンタル膜からなる容量
絶縁膜２８を形成した後、金属膜、たとえばルテニウム
膜またはチタンナイトライド膜などからなるプレート電
極２９を形成する。これにより、金属膜、たとえばルテ
ニウム膜またはチタンナイトライド膜などからなるプレ
ート電極２９と、酸化タンタル膜と酸化チタン膜との積
層膜、またはチタン酸タンタル膜からなる容量絶縁膜２
８と、金属膜４６ａ、たとえばルテニウム膜またはチタ
ンナイトライド膜などからなる蓄積電極４６とで構成さ
れる情報蓄積用容量素子Ｃを形成する。

【００９９】このように、本実施の形態３によれば、金
属膜４６ａによって構成される蓄積電極４６上に、酸化
チタン膜と酸化タンタル膜との積層膜、またはチタン酸
タンタル膜からなる容量絶縁膜２８を形成することで、
蓄積電極４６の表面における酸化シリコン膜または窒化
膜の形成を防ぐことができ、さらに酸化タンタル膜単層
よりも高い比誘電率を有する容量絶縁膜２８の形成によ
って、情報蓄積用容量素子Ｃの蓄積容量の増加を図るこ
とができる。

【０１００】（実施の形態４）本実施の形態４である酸
化チタン膜と酸化タンタル膜との積層膜、またはチタン
酸タンタル膜で構成したゲート絶縁膜を有するｎチャネ
ル形ＭＩＳトランジスタの製造方法を図２８〜図３１を
用いて工程順に説明する。

【０１０１】まず、図２８に示すように、たとえばｐ形
の単結晶シリコンからなる半導体基板４７を用意する。
次に、半導体基板４７に素子分離溝４８ａを形成し、こ
の素子分離溝４８ａに絶縁膜４８ｂを埋め込むことによ
って素子分離領域４８を形成する。次いで、たとえばア
ンモニア雰囲気で７００〜９００℃、１〜１０分程度の
熱処理を半導体基板４７に施して、半導体基板４７の表
面に酸窒化シリコン膜４９ａを形成する。

【０１０２】次に、図２９に示すように、酸窒化シリコ
ン膜４９ａの上層に第１の誘電体４９ｂ₁および第２の
誘電体４９ｂ₂をＣＶＤ法を用いて順次堆積する。酸窒
化シリコン膜４９ａ、第１の誘電体４９ｂ₁および第２
の誘電体４９₂からなる積層膜はゲート絶縁膜４９を構
成する。ここで、第１の誘電体４９ｂ₁は酸化タンタル
膜で構成され、第２の誘電体４９ｂ₂は酸化チタン膜で
構成される。あるいは、第１の誘電体４９ｂ₁は酸化チ
タン膜で構成され、第２の誘電体４９ｂ₂は酸化タンタ
ル膜で構成される。

【０１０３】次に、図３０に示すように、ゲート絶縁膜
４９上にＣＶＤ法でｎ形の不純物が導入された多結晶シ
リコン膜５０ａを堆積した後、続いてたとえばタングス
テンナイトライドからなるバリア層、たとえばタングス
テンからなる高融点金属膜を下層から順に堆積して積層
構造の金属膜５０ｂを形成する。

【０１０４】次に、金属膜５０ｂおよび多結晶シリコン
膜５０ａをレジストパターンをマスクとして順次エッチ
ングし、多結晶シリコン膜５０ａおよび金属膜５０ｂか
ら構成されるゲート電極５０を形成する。

【０１０５】この後、半導体基板４７にｎ形不純物、た
とえば砒素をイオン打ち込み法で注入して、ゲート電極
５０の両側の半導体基板４７にソース、ドレインの一部
を構成する一対の低不純物濃度のｎ^-形半導体領域５１
を形成する。

【０１０６】次に、図３１に示すように、半導体基板４
７上に窒化シリコン膜をＣＶＤ法で堆積した後、この窒
化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異
方性エッチングして、ゲート電極５０の側壁にサイドウ
ォールスペーサ５２を形成する。

【０１０７】この後、半導体基板４７にｎ形不純物、た
とえばリンをイオン打ち込み法で注入して、ゲート電極
５０の両側の半導体基板４７にソース、ドレインの他の
一部を構成する一対の高不純物濃度のｎ⁺形半導体領域
５３を形成する。

【０１０８】次に、図３２に示すように、半導体基板４
７上に層間絶縁膜５４を堆積した後、この層間絶縁膜５
４をレジストパターンをマスクとしてエッチングし、コ
ンタクトホール５５を開孔する。次いで、層間絶縁膜５
４の上層に金属膜を堆積した後、たとえばＣＭＰ法でこ
の金属膜の表面を平坦化することによって、コンタクト
ホール５５の内部に金属膜を埋め込みプラグ５６を形成
する。その後、層間絶縁膜５４の上層に堆積した金属膜
をエッチングして配線層５７を形成する。これにより、
本実施の形態４のＭＩＳトランジスタが形成される。

【０１０９】なお、本実施の形態４では、酸窒化シリコ
ン膜４９ａの上層の誘電体膜を２層構造としたが、３層
以上の複数層でもよく、またチタン酸タンタル膜からな
る単層膜としてもよい。

【０１１０】このように、本実施の形態４によれば、Ｍ
ＩＳトランジスタのゲート絶縁膜４９を、酸化チタン膜
と酸化タンタル膜との積層膜、またはチタン酸タンタル
膜で構成することにより、ゲート絶縁膜４９の実効膜厚
（ＳｉＯ₂換算膜厚）を薄くでき、かつ全体の厚さを厚
くできることからリーク電流を低減することが可能とな
る。

【０１１１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１１２】たとえば、前記実施の形態では、酸化チタ
ン膜と酸化タンタル膜との積層膜、またはチタン酸タン
タル膜を、情報蓄積用容量素子の容量絶縁膜およびＭＩ
Ｓトランジスタのゲート絶縁膜に適用した場合について
説明したが、５０〜２００程度の比誘電率を必要とする
いかなる絶縁膜にも適用可能である。

【０１１３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１１４】本発明によれば、情報蓄積用容量素子を構
成する容量絶縁膜を、酸化チタン膜と酸化タンタル膜と
の積層膜、またはチタン酸タンタル膜によって構成する
ことで、酸化タンタル膜単層よりも高い比誘電率を有す
る容量絶縁膜を得ることができる。これにより、情報蓄
積用容量素子の蓄積容量の増加を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭを示す半導体基板の要部断面図であ
る。

【図２】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図３】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図４】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図５】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図６】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図７】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図８】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図９】本発明の実施の形態１である情報蓄積用容量素
子を有するＤＲＡＭの製造方法を示す半導体基板の要部
断面図である。

【図１０】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。

【図１１】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。

【図１２】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。

【図１３】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。

【図１４】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。

【図１５】本発明の実施の形態１である情報蓄積用容量
素子を有するＤＲＡＭの製造方法を示す半導体基板の要
部断面図である。

【図１６】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。

【図１７】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。

【図１８】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。

【図１９】本発明の実施の形態１である情報蓄積用容量
素子の一部を拡大して示す半導体基板の要部断面図であ
る。

【図２０】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２１】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２２】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２３】本発明の実施の形態２である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２４】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２５】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２６】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２７】本発明の実施の形態３である情報蓄積用容量
素子の製造方法を示す半導体基板の要部断面図である。

【図２８】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。

【図２９】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。

【図３０】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。

【図３１】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。

【図３２】本発明の実施の形態４であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。

【符号の説明】

１半導体基板２ｐ形ウェル３ｐ形ウェル４ｎ形ウェル５ディープウェル６分離領域７浅溝８酸化シリコン膜９ゲート絶縁膜１０ゲート電極１０Ａゲート電極１０Ｂゲート電極１０Ｃゲート電極１０ａ多結晶シリコン膜１０ｂチタンナイトライド膜１０ｃタングステン膜１１不純物半導体領域１２キャップ絶縁膜１３窒化シリコン膜１４不純物半導体領域１４ａｎ^-形半導体領域１４ｂｎ⁺形半導体領域１５不純物半導体領域１５ａｐ^-形半導体領域１５ｂｐ⁺形半導体領域１６サイドウォールスペーサ１７層間絶縁膜１７ａＳＯＧ膜１７ｂＴＥＯＳ酸化膜１７ｃＴＥＯＳ酸化膜１７ｄ酸化シリコン膜１８（Ｍ１）第１層配線１８ａチタン膜１８ｂチタンナイトライド膜１８ｃタングステン膜１９プラグ２０チタンシリサイド層２１接続孔２２ａ窒化シリコン膜２２ｂサイドウォールスペーサ２３層間絶縁膜２３ａＳＯＧ膜２３ｂＴＥＯＳ酸化膜２３ｃＴＥＯＳ酸化膜２４絶縁膜２４ａ窒化シリコン膜２４ｂ酸化シリコン膜２４ｃ窒化シリコン膜２５プラグ２６プラグ２７蓄積電極２８容量絶縁膜２８ａ第１酸化タンタル膜２８ｂ第１酸化チタン膜２８ｃ第２酸化タンタル膜２８ｄ第２酸化チタン膜２９プレート電極３０絶縁膜３１（Ｍ２）第２層配線３１ａチタン膜３１ｂアルミニウム膜３１ｃチタンナイトライド膜３２プラグ３２ａ接着層３２ｂタングステン膜３３層間絶縁膜３３ａＴＥＯＳ酸化膜３３ｂＳＯＧ膜３３ｃＴＥＯＳ酸化膜３４（Ｍ３）第３層配線３５プラグ３６フォトレジスト膜３７接続孔３８接続孔３９スルーホール４０溝４１非晶質シリコン膜４２ＳＯＧ膜４３蓄積電極４３ａ多結晶シリコン膜４３ｂシリコン粒４４酸窒化シリコン膜４５反応防止層４６蓄積電極４６ａ金属膜４７半導体基板４８素子分地領域４８ａ素子分離溝４８ｂ絶縁膜４９ゲート絶縁膜４９ａ酸窒化シリコン膜４９ｂ₁ 第１の誘電体４９ｂ₂ 第２の誘電体５０ゲート電極５０ａ多結晶シリコン膜５０ｂ金属膜５１ｎ^-形半導体領域５２サイドウォールスペーサ５３ｎ⁺形半導体領域５４層間絶縁膜５５コンタクトホール５６プラグ５７配線層Ａメモリアレイ領域Ｂ周辺回路領域ＷＬワード線ＢＬビット線Ｃ情報蓄積用容量素子Ｑｓメモリセル選択用ＭＩＳＦＥＴＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴ

フロントページの続きＦターム(参考） 5F083 AD10 AD24 AD62 GA09 JA05 JA06 JA33 JA35 JA38 JA39 JA40 MA06 MA16 MA17 NA01 NA08 PR03 PR05 PR06 PR12 PR21 PR22 PR23 PR33 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55

Claims

【特許請求の範囲】

【請求項１】酸化チタン膜と酸化タンタル膜との積層
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有することを特徴とする半導体集積回路装置。
【請求項２】酸化チタン膜と酸化タンタル膜との積層
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有し、前記絶縁膜の全体の厚さが約５０ｎｍ以下で
あることを特徴とする半導体集積回路装置。
【請求項３】酸化チタン膜と酸化タンタル膜との積層
膜、またはチタン酸タンタル膜によって構成された絶縁
膜を有し、前記絶縁膜が、ルテニウム膜、チタンナイト
ライド膜、シリコン膜またはシリコン粒からなる突起物
が形成されたシリコン膜で構成される電極上に形成され
ていることを特徴とする半導体集積回路装置。
【請求項４】酸化チタン膜と酸化タンタル膜との積層
膜を形成する半導体集積回路装置の製造方法であって、
チタンを含む有機材料またはチタンのハロゲン化物を原
料としたＣＶＤ法を用いて減圧状態の酸化雰囲気で酸化
チタン膜を堆積した後、前記酸化チタン膜に結晶化処理
を施す工程と、タンタルを含む有機材料を原料としたＣ
ＶＤ法を用いて減圧状態の酸化雰囲気で酸化タンタル膜
を堆積した後、前記酸化タンタル膜に結晶化処理を施す
工程とを有することを特徴とする半導体集積回路装置の
製造方法。
【請求項５】タンタルを含む有機材料と、チタンを含
む有機材料またはチタンのハロゲン化物とを原料とした
ＣＶＤ法を用いて減圧状態の酸化雰囲気でチタン酸タン
タル膜を堆積した後、前記チタン酸タンタル膜に結晶化
処理を施す工程を有することを特徴とする半導体集積回
路装置の製造方法。