JP2012238642A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ビット線コンタクトの抵抗が低減された半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に延在する半導体基板１に複数の第1の溝３ａと該溝よりも幅狭でかつ平行に延在する複数の第２の溝３ｂとを第１の方向に直交する第２の方向に交互に離間して有し、第1の溝内にワード線７ａが形成され、第２の溝には素子分離用導電層７ｃが埋設され、第1の溝の底面３Ａから下方の領域に延在する下部拡散領域５を有し、ワード線７ａは第1の溝内の第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜６ａ、６ｂを介して形成されてなると共に第３の絶縁膜８で覆われており、素子分離用導電層７ｃはワード線と同じ材料でなり、底面３Ａに下部拡散領域５に導通すると共に第３の絶縁膜８によってワード線７ａと絶縁された半導体選択成長層１０を備え、その層１０上にビット線コンタクトを備えている、ことを特徴とする。
【選択図】図１１Ｂ
【解決手段】本発明に係る半導体装置は、第１の方向に延在する半導体基板１に複数の第1の溝３ａと該溝よりも幅狭でかつ平行に延在する複数の第２の溝３ｂとを第１の方向に直交する第２の方向に交互に離間して有し、第1の溝内にワード線７ａが形成され、第２の溝には素子分離用導電層７ｃが埋設され、第1の溝の底面３Ａから下方の領域に延在する下部拡散領域５を有し、ワード線７ａは第1の溝内の第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜６ａ、６ｂを介して形成されてなると共に第３の絶縁膜８で覆われており、素子分離用導電層７ｃはワード線と同じ材料でなり、底面３Ａに下部拡散領域５に導通すると共に第３の絶縁膜８によってワード線７ａと絶縁された半導体選択成長層１０を備え、その層１０上にビット線コンタクトを備えている、ことを特徴とする。
【選択図】図１１Ｂ
Description
本発明は、半導体装置及びその製造方法に関する。
近年、半導体装置の微細化が進められている。これに伴い、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大してトランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
この問題を回避するための構造として、特許文献１，２には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されており、トランジスタを上記構成とすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
また、特許文献２には、Ｐ型シリコン基板（半導体基板）の活性領域に、所定の間隔を隔てて、隣り合う位置に形成された第１及び第２のゲートトレンチと、第１及び第２のゲートトレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第１のゲートトレンチを埋め込むと共にＰ型シリコン基板の主面から突出する第１のゲート電極と、ゲート絶縁膜を介して第２のゲートトレンチを埋め込むと共にＰ型シリコン基板の主面から突出する第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に位置するＰ型シリコン基板に形成され、第１及び第２のゲート電極の共通のソース／ドレイン領域となる不純物拡散領域と、ｐ型シリコン基板の表面に形成されかつ第１及び第２のゲート電極のうち、ｐ型シリコン基板の表面から突出した部分を覆う層間絶縁膜と、を備えたＤＲＡＭが開示されている。
しかしながら、上記トレンチゲート型トランジスタをセルトランジスタ（セルアレイの
アクセストランジスタ）として備えたＤＲＡＭでは、一つのトレンチに形成された一つのゲート電極と、そのトレンチの両側の基板表面に形成された２つのソース／ドレイン拡散層と、でトランジスタが構成されている。すなわち、２つのソース／ドレイン拡散層が一つのトレンチゲート電極を挟むように、左右に平面的に形成される構成となっているため、さらに微細化することが困難であった。ゲート電極が半導体基板の主面から突出した構造となっており、また、第１のゲート電極と第２のゲート電極との間隔は、極めて狭小とされている。
これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第１のゲート電極と第２のゲート電極との間に形成することは極めて困難であった。
アクセストランジスタ）として備えたＤＲＡＭでは、一つのトレンチに形成された一つのゲート電極と、そのトレンチの両側の基板表面に形成された２つのソース／ドレイン拡散層と、でトランジスタが構成されている。すなわち、２つのソース／ドレイン拡散層が一つのトレンチゲート電極を挟むように、左右に平面的に形成される構成となっているため、さらに微細化することが困難であった。ゲート電極が半導体基板の主面から突出した構造となっており、また、第１のゲート電極と第２のゲート電極との間隔は、極めて狭小とされている。
これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第１のゲート電極と第２のゲート電極との間に形成することは極めて困難であった。
このような問題を回避するために、半導体基板に形成した溝の内部に形成され、上端面が半導体基板の主面よりも下方に配置されたゲート電極（ワード線）と、ゲート電極上に位置する溝を埋め込むと共に、半導体基板の主面から突出しない絶縁膜と、を備えた構造を採用することが考えられる。
このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより
、ビット線用コンタクトプラグを容易に形成できる。
このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより
、ビット線用コンタクトプラグを容易に形成できる。
ここで、溝（トレンチ）内に片側サイドウォールにのみゲート電極（ワード線）を形成するタイプのメモリセルでは微細化を進めることができるが、この場合、溝幅が狭く、ワード線抵抗も大きくなる。そのため、溝深さを深くすることにより、ワード線の抵抗の低下を図ることになるが、この場合は、ビット線コンタクトの抵抗が大きくなり、また、ビット線コンタクトの形成もしくはビット線の分離も困難となるという問題がある。
本発明に係る半導体装置は、半導体基板に、第１の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第２の溝とを前記第１の方向に直交する第２の方向に交互に離間して有し、前記第1の溝にワード線が埋め込まれ、前記第２の溝には素子分離用導電層が埋設されていると共に、前記第1の溝の底面から下方の領域に延在する下部不純物拡散領域（以下、適宜「下部拡散層」と記す）を有し、前記ワード線は前記第1の溝内の前記第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜を介して形成されてなると共に、第３の絶縁膜で覆われており、前記素子分離用導電層は前記ワード線と同じ材料が埋め込まれてなり、前記第1の溝の底面上に、前記下部拡散層に電気的に接続すると共に、前記第３の絶縁膜によって前記ワード線と電気的に絶縁された半導体選択成長層を備え、前記半導体選択成長層上にビット線コンタクトを備えている、ことを特徴とする。
以上のように、本発明は、第１の溝内の両側壁にゲート電極を配置することにより、それらの側壁をチャネルとする２つの縦型トランジスタが形成される。各々の縦型トランジスタの一方のソース／ドレイン拡散層は側壁の上部に位置する半導体基板表面に形成され、他方のソース／ドレイン拡散層は側壁の下部に位置する第１の溝の底面に形成されている。また、ビット線コンタクトも第１の溝内において、対向するゲート電極の間に形成している。すなわち、一つの溝内に２つのトランジスタと一つのビット線コンタクトを配置している。したがって、前述の２つのソース／ドレイン拡散層が一つのトレンチゲート電極を挟むように、左右に平面的に形成される従来の構成に比べて大幅に微細化することが可能となる。さらに、素子分離層を囲繞する第２の溝が、ワード線が埋め込まれた第1の溝よりも幅狭に形成された構成とすることも微細化に寄与する。
また、本発明は、下部拡散層上に半導体選択成長層が形成されて、従来の下部拡散層がかさ上げされてからその上にビット線コンタクトが形成された構成なので、下部拡散層とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。
また、本発明は、下部拡散層上に半導体選択成長層が形成されて、従来の下部拡散層がかさ上げされてからその上にビット線コンタクトが形成された構成なので、下部拡散層とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。
以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について図面を参照して説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。
以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。
以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。
まず、図１Ａ〜図１Ｃに示す本発明を適用した半導体装置の一例である半導体記憶装置（ＤＲＡＭ）の構造について説明する。図示した構造は半導体装置の一部を示すものである。
なお、図１Ａ〜図１Ｃは本発明の半導体装置の特徴をわかりやすく説明するための図であって、図１Ａは後述するビット線の形成工程後の平面レイアウトを示す図である。図１Ａにおいて、点線は、活性領域（素子形成領域）１ａと素子分離領域１ｂとの境界を示す。図１Ａにおいてはビット線１６ａを覆う絶縁膜マスク１５ａは省略している。図１Ａにおいて、符号１０（１ａ）は半導体選択成長層１０が活性領域（素子形成領域）１ａ上に形成されていることを示し、また、符号１２（１ｂ）は絶縁膜（第４の絶縁膜）１２が素子分離領域１ｂ上に形成されていることを示している。図１Ｂは図１Ａで示す半導体装置１００の切断線Ａ−Ａ’による断面図、図１Ｃは図１Ａで示す半導体装置１００の切断線Ｂ−Ｂ’による断面図である。
なお、図１Ａ〜図１Ｃは本発明の半導体装置の特徴をわかりやすく説明するための図であって、図１Ａは後述するビット線の形成工程後の平面レイアウトを示す図である。図１Ａにおいて、点線は、活性領域（素子形成領域）１ａと素子分離領域１ｂとの境界を示す。図１Ａにおいてはビット線１６ａを覆う絶縁膜マスク１５ａは省略している。図１Ａにおいて、符号１０（１ａ）は半導体選択成長層１０が活性領域（素子形成領域）１ａ上に形成されていることを示し、また、符号１２（１ｂ）は絶縁膜（第４の絶縁膜）１２が素子分離領域１ｂ上に形成されていることを示している。図１Ｂは図１Ａで示す半導体装置１００の切断線Ａ−Ａ’による断面図、図１Ｃは図１Ａで示す半導体装置１００の切断線Ｂ−Ｂ’による断面図である。
この半導体装置１００は、最終的にＤＲＡＭとして機能させるものであり、各メモリセルは、上部拡散層からなるソース領域４ａまたは４ｂ、下部拡散層からなるドレイン領域５、及びゲート電極(ワード線)７ａを有するＭＯＳトランジスタと、キャパシタ３０（図１１Ｂ参照）とを有する。
この半導体装置１００は、半導体基板１を掘り込んで形成された、ｘ方向（第２方向）及びｙ方向（第１方向）の両方向に交差する斜め方向（第３方向）に延在する複数の素子分離溝（トレンチ）と、この素子分離用の溝に絶縁膜を埋め込むことによって形成された複数の素子分離領域１ｂと、隣接する素子分離領域１ｂの間に形成された複数の素子形成領域１ａとを備えている。
素子分離領域１ｂ及び素子形成領域１ａの形状や延在する方向は一例にすぎない。
素子分離領域１ｂ及び素子形成領域１ａの形状や延在する方向は一例にすぎない。
半導体基板１は、所定濃度の不純物を含有する基板、例えばｐ型単結晶シリコン基板からなり、図１Ａに示される素子分離領域１ｂは、図１Ｃに示すように、半導体基板１に形成された溝を絶縁膜で埋設したＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)と呼ばれる構造であり、素子形成領域１ａはこの素子分離領域１ｂによって絶縁分離された活性領域である。
各素子形成領域１ａにおいては、第３方向に沿って半導体ピラー１ａａ（図１Ｂ参照）が複数並んで半導体基板１の主面に対して立設している。
半導体ピラー１ａａは、その上部にソース領域となる上部拡散層（上部不純物拡散領域）４ａまたは４ｂを有すると共に、第1の溝３ａの底面３Ａから半導体基板１内へ延在し、ドレイン領域となる下部拡散層（下部不純物拡散領域）５を有する。図１Ｂに示されるように、下部拡散層５の横方向の幅は、第1の溝３ａの底面３Ａの横方向の幅と同一となっている。また、上部拡散層４ａまたは４ｂの底面は平面で構成され、下部拡散層５の底面は曲面で構成されている。半導体ピラー１ａａの上面は絶縁膜２で被覆されている。
半導体ピラー１ａａは、その上部にソース領域となる上部拡散層（上部不純物拡散領域）４ａまたは４ｂを有すると共に、第1の溝３ａの底面３Ａから半導体基板１内へ延在し、ドレイン領域となる下部拡散層（下部不純物拡散領域）５を有する。図１Ｂに示されるように、下部拡散層５の横方向の幅は、第1の溝３ａの底面３Ａの横方向の幅と同一となっている。また、上部拡散層４ａまたは４ｂの底面は平面で構成され、下部拡散層５の底面は曲面で構成されている。半導体ピラー１ａａの上面は絶縁膜２で被覆されている。
また、図１Ａおよび図１Ｂを参照すると、半導体基板１には、素子分離領域１ｂ及び素子形成領域（活性領域）１ａを横断するように、ｘ方向に交互に離間して、ｙ方向に延在する溝３（３ａ、３ｂ）を有する。第２の溝３ｂは第1の溝３ａよりもｘ方向の幅が狭く構成されており、半導体装置の微細化が図られている。
第1の溝３ａを構成する二つの側壁３ａａおよび３ａｂには、各々ゲート絶縁膜６ａおよび６ｂが形成されている。さらに、各々の側壁３ａａおよび３ａｂに対向するように、ゲート絶縁膜６ａおよび６ｂを介して、各々異なるトランジスタのゲート電極となるワード線７ａおよび７ｂが形成されている。すなわち、第１の溝３ａからなる一つの溝の中に、異なるトランジスタを構成する二つのゲート電極が配置されている。
一方の側壁３ａａには、ソース領域となる上部拡散層４ａ、ゲート絶縁膜６ａ、ゲート電極７ａ、ドレイン領域となる下部拡散層５で第１の縦型トランジスタが構成される。また、他方の側壁３ａｂには、ソース領域となる上部拡散層４ｂ、ゲート絶縁膜６ｂ、ゲート電極７ｂ、ドレイン領域となる下部拡散層５で第２の縦型トランジスタが構成される。ドレイン領域となる下部拡散層５は、二つの縦型トランジスタに共有されている。側壁３ａａを構成する半導体基板１の表面は、第１の縦型トランジスタのチャネル領域となる。また、側壁３ａｂを構成する半導体基板１の表面は、第２の縦型トランジスタのチャネル領域となる。
一方の側壁３ａａには、ソース領域となる上部拡散層４ａ、ゲート絶縁膜６ａ、ゲート電極７ａ、ドレイン領域となる下部拡散層５で第１の縦型トランジスタが構成される。また、他方の側壁３ａｂには、ソース領域となる上部拡散層４ｂ、ゲート絶縁膜６ｂ、ゲート電極７ｂ、ドレイン領域となる下部拡散層５で第２の縦型トランジスタが構成される。ドレイン領域となる下部拡散層５は、二つの縦型トランジスタに共有されている。側壁３ａａを構成する半導体基板１の表面は、第１の縦型トランジスタのチャネル領域となる。また、側壁３ａｂを構成する半導体基板１の表面は、第２の縦型トランジスタのチャネル領域となる。
本実施形態では、一つの溝を構成する二つの側壁と底面を利用して、二つの縦型トランジスタを配置することができる。
第２の溝３ｂにはワード線７ａ、７ｂと同じ材料からなる素子分離用導電層７ｃが埋め込まれている。素子分離用導電層７ｃはトランジスタのワード線として機能するものではなく、いわゆるダミーのワード線である。素子分離用導電層７ｃには、第２の溝３ｂを構成する半導体基板１の表面に反転層が形成されないように、ワード線７ａ、７ｂに印加されるバイアス電圧とは正負が逆転するバイアス電圧が印加される。例えば、本実施形態では半導体基板１をｐ型半導体としているので、ワード線７ａに正のバイアス電圧を印加することにより、側壁３ａａを構成する半導体基板１の表面に反転層からなるｎ型チャネルが形成され、ｎ型拡散層からなるソース領域４ａと同じくｎ型拡散層からなるドレイン領域５が接続されてトランジスタがオン状態となる。半導体基板１がｎ型の場合は、上記のｎとｐの関係を逆転させればトランジスタはオン状態となる。上記のトランジスタ動作に合わせて素子分離用導電層７ｃにも正のバイアス電圧を印加されると、第２の溝３ｂを構成する半導体基板１の表面に反転層が形成される。その結果、素子分離用導電層７ｃを挟んで隣接するソース領域４ａと４ｂとが反転層を介して短絡してしまいトランジスタ動作が困難となる問題が発生する。したがって、第２の溝３ｂを構成する半導体基板１の表面に反転層が形成されないように、素子分離用導電層７ｃには、ワード線７ａ、７ｂに印加されるバイアス電圧とは正負が逆転するバイアス電圧が印加する必要がある。
また、第２の溝３ｂは第1の溝３ａよりもｘ方向の幅が狭く形成されているが、これは半導体装置全体の縮小に寄与するだけではなく、第２の溝３ｂの底面に拡散層が形成されない構成とするためにも重要な役割を有している。下部拡散層５は第１の溝３ａの側壁３ａａおよび３ａｂにゲート電極を形成した後、イオン注入により形成される。この時、素子分離用導電層７ｃが形成される第２の溝３ｂの幅を第１の溝３ａの幅と同じ幅で形成すると、第１の溝３ａの場合と同様に溝の底面に下部拡散層５が形成されてしまう。すなわち、第２の溝の底面にｎ型の導体を配置した構成となってしまう。これは、素子分離用導電層７ｃを挟んで隣接するトランジスタの絶縁分離を不完全とし、短絡しやすい状態となってしまう。この問題を回避するために本実施形態では、第２の溝３ｂの幅を第１の溝の幅よりも狭く構成している。具体的には、ゲート電極となるワード線７（７ａ、７ｂ）を成膜した段階で第２の溝３ｂが完全に埋まる幅とする。すなわち、ワード線７の厚さの２倍よりも狭い幅とする。例えば、ワード線の厚さを３０ｎｍとすると、第２の溝３ｂのｘ方向の幅は４０〜５０ｎｍとする。これにより、第２の溝３ｂは、ワード線７を成膜した段階で完全に埋設される。したがって、この後、イオン注入を行なっても、埋設されたダミーワード線７ｃによってブロックされるため注入不純物は第２の溝３ｂの底面まで到達することができず、拡散層は形成されない。
また、ワード線７ａは第1の溝３ａ内の側壁３ａａにゲート絶縁膜（第２の絶縁膜）６ａを介して形成されてなると共に、第３の絶縁膜８及び絶縁膜（第４の絶縁膜）１２で被覆されている。第1の溝３ａと第２の溝３ｂとは交互に配置するため、ワード線７は、半導体ピラー１ａａを中心にしてみた場合、ｙ方向に平行な２つの側壁のうち、一方の側壁にしか形成されておらず、片面サイドウォールゲート構造となっている。言い換えると、半導体ピラー１ａａのｙ方向に平行な２つの側壁のうち、一方の側壁にはワード線７が第２の絶縁膜６を介して形成されており、他方の側壁は素子分離用導電層７ｃが第２の絶縁膜６を介して形成されている。例えば、図１Ｂにおいて、中央に記載された第１の溝３ａ内に設けられた二つのワード線７ａ、７ｂの内、右側のワード線７ｂに注目する。対応する半導体ピラー１ａａを中心にしてみると、半導体ピラー１ａａは対向する二つの側壁３ａｂと３ｂａを有している。左側の側壁３ａｂにはゲート絶縁膜６ｂを介してゲート電極となるワード線７ｂが形成されている。一方、右側の側壁３ｂａにはゲート絶縁膜６ｃを介して素子分離用導電層７ｃが設けられている。
また、第1の溝３ａの底面３Ａには、下部拡散層５に電気的に接続する半導体選択エピタキシャル成長層（以下、適宜「選択Ｅｐｉ層」と記す）１０が備えられている。選択Ｅｐｉ層１０は、第１の導電層１３ａ及びその上の第２の導電層１４ａからなるビット線１６ａに接続されている。選択Ｅｐｉ層１０は、１Ｅ２０atoms／ｃｍ3程度のリンやヒ素などのｎ型不純物を含有する単結晶シリコンもしくは多結晶シリコンで形成することができる。選択Ｅｐｉ層１０の厚さは、第１の溝３ａの深さの１／３〜１／２の範囲とする。この構成により、下部拡散層５ａはビット線１６ａに電気的に接続されている。選択Ｅｐｉ層１０は第３の絶縁膜８によってワード線７と絶縁されている。
ビット線１６ａの上面は絶縁膜マスク１５ａで被覆されている。
ビット線１６ａの上面は絶縁膜マスク１５ａで被覆されている。
ビット線１６ａの形成工程後、図１１に示すように、ビット線１６ａ及び絶縁膜マスク１５ａを絶縁膜２１で覆い、さらに全面を層間絶縁膜２２で覆った後、層間絶縁膜２２に上部拡散層４ａ、４ｂまで貫通する容量コンタクトホール２３を開口し、容量コンタクトホール２３を充填する容量コンタクトプラグ２３を形成し、その上に容量コンタクトパッド２４を形成し、その上にさらにキャパシタ３０を形成する。その後、キャパシタ３０の上部電極３３の上面３３ａに、図１１に図示していない層間絶縁膜、ビア、配線等を形
成することで、本実施の半導体装置１００が製造される。
成することで、本実施の半導体装置１００が製造される。
以上のように、本発明の半導体装置では、第１の溝３ａの底面３Ａに選択Ｅｐｉ層１０を形成して、底面３Ａをかさ上げされている分、ビット線コンタクトの低抵抗が図られている。また、選択Ｅｐｉ層１０は選択エピタキシャル成長法により形成するので、底面３Ａの凹凸が効果的に覆われ、ビット線コンタクトの抵抗低減に寄与している。
なお、上記素子形成領域１ａには、実際はメモリセルが多数並んで形成されているものの、図１Ａに示す半導体装置１００では、これらのメモリセルを全て図示することが困難なことから、便宜上、素子形成領域１ａ内においてメモリセルの数を減らした状態で模式的に示している。
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の一例である半導体記憶装置（ＤＲＡＭ）の製造方法について図２〜図１２を参照して説明する。
図２Ａ、図４Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１１Ａは各製造工程における平面レイアウトを示す透視図であって、これらの図については理解の助けのために内部の構造も一部示している。図２Ｂは図２Ａの切断線Ａ−Ａ’による断面図、図２Ｃは図２Ａで示す切断線Ｂ−Ｂ’による断面図である。図３Ａは図２Ａの切断線Ａ−Ａ’と同じ線による断面図、図３Ｂは図２Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図４Ｂは図４Ａの切断線Ａ−Ａ’による断面図、図４Ｃは図４Ａで示す切断線Ｂ−Ｂ’による断面図である。図５Ａは図４Ａの切断線Ａ−Ａ’と同じ線による断面図、図５Ｂは図４Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図６Ｂは図６Ａの切断線Ａ−Ａ’による断面図、図６Ｃは図６Ａで示す切断線Ｂ−Ｂ’による断面図である。図７Ｂは図７Ａの切断線Ａ−Ａ’による断面図、図７Ｃは図７Ａで示す切断線Ｂ−Ｂ’による断面図である。図８Ｂは図８Ａの切断線Ａ−Ａ’による断面図、図８Ｃは図８Ａで示す切断線Ｂ−Ｂ’による断面図である。図９Ｂは図９Ａの切断線Ａ−Ａ’による断面図、図９Ｃは図９Ａで示す切断線Ｂ−Ｂ’による断面図である。図１０は、図２Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図１１Ｂは図１１Ａの切断線Ａ−Ａ’による断面図、図１１Ｃは図１１Ａで示す切断線Ｂ−Ｂ’による断面図である。
なお、以下の説明では、上記半導体装置１００と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
次に、本発明を適用した半導体装置の一例である半導体記憶装置（ＤＲＡＭ）の製造方法について図２〜図１２を参照して説明する。
図２Ａ、図４Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１１Ａは各製造工程における平面レイアウトを示す透視図であって、これらの図については理解の助けのために内部の構造も一部示している。図２Ｂは図２Ａの切断線Ａ−Ａ’による断面図、図２Ｃは図２Ａで示す切断線Ｂ−Ｂ’による断面図である。図３Ａは図２Ａの切断線Ａ−Ａ’と同じ線による断面図、図３Ｂは図２Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図４Ｂは図４Ａの切断線Ａ−Ａ’による断面図、図４Ｃは図４Ａで示す切断線Ｂ−Ｂ’による断面図である。図５Ａは図４Ａの切断線Ａ−Ａ’と同じ線による断面図、図５Ｂは図４Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図６Ｂは図６Ａの切断線Ａ−Ａ’による断面図、図６Ｃは図６Ａで示す切断線Ｂ−Ｂ’による断面図である。図７Ｂは図７Ａの切断線Ａ−Ａ’による断面図、図７Ｃは図７Ａで示す切断線Ｂ−Ｂ’による断面図である。図８Ｂは図８Ａの切断線Ａ−Ａ’による断面図、図８Ｃは図８Ａで示す切断線Ｂ−Ｂ’による断面図である。図９Ｂは図９Ａの切断線Ａ−Ａ’による断面図、図９Ｃは図９Ａで示す切断線Ｂ−Ｂ’による断面図である。図１０は、図２Ａで示す切断線Ｂ−Ｂ’と同じ線による断面図である。図１１Ｂは図１１Ａの切断線Ａ−Ａ’による断面図、図１１Ｃは図１１Ａで示す切断線Ｂ−Ｂ’による断面図である。
なお、以下の説明では、上記半導体装置１００と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
まず、図２Ａ〜図２Ｃを用いて、活性領域を形成する工程、ワード線形成用及び素子分離層形成用の溝を形成する工程、及び、ゲート絶縁膜を形成する工程について説明する。なお、図２Ａにおいては、絶縁膜（第２の絶縁膜）６を省略している。
（活性領域の形成工程）
まず、半導体基板１を用意し、この半導体基板１に活性領域（素子形成領域）１ａを区画するための素子分離溝（トレンチ）を形成する。
具体的には例えば、ｐ型単結晶シリコン基板（半導体基板）１上に、シリコン酸化膜（ＳｉＯ２）（図示せず）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）（図示せず）とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、ｐ型単結晶シリコン基板１のパターニングを順次行ない、ｐ型単結晶シリコン基板１に、所定の方向に延在する活性領域（素子形成領域）１ａを区画するための素子分離溝（トレンチ）を形成する。その後、フォトリソグラフィで用いたフォトレジスト（図示せず）を除去する。隣接する素子分離溝間に形成された領域が活性領域１ａとなる。
まず、半導体基板１を用意し、この半導体基板１に活性領域（素子形成領域）１ａを区画するための素子分離溝（トレンチ）を形成する。
具体的には例えば、ｐ型単結晶シリコン基板（半導体基板）１上に、シリコン酸化膜（ＳｉＯ２）（図示せず）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）（図示せず）とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、ｐ型単結晶シリコン基板１のパターニングを順次行ない、ｐ型単結晶シリコン基板１に、所定の方向に延在する活性領域（素子形成領域）１ａを区画するための素子分離溝（トレンチ）を形成する。その後、フォトリソグラフィで用いたフォトレジスト（図示せず）を除去する。隣接する素子分離溝間に形成された領域が活性領域１ａとなる。
次に、この素子分離溝に絶縁膜を埋め込むことにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１ｂを形成する。
具体的には例えば、ＣＶＤ法等によるシリコン窒化膜、ＣＶＤ法等によるシリコン酸化膜、又は、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）等の塗布材料を素子分離溝に埋め込まれる絶縁膜として用いて素子分離領域１ｂを形成する。
具体的には例えば、ＣＶＤ法等によるシリコン窒化膜、ＣＶＤ法等によるシリコン酸化膜、又は、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）等の塗布材料を素子分離溝に埋め込まれる絶縁膜として用いて素子分離領域１ｂを形成する。
次に、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。
具体的には例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。
具体的には例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。
このようにして、素子分離領域１ｂを形成することにより、半導体基板１の素子分離領域１ｂ同士の間に活性領域１ａを区画形成する。
なお、本実施形態では、素子分離領域１ｂ又は活性領域１ａは、ワード線及びそれに直交するビット線に交差する方向に直線状に延在する構造であるが、この構造に限定されない。
なお、本実施形態では、素子分離領域１ｂ又は活性領域１ａは、ワード線及びそれに直交するビット線に交差する方向に直線状に延在する構造であるが、この構造に限定されない。
（ワード線形成用及び素子分離層形成用の溝の形成工程）
次に、全面に絶縁膜を成膜した後、この絶縁膜にフォトリソグラフィ技術によって、活性領域１ａに交差する方向であるｘ方向（第２の方向）に交互に離間して、ｙ方向（第１の方向）に延在する溝３（３ａ、３ｂ）用開口を有する溝用開口パターンをパターニングする。次に、図２Ｂに示すようにパターニングした絶縁膜（第１の絶縁膜）２をマスク（絶縁膜マスク）として、異方性のドライエッチング法を用いて半導体基板１に、ワード線形成用の溝（第1の溝）３ａと、この溝よりも幅が狭くかつこの溝に平行に延在する素子分離用導電層用の溝（第２の溝）３ｂとを形成する。本実施形態では、第１の溝３ａが形成される開口パターンの第１方向の幅を例えば９０ｎｍとし、第２の溝３ｂが形成される開口パターンの第１方向の幅を例えば３５ｎｍとする。
具体的には例えば、絶縁膜２としてはシリコン酸化膜を用い、このシリコン酸化膜からなる絶縁膜マスクを用いて異方性のドライエッチング法により半導体基板１に、ワード線形成用の溝（第1の溝）３ａと素子分離用導電層用の溝（第２の溝）３ｂとを形成する。第１の溝３ａには、対向する側壁３ａａと３ａｂ、底面３Ａが形成される。第２の溝３ｂには、対向する側壁３ｂａと３ｂｂ、および底面が形成される。
第1の溝３ａと第２の溝３ｂの形成によって、素子分離領域１ｂ間に形成された活性領域をワード線に平行する方向で分離して、各メモリセルごとに、第1の溝３ａと第２の溝３ｂと素子分離領域１ｂとによって区画された半導体ピラー１ａａが形成される。
次に、全面に絶縁膜を成膜した後、この絶縁膜にフォトリソグラフィ技術によって、活性領域１ａに交差する方向であるｘ方向（第２の方向）に交互に離間して、ｙ方向（第１の方向）に延在する溝３（３ａ、３ｂ）用開口を有する溝用開口パターンをパターニングする。次に、図２Ｂに示すようにパターニングした絶縁膜（第１の絶縁膜）２をマスク（絶縁膜マスク）として、異方性のドライエッチング法を用いて半導体基板１に、ワード線形成用の溝（第1の溝）３ａと、この溝よりも幅が狭くかつこの溝に平行に延在する素子分離用導電層用の溝（第２の溝）３ｂとを形成する。本実施形態では、第１の溝３ａが形成される開口パターンの第１方向の幅を例えば９０ｎｍとし、第２の溝３ｂが形成される開口パターンの第１方向の幅を例えば３５ｎｍとする。
具体的には例えば、絶縁膜２としてはシリコン酸化膜を用い、このシリコン酸化膜からなる絶縁膜マスクを用いて異方性のドライエッチング法により半導体基板１に、ワード線形成用の溝（第1の溝）３ａと素子分離用導電層用の溝（第２の溝）３ｂとを形成する。第１の溝３ａには、対向する側壁３ａａと３ａｂ、底面３Ａが形成される。第２の溝３ｂには、対向する側壁３ｂａと３ｂｂ、および底面が形成される。
第1の溝３ａと第２の溝３ｂの形成によって、素子分離領域１ｂ間に形成された活性領域をワード線に平行する方向で分離して、各メモリセルごとに、第1の溝３ａと第２の溝３ｂと素子分離領域１ｂとによって区画された半導体ピラー１ａａが形成される。
（ゲート絶縁膜の形成工程）
次に、ワード線形成用の溝（第1の溝）３ａ内及び素子分離用導電層用の溝（第２の溝）３ｂ内の内壁に、ゲート絶縁膜として機能する絶縁膜（第２の絶縁膜）６を形成する。
具体的には例えば、基板がシリコン基板の場合、絶縁膜（第２の絶縁膜）６として熱酸化法により形成されたシリコン酸化膜を用いることができる。絶縁膜６の厚さは例えば５ｎｍとする。
次に、ワード線形成用の溝（第1の溝）３ａ内及び素子分離用導電層用の溝（第２の溝）３ｂ内の内壁に、ゲート絶縁膜として機能する絶縁膜（第２の絶縁膜）６を形成する。
具体的には例えば、基板がシリコン基板の場合、絶縁膜（第２の絶縁膜）６として熱酸化法により形成されたシリコン酸化膜を用いることができる。絶縁膜６の厚さは例えば５ｎｍとする。
（埋込ワード線の形成工程）
次に、図３〜図６を用いて、埋込ワード線を形成する工程について説明する。なお、図４Ａ及び図６Ａにおいては、絶縁膜（第２の絶縁膜）６を省略している。
次に、図３〜図６を用いて、埋込ワード線を形成する工程について説明する。なお、図４Ａ及び図６Ａにおいては、絶縁膜（第２の絶縁膜）６を省略している。
まず、図３Ａ及び図３Ｂに示すように、全面に、埋込ワード線用の導電膜７を成膜する。
具体的には例えば、ＣＶＤ法により、全面に、例えば厚さ５ｎｍの窒化チタン膜を成膜し、その上に、例えば厚さ１５ｎｍのタングステン膜を成膜して、窒化チタン膜及びタングステン膜の積層膜（Ｗ／ＴｉＮ膜）を導電膜７とする。導電膜７の厚さは２０ｎｍとなる。前述のように、第１の溝３ａの幅は９０ｎｍ、第２の溝の幅は３５ｎｍとしている。したがって、導電膜７を形成すると、図３Ａに示されるように、第１の溝３ａは導電膜７によって埋設されないが、第２の溝３ｂは導電膜７によって埋設される。このような構成とするためには、導電膜７、すなわちワード線となるゲート電極の厚さの２倍となる寸法に対して、第１の溝３ａの幅は大きくなるように形成し、第２の溝３ｂの幅は小さくなるように形成することが必要である。また、第２の溝３ｂの第２の方向の幅は、第１の溝３ａの第２の方向の幅の１／３〜１／２の範囲で設定することが好ましい。１／３より小さくなると、第２の溝３ｂ自体の加工形成が困難となり、１／２より大きくなると第１の溝３ａ内に絶縁膜等の他の構成物を形成する空間が減少しすぎて形成が困難となるからである。なお、ここで言う、ゲート電極の厚さとは、ゲート電極が形成される下地平面（溝の側面および底面を含む）に垂直な方向の厚さを意味している。
具体的には例えば、ＣＶＤ法により、全面に、例えば厚さ５ｎｍの窒化チタン膜を成膜し、その上に、例えば厚さ１５ｎｍのタングステン膜を成膜して、窒化チタン膜及びタングステン膜の積層膜（Ｗ／ＴｉＮ膜）を導電膜７とする。導電膜７の厚さは２０ｎｍとなる。前述のように、第１の溝３ａの幅は９０ｎｍ、第２の溝の幅は３５ｎｍとしている。したがって、導電膜７を形成すると、図３Ａに示されるように、第１の溝３ａは導電膜７によって埋設されないが、第２の溝３ｂは導電膜７によって埋設される。このような構成とするためには、導電膜７、すなわちワード線となるゲート電極の厚さの２倍となる寸法に対して、第１の溝３ａの幅は大きくなるように形成し、第２の溝３ｂの幅は小さくなるように形成することが必要である。また、第２の溝３ｂの第２の方向の幅は、第１の溝３ａの第２の方向の幅の１／３〜１／２の範囲で設定することが好ましい。１／３より小さくなると、第２の溝３ｂ自体の加工形成が困難となり、１／２より大きくなると第１の溝３ａ内に絶縁膜等の他の構成物を形成する空間が減少しすぎて形成が困難となるからである。なお、ここで言う、ゲート電極の厚さとは、ゲート電極が形成される下地平面（溝の側面および底面を含む）に垂直な方向の厚さを意味している。
次に、図４Ａ〜図４Ｃに示すように、第1の溝３ａの両側壁（３ａａ、３ａｂ）にサイドウォール状に、第1の溝３ａから突出しないように埋込ワード線７ａ、７ｂを形成する。また同時に、第２の溝３ｂ内に埋め込まれた導電膜（素子分離用導電層）７ｃを形成する。
すなわち、第1の溝３ａのｙ方向に平行でかつ対向する側壁（３ａａ、３ａｂ）のそれぞれに第２の絶縁膜６を介してワード線７ａ、７ｂを形成すると共に、前記第２の溝３ｂ内に導電膜（素子分離用導電層）７ｃを埋設する
具体的には例えば、ドライエッチング法を用いて全面エッチバックすることにより、第1の溝３ａの側壁３ａａおよび３ａｂに第２の絶縁膜６を介して導電膜７からなるサイドウォールを形成する。このドライエッチングには塩素含有ガスプラズマを用いる。このドライエッチングでは、マスク絶縁膜２やゲート絶縁膜６を構成する酸化シリコン膜がエッチングされない。これにより、図４Ｂに示すように、第１の溝３ａの側壁３ａａには第１の縦型トランジスタを構成する第１のゲート電極７ａがゲート絶縁膜６を介して形成される。また、側壁３ａｂには第２の縦型トランジスタを構成する第２のゲート電極７ｂがゲート絶縁膜６を介して形成される。ゲート電極７ａ、７ｂの上面は半導体基板１の表面よりも下方に位置するように形成する。また、後の工程で形成する上部拡散層の底面の位置と同等の位置となるように形成する。また、このエッチングの際に、併せて第1の溝３ａの下面に配置する導電膜７を除去する。
一方、第２の溝３ｂにおいては、導電膜７が成膜された段階で埋設されているので、上記全面エッチバックにより、上面が第２の溝３ｂ内まで掘り下げられた埋設導電膜７ｃが形成され、溝が埋設された状態が維持される。
すなわち、第1の溝３ａのｙ方向に平行でかつ対向する側壁（３ａａ、３ａｂ）のそれぞれに第２の絶縁膜６を介してワード線７ａ、７ｂを形成すると共に、前記第２の溝３ｂ内に導電膜（素子分離用導電層）７ｃを埋設する
具体的には例えば、ドライエッチング法を用いて全面エッチバックすることにより、第1の溝３ａの側壁３ａａおよび３ａｂに第２の絶縁膜６を介して導電膜７からなるサイドウォールを形成する。このドライエッチングには塩素含有ガスプラズマを用いる。このドライエッチングでは、マスク絶縁膜２やゲート絶縁膜６を構成する酸化シリコン膜がエッチングされない。これにより、図４Ｂに示すように、第１の溝３ａの側壁３ａａには第１の縦型トランジスタを構成する第１のゲート電極７ａがゲート絶縁膜６を介して形成される。また、側壁３ａｂには第２の縦型トランジスタを構成する第２のゲート電極７ｂがゲート絶縁膜６を介して形成される。ゲート電極７ａ、７ｂの上面は半導体基板１の表面よりも下方に位置するように形成する。また、後の工程で形成する上部拡散層の底面の位置と同等の位置となるように形成する。また、このエッチングの際に、併せて第1の溝３ａの下面に配置する導電膜７を除去する。
一方、第２の溝３ｂにおいては、導電膜７が成膜された段階で埋設されているので、上記全面エッチバックにより、上面が第２の溝３ｂ内まで掘り下げられた埋設導電膜７ｃが形成され、溝が埋設された状態が維持される。
次に、図５Ａ及び図５Ｂに示すように、第1の溝３ａ内及び第２の溝３ｂ内の導電膜７を覆うように、全面に、例えばＣＶＤ法によりシリコン窒化膜からなる絶縁膜（第３の絶縁膜）８を形成する。
次に、図６Ａ〜図６Ｃに示すように、第２の絶縁膜６のうち、第1の溝３ａ内の底面３Ａに形成されている部分と、絶縁膜（第３の絶縁膜）８のうち、その第２の絶縁膜６の部分の上に形成されている部分とを全面エッチバックにより除去して底面３Ａを露出させる。
具体的には例えば、この全面エッチバックでは、プラズマエッチングガスにＣＨ3ＦやＣＨ2Ｆ2などのフロロメタンを用いる。これにより、シリコン窒化膜の高選択エッチングをおこなうことができる。この結果、第１の溝３ａの側壁３ａａに形成された第１のゲート電極７ａおよび側壁３ａｂに形成された第２のゲート電極７ｂがシリコン窒化膜８ａによって覆われた状態となる。また、第２の溝３ｂにおいては、埋設導電膜７ｃの上面がシリコン窒化膜８ｂで覆われた状態となる。
この全面エッチバックにより、第１の溝３ａの底部３Ａ上にはシリコン酸化膜からなる第２の絶縁膜６の表面が露出する。この第２の絶縁膜６を除去するために、上記シリコン窒化膜の全面エッチバックに続いて第２の全面エッチバックを連続して実施する。第２の全面エッチバックでは、Ｃ4Ｆ8、Ａｒ、Ｏ2を含有するガスプラズマを用い、シリコン酸化膜の高選択エッチングを行なう。これにより、第１の溝３ａの底面３Ａが露出する。また、これにより第２の絶縁膜６も左右に分離され第１のゲート絶縁膜６ａおよび第２のゲート絶縁膜６ｂとして各々独立した構成となる。
この全面エッチバックにより、第１の溝３ａの底部３Ａ上にはシリコン酸化膜からなる第２の絶縁膜６の表面が露出する。この第２の絶縁膜６を除去するために、上記シリコン窒化膜の全面エッチバックに続いて第２の全面エッチバックを連続して実施する。第２の全面エッチバックでは、Ｃ4Ｆ8、Ａｒ、Ｏ2を含有するガスプラズマを用い、シリコン酸化膜の高選択エッチングを行なう。これにより、第１の溝３ａの底面３Ａが露出する。また、これにより第２の絶縁膜６も左右に分離され第１のゲート絶縁膜６ａおよび第２のゲート絶縁膜６ｂとして各々独立した構成となる。
続いて、シリコンピラー１ａａの上部と、第１の溝３ａの底面３Ａから下方の領域とに不純物拡散領域を形成する。
具体的には、半導体基板１の表面に垂直な方向からリンなどのｎ型不純物を全面イオン注入する。これにより、シリコンピラー１ａａの上面と、第１の溝３ａの底面３Ａで露出している領域すなわち第２の絶縁膜８ａで挟まれた領域の半導体基板１に不純物が注入される。この後、熱処理して不純物を拡散させ、ソース領域となる上部拡散層（上部不純物拡散領域）４ａ、４ｂとドレイン領域となる下部拡散層（下部不純物拡散領域）５を形成する。上部拡散層４ａ、４ｂは縦方向のみの不純物拡散で形成されるので、その底面は平面となる。また、下部拡散層５は縦方向に加えて横方向の拡散も伴うので、その底面は湾曲した構成となる。上部拡散層４ａ、４ｂの底面の位置はゲート電極７の上面の位置と同等の位置とし、下部拡散層の第２の方向の両端は第１の溝３ａの側壁の位置と同等となるように熱処理を制御して構成する。
具体的には、半導体基板１の表面に垂直な方向からリンなどのｎ型不純物を全面イオン注入する。これにより、シリコンピラー１ａａの上面と、第１の溝３ａの底面３Ａで露出している領域すなわち第２の絶縁膜８ａで挟まれた領域の半導体基板１に不純物が注入される。この後、熱処理して不純物を拡散させ、ソース領域となる上部拡散層（上部不純物拡散領域）４ａ、４ｂとドレイン領域となる下部拡散層（下部不純物拡散領域）５を形成する。上部拡散層４ａ、４ｂは縦方向のみの不純物拡散で形成されるので、その底面は平面となる。また、下部拡散層５は縦方向に加えて横方向の拡散も伴うので、その底面は湾曲した構成となる。上部拡散層４ａ、４ｂの底面の位置はゲート電極７の上面の位置と同等の位置とし、下部拡散層の第２の方向の両端は第１の溝３ａの側壁の位置と同等となるように熱処理を制御して構成する。
なお、半導体装置として、最終的にＤＲＡＭを構成する場合、上部拡散層側にはキャパシタが配置され、下部拡散層側にはビット線が接続される。この場合、キャパシタの蓄積電荷の漏洩を防止するために上部拡散層の不純物濃度は低くし、ビット線全体の抵抗を低減するために下部拡散層の不純物濃度は高くしたい、という相反する要求が発生する。この要求を満たすために本実施形態では２段階のイオン注入法を実施することができる。すなわち最初の注入（第１回目の不純物イオン注入）では、上部拡散層、下部拡散層共に不純物の注入投影飛程が半導体基板１中に位置するように加速条件を制御して低注入量（第１の注入量）の不純物を注入する。続く２回目の注入（第２回目の不純物イオン注入）においては、上部拡散層側ではマスク絶縁膜（第１の絶縁膜）２の中に投影飛程が位置するように加速条件を制御して高注入量の不純物を注入する。最初の注入では、上部拡散層側、下部拡散層側のいずれにも低注入量の不純物が導入されるが、２回目の注入では上部拡散層側には注入されず、下部拡散層側にのみ高注入量の不純物が導入される。結果的に上部拡散層は低濃度不純物領域となり、下部拡散層を高濃度不純物領域とすることができる。リソグラフィ法を用いて、上部拡散層側をマスクした状態で下部拡散層側にのみ再注入して濃度差をつけることも可能であるが、上記方法を用いればリソグラフィ工程を不要として簡便に低濃度上部拡散層と高濃度下部拡散層を形成することができる。
一方、第２の溝３ｂにおいては、溝内が埋設導電膜７ｃで埋設されているので、底面への不純物注入は行われず、結果的に不純物拡散層は形成されない。
一方、第２の溝３ｂにおいては、溝内が埋設導電膜７ｃで埋設されているので、底面への不純物注入は行われず、結果的に不純物拡散層は形成されない。
以上の工程により、第１の溝３ａの側壁３ａａには、第１のゲート絶縁膜６ａ、ワード線となる第１のゲート電極７ａ、第１の上部拡散層４ａ、下部拡散層５からなる第１の縦型ＭＯＳトランジスタが形成される。また、同じ溝内の他の一方の側壁３ａｂには、第２のゲート絶縁膜６ｂ、ワード線となる第２のゲート電極７ｂ、第１の上部拡散層４ｂ、下部拡散層５からなる第２の縦型ＭＯＳトランジスタが形成される。下部拡散層５は第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタで共有される構成となる。さらに、隣接する第１の溝３ａの間には、第２の溝３ｂが形成される。第２の溝３ｂには第１のゲート電極７ａおよび第２のゲート電極７ｂと同じ材料で構成される埋設導電膜７ｃが埋設されている。埋設導電膜７ｃは素子分離層となる。本実施形態の半導体装置の製造方法によれば、素子分離用導電層７ｃの下方には基板１と逆導電型の不純物拡散層が形成されない構成とすることができるので、素子分離用導電層７ｃを挟んで隣接する縦型ＭＯＳトランジスタ間の短絡を効果的に防止することができる。
（選択Ｅｐｉ層の形成工程）
次に、図７Ａ〜図７Ｃに示すように、第1の溝３ａ内の下部不純物拡散領域５上に選択エピタキシャル成長法により選択Ｅｐｉ層１０を形成する。この工程は、下部不純物拡散領域５上に半導体選択成長層１０を形成することにより、従来の下部不純物拡散領域５をかさ上げするものである。この構成をとることで、下部不純物拡散領域５とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。第1の溝３ａ内において、ワード線７ａと選択Ｅｐｉ層１０とは絶縁膜（第３の絶縁膜）８ａによって電気的に絶縁される。なお、図７Ａにおいては、絶縁膜（第２の絶縁膜）６を省略している。
次に、図７Ａ〜図７Ｃに示すように、第1の溝３ａ内の下部不純物拡散領域５上に選択エピタキシャル成長法により選択Ｅｐｉ層１０を形成する。この工程は、下部不純物拡散領域５上に半導体選択成長層１０を形成することにより、従来の下部不純物拡散領域５をかさ上げするものである。この構成をとることで、下部不純物拡散領域５とビット線コンタクトとの良好な電気的接続が図られていると共に、ビット線コンタクトが短小化され、低抵抗化が図られている。第1の溝３ａ内において、ワード線７ａと選択Ｅｐｉ層１０とは絶縁膜（第３の絶縁膜）８ａによって電気的に絶縁される。なお、図７Ａにおいては、絶縁膜（第２の絶縁膜）６を省略している。
具体的には例えば、基板としてシリコン単結晶基板を用いる場合、チャンバー内の圧力が１５Ｔｏｒｒで、かつチャンバー内の温度が８００℃の水素雰囲気下において、チャンバー内にジクロロシラン（ＳｉＨ2Ｃｌ2）を２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を１００ｍｌ／ｍｉｎの条件で供給することで、シリコンが露出している下部不純物拡散領域５上に例えば、厚さ４０ｎｍのシリコン層がエピタキシャル成長する。すなわち、シリコン単結晶基板をシード層として優先的にシリコン層がエピタキシャル成長する。
次に、図８Ａ〜図８Ｃに示すように、全面を絶縁膜（第４の絶縁膜）１２で覆う。なお、図８Ｂにおいては、絶縁膜（第４の絶縁膜）１２と絶縁膜（第３の絶縁膜）８とは便宜上、区別せずに一体に描いている。
具体的には例えば、ＣＶＤ法によって、半導体選択成長層１０を覆うと共に第1の溝３ａ内を埋め込まない厚さで、全面にシリコン窒化膜（第４の絶縁膜）１２を成膜する。より詳細には、半導体選択成長層１０を覆い、絶縁膜（第３の絶縁膜）８を介してワード線７ａの上方及び第１の溝３ａの側壁上、絶縁膜マスク２上、及び、第２の溝３ｂ内の素子分離層用導電層上にシリコン窒化膜１２を形成する。また、後述する導電膜（ビット線コンタクト）が隣接して離間する半導体選択成長層１０の間に入り込まないように、第1の溝３ａ内においてｙ方向（第１の方向）で隣接して離間する半導体選択成長層１０の間にシリコン窒化膜１２を埋め込む。この際に、第２の溝３ｂ内も絶縁膜（第４の絶縁膜）１２を埋め込む。図８Ｂ及び図８Ｃに示すように、シリコン窒化膜１２は、半導体選択成長層１０上に形成された部分１２ａと、絶縁膜（第３の絶縁膜）８を介してワード線７ａの上方及び第１の溝３ａ内の側壁上に形成された部分１２ｂと、絶縁膜マスク２上に形成された部分１２ｃと、隣接する半導体選択成長層１０の間に埋め込まれた部分１２ｄと、第２の溝３ｂ内で素子分離層用導電層７ｂ上に形成された部分１２ｅとからなる。
次に、図９Ａ〜図９Ｃに示すように、第1の溝３ａ内において、半導体選択成長層１０上に形成されている絶縁膜（第４の絶縁膜）１２ａを除去して、半導体選択成長層１０の表面１０ａを露出させる。
具体的には例えば、全面に形成したシリコン窒化膜（第４の絶縁膜）１２上に、フォトリソグラフィ技術を用いて、半導体選択成長層１０上に形成されている部分１２ａの上方を含むｙ方向にライン状に開口を有するパターニングされたフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして異方性のドライエッチング法によるエッチバックを行って、形成したシリコン窒化膜１２のうち、半導体選択成長層１０上に形成されている部分１２ａを含むｙ方向に沿ってライン状の部分を除去して、半導体選択成長層１０の表面１０ａを露出させる。この際に、半導体選択成長層１０上のシリコン窒化膜１２ａと共に、隣接する半導体選択成長層１０間のシリコン窒化膜１２ｄも同時にエッチングされるので、図９Ｃに示すように、半導体選択成長層１０の間に埋め込まれた部分１２ｄは半導体選択成長層１０の表面１０ａと面一となる。
（ビット線コンタクト及びビット線の形成工程）
次に、図１０に示すように、半導体選択成長層１０上にビット線コンタクト及びビット線を形成する。
次に、図１０に示すように、半導体選択成長層１０上にビット線コンタクト及びビット線を形成する。
まず、全面に、ビット線コンタクト及びビット線用の導電膜１６(１３，１４)及びその上にマスクとなる絶縁膜１５を形成する。
具体的には例えば、全面にまず、第1の溝３ａ内を埋め込むと共に、絶縁膜マスク２上に形成されて隣接する第1の溝３ａを連結する厚さで、不純物をドープしたポリシリコン層１３を成膜する。なお、不純物をドープしたポリシリコン層１３は、ＣＶＤ法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。次に、この不純物ドープポリシリコン層１３上に、窒化タングステン（ＷＮ）膜とタングステン（Ｗ）膜とを順次堆積させることによりＷ／ＷＮ膜１４を形成する。さらに、このＷ／ＷＮ膜１４の上に、マスクとなるシリコン窒化膜（絶縁膜）１５を形成する。
次に、従来公知のリソグラフィ及びドライエッチング技術を用い、Ｗ／ＷＮ膜１４およびポリシリコン層１３からなる積層膜をライン形状にパターニングすることにより、図１に示すようなＷ／ＷＮ膜１４ａ及びポリシリコン層１３ａからなるビット線１６ａを形成することができる。
ポリシリコン層１３ａは、半導体選択成長層１０と電気的に接続してビット線コンタクトの機能を有すると共に、ｘ方向（第１の方向）に延在して隣接するビット線コンタクトとに電気的に接続してビット線の機能をも有する。
次に、従来公知のリソグラフィ及びドライエッチング技術を用い、Ｗ／ＷＮ膜１４およびポリシリコン層１３からなる積層膜をライン形状にパターニングすることにより、図１に示すようなＷ／ＷＮ膜１４ａ及びポリシリコン層１３ａからなるビット線１６ａを形成することができる。
ポリシリコン層１３ａは、半導体選択成長層１０と電気的に接続してビット線コンタクトの機能を有すると共に、ｘ方向（第１の方向）に延在して隣接するビット線コンタクトとに電気的に接続してビット線の機能をも有する。
本発明の半導体装置の製造方法では、第１の溝３ａの底面３Ａに半導体選択成長層１０を形成して、底面３Ａをかさ上げされている分、ビット線コンタクトの分離のために深くドライエッチングする必要がなく、ビット線コンタクトの分離が容易となる。また、ビット線コンタクト形成用のフォトレジストも不要である。
（キャパシタの形成工程）
次に、図１１Ａ〜図１１Ｃを用いて、キャパシタの形成工程を説明する。図１１Ａはビット線１６を水平に切る面における平面図を示す。なお、図１１Ａにおいてはシリコン窒化膜２１を図示省略している。
次に、図１１Ａ〜図１１Ｃを用いて、キャパシタの形成工程を説明する。図１１Ａはビット線１６を水平に切る面における平面図を示す。なお、図１１Ａにおいてはシリコン窒化膜２１を図示省略している。
まず、ビット線構造（ビット線１６ａ及びシリコン窒化膜マスク１５ａ）を覆う絶縁膜２１を形成する。
具体的には例えば、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法を用いて、全面にシリコン窒化膜２１を成膜する。次いで、このシリコン窒化膜２１を全面エッチバックすることにより、ビット線１６ａ及びシリコン窒化膜マスク１５ａの側面と、シリコン窒化膜マスク１５ａの上面を覆うシリコン窒化膜２１を形成する。
具体的には例えば、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法を用いて、全面にシリコン窒化膜２１を成膜する。次いで、このシリコン窒化膜２１を全面エッチバックすることにより、ビット線１６ａ及びシリコン窒化膜マスク１５ａの側面と、シリコン窒化膜マスク１５ａの上面を覆うシリコン窒化膜２１を形成する。
次に、第１の層間絶縁膜２２を成膜し、第１の層間絶縁膜２２に容量コンタクトホール２３を形成する。
具体的には例えば、ＣＶＤ法を用いて、全面に、B（ボロン）及びP（リン）を含有するＳｉＯ２膜、即ち、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する。そして、リフロー処理を行うことにより、第１の層間絶縁膜２２を成膜する。次いで、容量側コンタクトホールパターンを有するマスク（図示せず）を用いて、異方性ドライエッチングによって第１の層間絶縁膜２２及びその下の絶縁膜２をエッチングすることにより、容量コンタクトホール２３を形成する。容量コンタクトホール２３と上部不純物拡散領域４とが重なる部分において、容量コンタクトホール２３から上部不純物拡散領域４の表面を露出させる。
具体的には例えば、ＣＶＤ法を用いて、全面に、B（ボロン）及びP（リン）を含有するＳｉＯ２膜、即ち、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する。そして、リフロー処理を行うことにより、第１の層間絶縁膜２２を成膜する。次いで、容量側コンタクトホールパターンを有するマスク（図示せず）を用いて、異方性ドライエッチングによって第１の層間絶縁膜２２及びその下の絶縁膜２をエッチングすることにより、容量コンタクトホール２３を形成する。容量コンタクトホール２３と上部不純物拡散領域４とが重なる部分において、容量コンタクトホール２３から上部不純物拡散領域４の表面を露出させる。
次に、容量コンタクトホール２３を充填する容量コンタクトプラグ２３を形成し、さらに、容量コンタクトプラグ２３の上に、容量コンタクトパッド２４を形成する。
具体的には例えば、ＬＰ−ＣＶＤ法を用いて、不純物をドープしたポリシリコンで容量コンタクトホール２３ａを埋め込む。次いで、ＣＭＰ法によってポリシリコンを研磨除去することにより、シリコン窒化膜２１の最上面、第１の層間絶縁膜２２の上面、及び容量コンタクトホール２３ａを埋め込んだ不純物をドープしたポリシリコンの上面が面一になるようにして、容量コンタクトホール２３ａを充填して容量コンタクトプラグ２３を形成する。
具体的には例えば、ＬＰ−ＣＶＤ法を用いて、不純物をドープしたポリシリコンで容量コンタクトホール２３ａを埋め込む。次いで、ＣＭＰ法によってポリシリコンを研磨除去することにより、シリコン窒化膜２１の最上面、第１の層間絶縁膜２２の上面、及び容量コンタクトホール２３ａを埋め込んだ不純物をドープしたポリシリコンの上面が面一になるようにして、容量コンタクトホール２３ａを充填して容量コンタクトプラグ２３を形成する。
次いで、容量コンタクトプラグ２３上に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次成膜して積層膜を形成する。次に、この積層膜をパターニングして、容量コンタクトパッド２４を形成する。
次に、容量コンタクトパッド２４に接続する下部電極３１を形成し、次いで、容量絶縁膜３２、上部電極３３を形成してキャパシタ３０を形成する。
具体的には、シリコン窒化膜２１上及び第１の層間絶縁膜２２上に容量コンタクトパッド２４を覆うように、例えばシリコン窒化膜を用いてストッパー層２５を形成する。次に、ストッパー層２５上に図示しないシリコン酸化膜（ＳｉＯ２膜）を成膜する。フォトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたフォトレジスト（図示せず）を形成し、次いで、このフォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド２４と対向するシリコン酸化膜（図示せず）及びストッパー層２５をエッチングすることで、容量コンタクトパッド２４を露出するシリンダーホール（図示せず）を形成する。その後、フォトレジスト（図示せず）を除去する。次に、シリンダーホール（図示せず）の内面、及び容量コンタクトパッド２４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、この導電膜よりなり、かつ王冠形状とされた下部電極３１を形成する。次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）を除去する。次いで、ストッパー層２５の上面を露出させる。次いで、ストッパー層２５の上面、及び下部電極３１を覆うように容量絶縁膜３２を形成する。さらに、容量絶縁膜３２の表面を覆うように上部電極３３を形成する。これにより、各容量コンタクトパッド２４上に、下部電極３１、容量絶縁膜３２、及び上部電極３３よりなるキャパシタ３０が形成される。
その後、上部電極３３の上面３３ａに、図示していない層間絶縁膜、ビア、配線等を形
成することで、本実施の形態の半導体装置１００が製造される。
その後、上部電極３３の上面３３ａに、図示していない層間絶縁膜、ビア、配線等を形
成することで、本実施の形態の半導体装置１００が製造される。
１ 半導体基板
１ａ 素子形成領域（活性領域）
１ａａ 半導体ピラー
１ｂ 素子分離領域
２ 絶縁膜マスク（第１の絶縁膜）
３ａ（３） 第1の溝
３Ａ 底面
３ｂ（３） 第２の溝
４ａ、４ｂ 上部不純物拡散領域（上部拡散層）
５ 下部不純物拡散領域（下部拡散層）
６ａ、６ｂ ゲート絶縁膜（第２の絶縁膜）
７ａ、７ｂ ワード線
７ｃ 素子分離用導電層
８、８ａ 絶縁膜（第３の絶縁膜）
１０ 半導体選択成長層
１２ 絶縁膜（第４の絶縁膜）
１６ 導電膜
１６ａ ビット線
３０ キャパシタ
１００ 半導体装置
１ａ 素子形成領域（活性領域）
１ａａ 半導体ピラー
１ｂ 素子分離領域
２ 絶縁膜マスク（第１の絶縁膜）
３ａ（３） 第1の溝
３Ａ 底面
３ｂ（３） 第２の溝
４ａ、４ｂ 上部不純物拡散領域（上部拡散層）
５ 下部不純物拡散領域（下部拡散層）
６ａ、６ｂ ゲート絶縁膜（第２の絶縁膜）
７ａ、７ｂ ワード線
７ｃ 素子分離用導電層
８、８ａ 絶縁膜（第３の絶縁膜）
１０ 半導体選択成長層
１２ 絶縁膜（第４の絶縁膜）
１６ 導電膜
１６ａ ビット線
３０ キャパシタ
１００ 半導体装置
Claims (12)
- 半導体基板に、第１の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第２の溝とを前記第１の方向に直交する第２の方向に交互に離間して有し、
前記第1の溝内にはワード線が形成されており、前記第２の溝には素子分離用導電層が埋設されていると共に、前記第1の溝の底面から下方の領域に延在する下部不純物拡散領域を有し、
前記ワード線は前記第1の溝内の前記第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜を介して形成されてなると共に、第３の絶縁膜で覆われており、
前記素子分離用導電層は前記ワード線と同じ材料が埋め込まれてなり、
前記第1の溝の底面上に、前記下部不純物拡散領域に電気的に接続すると共に、前記第３の絶縁膜によって前記ワード線と電気的に絶縁された半導体選択成長層を備え、
前記半導体選択成長層上にビット線コンタクトを備えている、ことを特徴とする半導体装置。 - 前記ビット線コンタクトはビット線と一体に形成されてなることを特徴とする請求項１に記載の半導体装置。
- 前記第1の溝が延在する方向において隣接する前記半導体選択成長層の間は、前記半導体選択成長層の上面と面一に第４の絶縁膜が形成されていることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
- 前記第1の溝と前記第２の溝との間に形成されてなる半導体ピラーの上部に上部不純物拡散領域が形成されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
- 前記下部不純物拡散領域の不純物濃度は前記上部不純物拡散領域の不純物濃度より高いことを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
- 前記上部不純物拡散領域の底面は平坦に形成されてなり、前記下部不純物拡散領域の底面は湾曲に形成されてなることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
- 前記上部不純物拡散領域上にコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項４から６のいずれか一項に記載の半導体装置。
- 半導体基板に、第１の方向に延在する複数の第1の溝と該第1の溝よりも幅が狭くかつ該第1の溝に平行に延在する複数の第２の溝とを前記第１の方向に直交する第２の方向に交互に離間して有する半導体装置の製造方法であって、
前記半導体基板に、前記第１の方向及び前記第２の方向に交差する第３の方向に延在する複数の素子分離領域を形成すると共に、これによって隣接する素子分離領域間に素子形成領域を形成する工程と、
前記半導体基板に、第１の絶縁膜をマスクとして前記第1の溝と前記第２の溝とを形成して、前記第1の溝と前記第２の溝と前記素子分離領域とによって区画された半導体ピラーを形成する工程と、
前記第1の溝及び前記第２の溝の内壁に第２の絶縁膜を形成する工程と、
前記第1の溝の前記第１の方向に平行でかつ対向する側壁のそれぞれに前記第２の絶縁膜を介して導電膜を形成すると共に、前記第２の溝内に導電膜を埋設する工程と、
前記第1の溝内及び第２の溝内の前記導電膜を覆うように、全面に第３の絶縁膜を形成する工程と、
前記第1の溝内の底面に形成されている前記第２の絶縁膜及び前記第３の絶縁膜を除去して前記底面を露出させる工程と、
前記半導体ピラーの上部に上部不純物拡散領域を形成すると共に、前記第1の溝の前記底面から下方の領域に延在する下部不純物拡散領域を形成する工程と、
前記第1の溝内の前記下部不純物拡散領域上に選択エピタキシャル成長法により半導体選択成長層を形成する工程と、
前記半導体選択成長層上にビット線コンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記半導体選択成長層を形成する工程の後に、
前記第1の溝内の前記半導体選択成長層を覆うと共に、前記第２の溝内を埋め込むように、全面に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をエッチングして、前記第1の溝内の前記半導体選択成長層を露出させる工程と、を実施し、
その後に、前記ビット線コンタクトを形成する工程を実施することを特徴とする請求項８に記載の半導体装置の製造方法。 - 前記上部不純物拡散領域及び前記下部不純物拡散領域を形成する工程において、前記上部不純物拡散領域は前記第１の絶縁膜を介した不純物イオン注入によって形成されることを特徴する請求項８又は９のいずれかに記載の半導体装置の製造方法。
- 前記上部不純物拡散領域及び前記下部不純物拡散領域を形成する工程は、２段階の不純物イオン注入によって行うことを特徴する請求項８から１０のいずれか一項に記載の半導体装置の製造方法。
- 前記２段階の不純物イオン注入のうち、第１回目の不純物イオン注入は第１の注入量で行い、第２回目の不純物イオン注入は投影飛程が前記第１の絶縁膜中となる加速条件下で前記第１の注入量より高い注入量で行うことを特徴する請求項１１に記載の半導体装置の製造方法。
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