KR20070098504A - 반도체 기억장치 - Google Patents

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KR20070098504A
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capacitor
oxide
dielectric
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유이치 마츠이
히로시 미키
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

[과제]
F85nm의 DRAM용 커패시터 유전체막으로서 개발이 진척되고 있는 HfO2막이나 ZrO2막은 비유전율(比誘電率)이 20∼25이기 때문에, F65nm 이후의 DRAM에 적용하기가 곤란했었다. 또한, 큐빅 형상을 안정화시킴으로써 고유전율화(高誘電率化)하는 방법으로는, 결정입계(結晶粒界)에 기인하는 리크 전류밀도가 현저해지므로, 커패시터 절연막으로의 적용은 어렵다는 과제가 있었다.
[해결 수단]
HfO2이나 ZrO2를 주요 재료로 하여 Y나 La 등의 이온 반경이 큰 원소의 산화물을 첨가하면, 주요 재료의 산소 배위수(配位數)가 증대해서 비정질(非晶質)에서도 비유전율이 30 이상으로 증대하므로, F65nm 이후의 DRAM의 커패시터 유전체막에 적용할 수가 있다.
결정입계, 화학적 기상성장법, 유전체층

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1a는, 본 발명의 실시예1을 설명하기 위해서, 공정 순으로 나타낸 종(縱)
단면도이다.
도 1b는, 본 발명의 실시예1을 설명하기 위해서, 공정 순으로 나타낸 종(縱)
단면도이다.
도 1c는, 본 발명의 실시예1을 설명하기 위해서, 공정 순으로 나타낸 종(縱)단면도이다.
도 1d는, 본 발명의 실시예1을 설명하기 위해서, 공정 순으로 나타낸 종(縱)단면도이다.
도 2a는, 본 발명의 실시예2를 설명하기 위해서, 공정 순으로 나타낸 종(縱)단면도이다.
도 2b는, 본 발명의 실시예2를 설명하기 위해서, 공정 순으로 나타낸 종(縱)
단면도이다.
도 2c는, 본 발명의 실시예2를 설명하기 위해서, 공정 순으로 나타낸 종(縱)
단면도이다.
도 2d는 본 발명의 실시예2를 설명하기 위해서, 공정 순으로 나타낸 종(縱)
단면도이다.
도 3은, 본 발명의 실시예3을 설명하는 공정의 종(綜)단면도이다.
도 4a는, 본 발명의 실시예4를 설명하기 위하여 공정 순으로 나타낸 종(縱)
단면도이다.
도 4a는, 본 발명의 실시예4를 설명하기 위하여 공정 순으로 나타낸 종(縱)
단면도이다.
도 4c는, 본 발명의 실시예4를 설명하기 위하여 공정 순으로 나타낸 종(縱)단면도이다.
도 5는, 본 발명의 실시예5를 설명하는 공정의 종(縱)단면도이다.
[부호의 설명]
1 … 반도체기판
2 … 홈(溝)
3, 4, 13, 14, 18, 23, 24, 32 … 실리콘 산화막
5, 10 … N형 반도체영역
6 … P형 웰
7, 328 … 게이트 산화막
8 … 게이트 전극
9, 11, 19, 27, 103, 108, 325 … 실리콘 질화막
12, 22, 33 … SOG막
15, 16 … 콘택트 홀
17, 26, 34, 102 … 플러그
20 … TiSi2 층
21 … 사이드 월 스패이서
25 … 관통 구멍(through hole)
28 … 절연막
29, 105, 201 … 하부전극
30, 106, 203 … 유전체막
31, 107, 205 … 상부전극
35 … 제 2층 배선
36, 37 .…TiN 막
38 … Ti 막
101…플러그 부층간 절연막
104, 109 … 커패시터 부층간 절연막
202, 204 … 배리어층
301 … P형 실리콘 기판
302 ~ 307 … N웰 영역
308 ~ 310 … P웰 영역
311 … 소자분리 산화막
312 ~ 314 … MIM 커패시터
315 … 다결정 실리콘 배선층
316 ~ 319 … 비어 홀
320 … 제 1층의 금속 배선층
321 … 제 2층의 금속 배선층
322 … 제 3층의 금속 배선층
323 … 제 4층의 금속 배선층
324 … 제 5층의 금속 배선층
326 … 실리사이드층
327 … 사이드 스패이서
본 발명은, 반도체장치 및 그 제조 방법에 관한 것이며, 특히 커패시터를 갖는 반도체장치, 예를 들면 다이나믹 랜덤 액서스 메모리 (Dinamic Random Access
Memory : DRAM), 및 그 제조 방법에 적용시 유효한 기술에 관한 것이다.
DRAM을 비롯하여 LSI를 갖는 반도체장치에서는, 고집적화에 따라 커패시터 면적이 축소한다. 그럼에도 불구하고, 소프트 에러를 방지하기 위해서는 메모리의 판독에 필요한 일정한 축적 전하량을 확보해야 한다. 즉, 반도체장치를 고집적화하기 위해서는, 단위 면적당의 축적 전하량을 증대시킬 필요가 있다.
DRAM의 미세화가 진행되면서, 축적 용량의 확보는 점점 더 엄격해지고 있으며, 커패시터 유전체막으로의 고유전율 재료의 채용이 검토되고 있다. 지금까지 커 패시터 유전체막으로서 사용되어 온 SiO2 (비유전율 : 약4)나 Si3N4 (비유전율: 약7)을 대신하여, 예를 들면, Al203 (비유전율은 약9), HfO2 (비유전율은 20∼25), ZrO2
(비유전율은 20∼25), 및 Ta205 (비유전율은 약25) 등을 들 수 있다.
또한, 최소가공 치수가 0.1㎛ 이하와 같은 기가 비트 세대의 DRAM에서는,
가령 고유전율 재료를 적용하여도, 축적 전하량을 더욱 증대시키기 위해서 심공(深
孔)이나 凸형 등의 입체구조 커패시터를 형성해야 한다. 이로 인해, 단차피복성(段差被覆性)이 높은 화학적 기상성장법 (Chemical Vapor Deposition : CVD)을 이용해서 유전체막을 퇴적해야 한다. 즉, 고유전율 재료로서의 전기적 특성뿐만 아니라, CVD법에 의한 성막(成膜)기술의 확립도 불가결하다.
또, 유기 금속원료와 산화제를 교대로 공급함으로써 유전체막을 형성하는 원자층성장법(Atomic Layer Deposition : ALD)도 CVD법에 포함된다.
지금까지의 DRAM에서는, 다결정 실리콘막을 하부전극에 이용하는 Meta1-
Insulator-Semiconductor(MIS)구조의 커패시터가 채용되어 왔다.그러나, MIS구조에서는, 유전체막의 형성중 및 열처리중에 하부전극과의 계면에 성장하는 SiO2 층이 실질적인 축적용량을 저하시키기 때문에, 실효 막두께(Effective Oxide Thickness: EOT)의 저감은 곤란하다. 이로 인해, EOT가 1.5nm 이하의 커패시터를 실현하기 위해서는, 하부전극에 금속재료를 이용해서 계면 기생(寄生) 용량을 제로로 할 수 있는 Metal-Insulator-Metal(MIM)구조의 커패시터가 필수적이 된다. 단지, MIS 구조 커패시터에서 계면에 형성되는 SiO2층은, 기생 용량으로서 축적 용량을 저하시키는 한편, 리크 전류의 저감에 크게 기여하고 있다.
이 SiO2 층이 없는 MIM 구조 커패시터에서는, 유전체막 자체로 리크 전류를 억제해야 하기 때문에, 그 실용화는 쉽지 않다. 현시점에서 DRAM에 적용가능한 MlM구조 커패시터로서는, 상하부 전극에 TiN막을 이용해서 유전체에 Al203막을 이용한 TiN/Al203 /TiN 구조를 들 수 있다.
또한, 유전체막에 HfO2 이나 HfO2 알루미네이트 (HfO2과 Al203의 적층구조)를
이용하는 MIM 구조 커패시터가 차세대의 DRAM용으로서 검토되고 있다.
[발명이 해결하려고 하는 과제]
International Technology Roadmap for Semiconductor (ITRS)에 의하면, 테크놀로지 노드가 65nm(이하, F65nm로 기재)의 DRAM에서는 EOT가 0.18nm이하의 커패시터가 필요하게 된다. 유전체막의 물리 막두께의 하한을, 직접 터널 전류를 억제할 수 있는 6nm라고 가정하면, 0.8nm 이하의 EOT를 실현하기 위해서는, 비유전율이 30을 넘는 유전체막이 요구된다.
현재 실용화되어 있는 Al203은 비유전율이 약 9이기 때문에, F65nm의 DRAM에
서는 이용할 수 없다. 또한, F85nm을 위해서 개발이 진행되고 있는 HfO2막은 비유전율이 20∼25이기 때문에, F65nm에 적용하는 것은 어렵다. HfO2 알루미네이트도, 그 조성비에 따라 HfO2과 Al203의 중간 비유전율(比誘電率)이 되기 때문에, F65nm으로의 적용은 곤란하다. 즉, F65nm의 DRAM에 적용가능한 커패시터 유전체 재료는 지금까지 찾아낼 수 없었다.
F85nm에서는, 상하부 전극에 TiN막을 이용해서 유전체에 HfO2 나 HfO2 알루미네이트를 이용하는 MIM 구조 커패시터가 유망한 것으로 생각되고 있다. 이로 인해, F65nm에서는 기술적 연속성을 중시하여 TiN전극을 그대로 채용하는 것이 바람직하다. TiN전극을 전제로 하면, TiO2보다도 산화물이 안정한 유전체 재료가 필요가 된다. 이것은, 산화물생성 자유 에너지가 TiO2보다도 작은 유전체 재료 (예를 들면 Ta205)를 이용하면, 유전체막이 환원되어서 TiN전극이 산화되는 결과, 실효적인 용량의 저하(低下)나 리크 전류의 증대를 일으키기 때문이다. 구체적으로는, TiO2보다도 산화물생성 자유 에너지가 작은 (절대치가 큰) Al203, HfO2, ZrO2 등의 유전체 재료를 이용하면 계면이 안정이 된다. Al203은 비유전율이 약 9로 작기 때문에, 비유전율이 20∼25로 큰 HfO2이나 ZrO2을 주요 재료로 하는 유전체 재료의 개발이 바람직하다.
즉, F65nm의 DRAM을 실현하기 위해서는, TiO2보다도 산화물이 안정한 HfO2이나 ZrO2을 주요 재료로 해서 비유전율이 30을 넘는 유전체 재료를 탐색할 필요가 있었다.
지금까지, 비정질(非晶質)의 HfO2막을 400℃ 정도에서 후 열처리하면 결정화하여, 단사정계(單斜晶系) 형상이 안정화하는 것이 알려져 있다. 또한, HfO2막의 비유전율은 결정 구조에 의존하고, 단사정계 형상에서 16∼18, 큐빅 형상에서 29, 정방정계(正方晶系) 형상에서 70이 되는 것이, Physical Review B65호 (2002년) 233106 페이지에 기재되어 있다 (비특허문헌1). 즉, HfO2막은, 비정질(非晶質) 형상에서는 비유전율(比誘電率)이 20~25 정도이지만, 단사정계 형상으로 결정화하면 비유전율이 저하한다. 형상도면(形相圖面)에 의하면, Hf02의 저온안정 형상은 단사정계이며, 단사정계 형상으로부터 정방정계 형상으로 형상 전이하는 온도는 1750℃이며, 정방정계 형상으로부터 큐빅 형상으로의 형상 전이온도는 약2700℃이다. 이것
은, Journal of American Ceramic Society 58호(1975년) 285 페이지에 기재되어 있다 (비특허문헌2). 즉, 반도체 프로세스에 이용할 수 있는 온도영역에서 얻을 수 있는 결정 형상은 단사정계 형상뿐이며, 적어도 열평형 형상으로서 큐빅 형상이나 정방정계 형상을 얻을 수는 없다.
최근, HfO2에 Y203을 4 at.％이상 첨가하고, 600℃ 정도의 열처리를 가하면 큐빅 형상이 안정화하여 비유전율이 27 정도까지 증대하는 것이 보고되었다. 이것
은, Applied Physics Letters 86호(2005년) 102906 페이지에 기재되어 있다 (비특허문헌3). 이 보고에서는, Y203첨가 HfO2막을 게이트 절연막에 적용하는 것을 목적으로 하고 있다. ZrO2 에 Y203을 첨가하면 저온에서 큐빅 형상이 안정화하는 것은 이 미 알려져 있으며, HfO2 에서도 같은 메커니즘으로 저온안정 형상이 변화되고 있다고 생각할 수 있다.
[비특허문헌1] Physical Review B65호(2002년) 233106 페이지
[비특허문헌2] Journal of American Ceramic Society 58호(1975년) 285페이지
[비특허문헌3] Applied Physics Letters 86호(2005년) 102906 페이지
[과제해결을 위한 수단]
본원 발명의 골자는, 커패시터용 유전체층으로서, (1)산화 하프늄과 산화 이트륨의 고용체(固溶體)로 이루어진 유전체층 혹은 산화 하프늄과 산화 이트륨의 적층구조로 이루어진 유전체층, (2)산화 하프늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 하프늄과 산화 란탄의 적층구조로 이루어진 유전체층, (3)산화 지르코늄과 산화 이트륨의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 이트륨의 적층구조로 이루어진 유전체층, (4)산화 지르코늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 란탄의 적층구조로 이루어진 유전체층 군(群)의 어느 하나를 이용하는 것이다. 각층의 형태로서, 각 원소의 고용체 혹은 적층구조를 이용할 수 있다.
본원의 제1의 발명은, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 이트륨의 고용체로 이루어진 유전체층 혹은 산화가 하프늄과 산화 이트륨의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부 전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되
며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치다.
본원 발명의 제2의 발명은, 기판과, 상기 기판상에 배치된 MOS트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와,상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 하프늄과 산화 란탄의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법(氣相成長法)에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치다.
본원의 제3의 발명은, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 이트륨의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 이트륨의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치다.
본원의 제4의 발명은, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 란탄의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치다.
본원의 여러 형태에 의하면, F65 이하 (테크놀로지 노드 65nm이하)의 반도체기억장치를 실용적인 것으로서 실현할 수 있다. 이 경우, 해당 유전체층의 두께는,
실제로 5nm 이상 10nm 이하를 이용하는 것이 된다.
[발명을 실시하기 위한 최선의 형태]
본원 발명의 여러 가지 실시형태를 구체적으로 설명하기에 앞서, 본원 발명에 적용하는 커패시터 유전체막에 대해서 상세히 설명한다.
상기 각 문헌에 있어서의 각 재료를 직접 커패시터 유전체막에 적용하기 어려웠다. 각 재료에 관한 어려운 점은 상기에 설명했지만, 더욱이, 예를 들면, 상기 비특허문헌3에 있어서의 HfO2이나 ZrO2를 결정화하면, 결정입계(結晶粒界)에 기인하는 리크 전류밀도가 현저해지기 때문에, 게이트 절연막보다도 리크 전류밀도의 허용치가 몇 자리 낮은 커패시터 유전체막에 적용하기는 어렵다.
그런고로 우리는, HfO2과 Y203의 고용체를 비정질(非晶質)로 형성하고, 그 전
기적 특성을 평가했다. 그 결과, 결정화할 경우에 비해서 리크 전류를 크게 저감할 수 있음과 동시에, 비유전율(比誘電率)은 30 이상으로 증대하는 것을 알아냈다. 비정질이지만 비유전율이 증대하는 현상은 지금까지 보고되어 있지 않고 있으며, 그 원인은 큐빅 형상의 안정화에 기인하는 것은 아닌 것이 분명하다.
Y203 을 첨가하면 HfO2의 비유전율이 증대하는 원인으로서, 산소 배위수의 증대를 생각할 수 있다. Y의 이온 반경은 1.02Å이며, Hf의 0.83Å에 비해서 크다. 일반적으로, 산화물 중에 이온 반경이 큰 원소를 첨가하면 입체장해에 의해 산소 배위수가 증대한다고 알려져 있다. 이것은, HfO2의 안정 형상이 7배위의 단사정계
(單斜晶系) 형상이며, 이온 반경이 큰 Y를 첨가하면 8배위의 큐빅 형상이 안정화하는 것과 모순되지 않는다. 즉, Y203첨가 HfO2막이 비정질이지만 비유전율이 높은 것은, 산소 배위수가 증대하는 것이 직접적 원인이며, 안정한 결정 형상(形相)이 변화되는 것은 산소 배위수의 차이가 반영되어 있는 것에 불과하다고 생각한다.
상기의 메커니즘으로부터, La의 이온 반경은 1.16Å으로 크기 때문에, HfO2에 La203을 첨가해도 마찬가지로 비유전율이 증대한다고 생각할 수 있다. 또한, ZrO2에 Y203 나 La203 을 첨가해도 같은 효과를 얻을 수 있을 것이다.
그런고로 우리는, HfO2와 La203의 고용체, ZrO2과 Y203의 고용체, 및 ZrO2
과 La203의 고용체를 비정질에서 형성하고, 그 전기적 특성을 평가했다. 그 결과,
HfO2와 La203의 고용체와 같이, 결정화할 경우에 비해서 리크 전류를 크게 저감할 수 있음과 동시에, 비유전율은 30 이상으로 증대하는 것을 알아냈다. 즉, HfO2이나 ZrO2을 주요 재료로서, Y203이나 La203등의 이온 반경이 큰 원소의 산화물을 첨가하면, 주요 재료의 산소 배위수가 증대하여 비유전율이 증대함으로써, F65nm의 DRAM에 적용가능한 커패시터 유전체막을 얻을 수 있다고 결론지을 수 있다.
첨가하는 산화물의 조성비는 5％ 이상 50％ 이하, 보다 바람직하게는 7％이상 50％ 이하이면 좋다. 조성비가 작으면, 산소 배위수가 증대하지 않으므로, 비유전율의 증대 효과를 얻을 수 없다. 또한, 조성비가 크면, 주요 재료의 산화물과 첨가 산화물의 상분리(相分離)가 생기므로, 역시 비유전율의 증대 효과를 얻을 수 없 다.
고집적DRAM에서는 입체구조의 커패시터가 이용되므로, 유전체막은 피복율이
높은 CVD법을 이용해서 퇴적해야 한다. 예를 들면, Y를 포함하는 유기금속재료와 Hf를 포함하는 유기금속재료를 산화성 분위기 중에서 공급하면, Y203첨가 HfO2막을 성막할 수가 있다. 또한, Y를 포함하는 유기금속재료와 Zr을 포함하는 유기금속재료를 산화성 분위기 중에서 공급하면, Y203첨가 ZrO2막을 성막할 수가 있다. 또한, La를 포함하는 유기금속재료와 Hf를 포함하는 유기금속재료를 산화성 분위기 중에서 공급하면, La203첨가 HfO2막을 성막할 수가 있다. 또한, La를 포함하는 유기금속재료와 Zr를 포함하는 유기금속재료를 산화성 분위기 중에서 공급하면, La203 첨가 ZrO2막을 성막할 수가 있다.
또한, ALD법으로 유전체막을 형성할 경우는, 2종류의 유기금속원료를 동시에 공급할 수가 없으므로, 유전체막은 적층구조가 된다. 주요 재료의 산화물을 A, 첨가 산화물을 B 라고 하면, 예를 들어, 하부전극측에서 ABABAB…가 되는 적층구조를 형성해도 좋고, AABAABAAB…와 같이 비율을 바꾸어도 좋다. 적층구조의 경우라도, 고용체의 경우와 같이, 산소 배위수의 증대에 의한 비유전율의 증대 효과를 얻을 수 있다. 단지, 상하부 전극과 접하는 산화물재료는 그 물성에 따라 선택해야 한다. 예를 들면, TiN전극을 이용할 경우에는, TiO2보다도 산화물생성 자유 에너지가 큰 산화물재료가 전극에 접하도록 적층구조를 형성하는 것이 바람직하다. 또한, 커패시터의 리크 전류밀도를 저감하기 위해서는, 밴드 갭이 넓은 유전체 재료, 또는, 전극재료와의 밴드 오프셋이 큰 유전체 재료가 전극에 접하도록 적층구조를 형성하는 것이 바람직하다.
구체적으로는, Y203이나 La203은, HfO2이나 ZrO2에 비해서 밴드 갭이 일반적으로는 넓기 때문에, Y203이나 La203이 하부전극에 접하는 것과 같은 적층구조로 하면 좋다. 단지, HfO2이나 ZrO2의 형성 방법에 따라서는, Y203이나 La203에 비해서, 질화 티타늄이나 루테늄으로 이루어진 하부전극과의 밴드 오프셋을 크게 할 수가 있기 때문에, 그 경우는, HfO2이나 ZrO2이 하부전극에 접하는 것과 같은 적층구조로 하면 좋다. 이상의 설명으로부터 명백한 것처럼, HfO2이나 ZrO2을 주요 재료로 해서 Y 이나 La등 이온 반경이 큰 원소의 산화물을 첨가하면, 비정질이지만 비유전율이 30 이상으로 증대하기 때문에, F65nm 이후의 DRAM 커패시터 유전체막에 적용할 수가 있다.
이하, 본 발명의 실시예를 도면에 기초해서 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
< 실시예1 >
발명의 실시예1을 도 1a에서 도 1d를 이용해서 설명한다. 이것은, 이온 반경이 큰 원소를 첨가한 유전체막을 이용한 MIM 구조 커패시터의 단면도이다. 예를 들면, 이 MIM 구조 커패시터는, 반도체기억장치, 특히 DRAM 에 적용할 수 있는 것이다.
우선, 하부전극 형성까지의 공정에 대해서, 도 1a와 도 1b를 이용해서 설명한다. 실리콘 산화막으로 이루어진 플러그부 층간절연막(101)의 내부에 다결정 실리콘으로 이루어진 플러그(102)를 형성한다. 플러그(102)는, 메모리 셀 선택용 트랜지스터와 커패시터를 전기적으로 접속하기 위한 것이다.
그 후, 실리콘 질화막(103)과 실리콘 산화막으로 이루어진 커패시터부 층간
절연막(104)을 퇴적하고, 플러그(102)가 노출하도록 커패시터부(部) 층간 절연막
(104)과 실리콘 질화막(103)에 홈(溝)을 형성한다. 커패시터부 층간 절연막(104)은, 예를 들면 테트라 에톡시 실란(Tetra Ethoxy Silane - TEOS)과 오존(03)을 원료로 이용하는 플라즈마 CVD법으로 퇴적한다. 또한, 홈은 포토레지스트를 마스크로 한 드라이 에칭법으로 가공한다.
다음으로, 질화 티타늄으로 이루어진 하부전극(105)을 형성한다. 우선, CVD법에 의해, 기판의 전면에, 예를 들면 막두께가 15nm의 질화 티타늄막을 퇴적한다 (도 1A). 다음으로, 기판의 전면에 포토레지스트를 퇴적하고, 홈의 내부를 포토레지스트로 매립한다 (도시하지 않음). 여기에서, 스퍼터(sputter) 에칭법으로, 커패시터부 층간 절연막(104) 상면의 포토레지스트와 질화 티타늄막을 제거한다.그 후, 홈의 내부에 잔존하는 포토레지스트를 에싱법으로 제거한다. 이렇게 하여 질화 티타늄으로 이루어진 하부전극(105)이 형성된다 (도 1B).
다음으로, 기판의 전면에, 이온 반경이 큰 원소를 첨가한 유전체막(106)을
CVD법으로 퇴적한다 (도 1c). 유전체막(106)은, 예를 들면, Y203첨가 HfO2막, Y203
첨가ZrO2막, La203첨가 HfO2막, 및 La203첨가 ZrO2막 등으로 이루어진다. 막두께에 대해서는, 직접 터널 전류를 억제하기 위해서는 적어도 5nm 이상일 필요가 있고, 충분한 용량을 얻기 위해서는 10nm 이하일 필요가 있다. 결정입계(結晶粒界)에 기인하는 리크전류를 억제하기 위해서는, 유전체막은 비정질인 것이 바람직하다. 단지, 결정화하여도 리크 전류밀도의 증대가 허용치 이하의 범위에 들어있다면 , 다결정 의 유전체를 이용해도 좋다.·
CVD의 원료로서는, HfO2의 경우는 테트라키스(ethylmethylamido) 하프늄, ZrO2의 경우는 테트라키스(ethylmethylamido) 지르코늄, Y203의 경우는 트리스(N, N'- Diisopropylacetamidinate) 이트륨, La203의 경우는 tris(N, N'- Diisopropy
lacetamidinate) 란탄을 예시할 수 있다. 산화제는 03 나 H2O를 이용하면 좋다.
다음으로, 유전체막(106) 상에, 예를 들면 막두께가 15nm인 질화 티타늄막
을 CVD법으로 퇴적한다. 그 후, 질화 티타늄막 상에 포토레지스트를 형성하고, 이 포토레지스트를 마스크로서 질화 티타늄막과 유전체막(106)을 드라이 에칭법으로 가공해서 상부전극(107)을 형성한다 (도 1D).
이렇게 하여, 질화 티타늄으로 이루어진 하부전극(105), 유전체막(106), 및 질화 티타늄으로 이루어진 상부전극(107)으로 구성되는 커패시터를 형성할 수 있
다. 예를 들면, 이 커패시터를 DRAM 메모리 셀 선택용 트랜지스터와 직렬로 접속함으로써 DRAM의 메모리 셀을 구성할 수 있다.
또, 상하부 전극의 재료는 질화 티타늄에 한하지 않고, 상하부 전극의 어느 한쪽, 혹은 양쪽에 루테늄을 이용해도 좋다. 루테늄은 산화되어도 도전체이기 때문에, 질화 티나늄을 이용하는 경우보다도 EOT가 작은 커패시터를 얻을 수 있다.
본 실시예1을 이용하면, 이온 반경이 큰 원소를 첨가한 유전체막을 이용함으로써, EOT가 0.8nm 이하인 MlM구조 커패시터를 형성할 수 있으므로, F65nm인 DRAM을 실현하는 것이 가능해진다.
또, 본 발명에 의하면, 상기의 실시예에 한하지 않고, 본원 명세서의 과제 해결을 위한 수단에 예로 든 각종수단이 각각 적용가능한 것은 말할 필요도 없다.
< 실시예2 >
발명의 실시예2를 도 2a에서 도2d를 이용해서 설명한다. 이것은, 이온 반경
이 큰 원소를 첨가한 유전체막을 이용한 MIM 구조 커패시터의 단면도이다. 예를 들면, 이 MIM 구조 커패시터는, 반도체 기억장치, 특히 DRAM에 적용할 수 있는 것이
다. 단지, 하부전극의 외측 측벽의 일부를 커패시터로서 이용하는 점이 발명의 실시예1과 다르다.
우선, 하부전극 형성까지의 공정에 대해서, 도 2a와 도 2d를 이용해서 설명
한다. 실리콘 산화막으로 이루어진 플러그부 층간 절연막(101) 내부에 다결정 실리콘으로 이루어진 플러그(102)를 형성한다. 플러그(102)는, 메모리 셀 선택용 트랜지스터와 커패시터를 전기적으로 접속하기 위한 것이다.
그 후, 실리콘 질화막(103), 실리콘 산화막으로 이루어진 커패시터부 층간 절연막(104), 실리콘 질화막(108) 및 실리콘 산화막으로 이루어진 커패시터부 층간 절연막(109)을 순차로 퇴적하고, 플러그(102)가 노출되도록 커패시터부 층간 절연막(109), 실리콘 질화막(108), 커패시터부 층간 절연막(104), 및 실리콘 질화막
(108)에 홈을 형성한다. 커패시터부 층간 절연막(104)와 (109)는, 예를 들면 테트라 에톡시 실란(Tetra Ethoxy Silane-TEOS)과 오존(03)을 원료로 이용하는 플라즈
마 CVD법으로 퇴적한다. 또한, 홈은 포토레지스트를 마스크로 한 드라이 에칭법에 의해 가공한다.
다음으로, 질화 티타늄으로 이루어진 하부전극(105)을 형성한다. 우선, CVD
법으로, 기판의 전면에, 막두께가 15nm의 질화 티타늄막을 퇴적한다(도 2a).다음으로, 기판의 전면에 포토레지스터를 퇴적하고, 홈의 내부를 포토레지스트로 매립한다 (도시하지 않음). 여기에서, 스퍼터 에칭법에 의해, 커패시터부 층간 절연막
(109) 상면의 포토레지스트와 질화 티타늄막을 제거한다. 그 후, 홈의 내부에 잔존하는 포토레지스트를 에싱법으로 제거한다. 그 후, 커패시터부 층간 절연막(109)을 웨트 에칭법에 의해 제거한다. 이렇게 하여 질화 티타늄으로 이루어진 하부전극
(105)이 형성된다 (도 2b).
다음으로, 실시예1과 같은 방법을 이용하여, 이온 반경이 큰 원소를 첨가한 유전체막(106)을 CVD법으로 기판의 전면에 퇴적한다 (도 2c).
다음으로, 실시예1로 같은 방법을 이용하여, 상부전극(107)을 형성한다
(도 2d).
이렇게 하여, 질화 티타늄으로 이루어진 하부전극(105), 유전체막(106), 및 질화 티타늄으로 이루어진 상부전극(107)으로 구성되는 커패시터를 형성할 수 있다. 예를 들면, 이 커패시터를 DRAM메모리 셀 선택용 트랜지스터와 직렬에 접속함으로써 DRAM의 메모리 셀을 구성할 수 있다.
또, 상하부 전극의 재료는 질화 티타늄에 한하지 않고, 상하부 전극의 어느 한쪽, 혹은 양쪽에 루테늄을 이용해도 좋다. 루테늄은 산화되어도 도전체이기 때문에, 질화 티타늄을 이용하는 경우보다도 EOT가 작은 커패시터를 얻을 수 있다.
본 실시예2를 이용하면, 이온 반경이 큰 원소를 첨가한 유전체막을 이용함으
로써, EOT가 0.8nm 이하의 MIM 구조 커패시터를 형성할 수 있으므로, F65nm의 DRAM을 실현하는 것이 가능해진다. 또한, 하부전극의 외측 측벽의 일부를 커패시터로서 이용하고 있기 때문에, 실시예1의 경우에 비해, 커패시터 신호량을 증대시켜서 디바이스 동작의 신뢰성을 향상시키는 것이 가능하다. 또는, 커패시터 높이를 저감하여 프로세스 부하를 더욱 줄일 수 있다.
또, 본 발명에 의하면, 상기의 실시예에 한하지 않고, 본원 명세서의 과제
해결을 위한 수단에 예로 든 각종수단이 각각 적용가능한 것은 말할 필요도 없다.
< 실시예3 >
발명의 실시예3을 도 3으로 설명한다. 이것은, 실시예1에서 설명한 MIM 커패시터를 DRAM에 적용한 예이다.
이하, 이 DRAM의 제조 공정을 설명한다.
도3은 본원 발명의 커패시터가 적용되는 DRAM의 단면도이다. 우선, 반도체기판(11)에 소자 분리 영역(4) 및 불순물이 도입된 P형 웰(6)을 형성한다. P형으로 비저항이 10Ωcm 정도의 단결정 실리콘으로 이루어진 반도체기판(1)을 준비하고, 예를 들면 850℃정도로 웨트 산화하여 형성한 막두께 10nm 정도의 얇은 실리콘 산화막(도시하지 않음) 및 예를 들면 CVD법으로 형성한 막두께 140nm 정도의 실리콘 질화막(도시하지 않음)을 반도체기판(1) 상에 퇴적한다. 여기에서는 단결정 실리콘의 반도체기판(1)을 예시하지만, 표면에 단결정 실리콘층을 갖는 SOI(Silicon On Insulator)기판, 또는, 표면에 다결정 실리콘막을 갖는 유리, 세라믹스 등의 유전 체 기판이어도 좋다.
다음으로, 포토레지스트막(도시하지 않음)을 마스크로 해서, 홈(2)이 형성되는 영역의 상기 실리콘 질화막 및 실리콘 산화막을 패터닝하고, 이 실리콘 질화막을 마스크로서 반도체기판(1)을 드라이 에칭함으로써, 소자분리 영역의 반도체기판
(1)에 깊이 300∼400nm 정도의 홈(2)을 형성한다.
다음으로, 상기 포토레지스트막을 제거한 후, 상기 에칭에 의해 홈(2)의 내벽에 생긴 데미지층을 제거하기 위해서, 예를 들어 850∼900℃ 정도의 웨트 산화에 의한 얇은(막두께 10nm 정도의) 실리콘 산화막(35)을 홈(2)의 내벽에 형성하고, 예를 들면 오존(03)과 테트라 엑토시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적된 실리콘 산화막을 300∼400nm 정도의 막두께로 퇴적한다. 이 실리콘 산화막은, 1000℃ 정도로 드라이 산화에 의해 신터링(가벼운 열처리)을 행하여도 좋다.
다음으로, 이 실리콘 산화막을 CMP(Chemical Mechanical Polishing)법으로
연마해서 홈(2) 이외 영역의 실리콘 산화막을 제거하고, 홈(2)의 내부에 실리콘 산화막(4)을 남겨서 소자분리 영역을 형성한다. 또, 이 CMP법에 의한 연마 전에,홈
(2) 영역에 실리콘 질화막을 형성하고, 홈(2) 영역의 실리콘 산화막이 과잉으로 깊게 연마되는 디싱(dishing)을 방지할 수가 있다.
다음으로, 반도체기판(1)의 표면에 잔존하고 있는 실리콘 산화막 및 실리콘
질화막을 예를 들면 열 인산을 이용한 웨트 에칭으로 제거한 후, 메모리 셀을 형성 하는 영역(메모리 어레이)의 반도체기판(1)에 N형 불순물, 예를 들면 P(인)을 이온 주입하여 N형 반도체 영역(5)을 형성하고, P형 불순물, 예를 들면 B(붕소)를 이온 주입하여 P형 웰(6)을 형성한다. 또한, 이 이온주입에 계속하여, MISFET의 문턱치전압을 조정하기 위한 불순물, 예를 들면 BF2(불화 붕소)를 P형 웰(6)에 이온주입
한다. N형 반도체 영역(5)은, 입출력 회로 등으로부터 반도체기판(1)을 통해서 메모 어레이의 P형 웰(6)에 노이즈가 침입하는 것을 방지하기 위해서 형성된다.
다음으로, 반도체기판(1)의 표면을 예를 들면 HF(불산)계의 세정액을 써서
세정한 후, 반도체기판(1)을 850℃ 정도로 웨트 산화하여 P형 웰(6)의 표면에 막두
께 5nm정도의 청정한 게이트 산화막(7)을 형성한다. 특별히 한정은 되지 않지만, 상기 게이트 산화막(7)을 형성한 후, 반도체기판(1)을 NO(산화 질소)분위기중 또는 N20(산화질소)분위기중에서 열처리함으로써, 게이트 산화막(7)과 반도체기판(1)과의 계면에 질소를 편절(偏折)시켜도 좋다 (산질화 처리), 게이트 산화막(7)이 5nm정도까지 얇아지면, 반도체기판(1)과의 열팽창 계수차이에 기인해서 양자의 계면에 생기는 일그러짐이 표면화되고, 핫 커리어의 발생을 유발한다. 반도체기판(1)과의 계면에 편절한 질소는 이 일그러짐을 완화하므로, 상기의 산질화 처리는, 극히 얇은 게이트 산화막(7)의 신뢰성을 향상할 수 있다.
다음으로, 게이트 산화막(7)의 상부에 게이트 전극(8)을 형성한다. 게이트 전극(8)은, 메모리 셀 선택용 MISFET의 일부를 구성하고, 활성영역 이외의 영역에서는 워드 선WL으로서 사용된다. 이 게이트 전극(8)(워드 선WL)의 폭, 즉 게이트
길이는, 메모리 셀 선택용 MISFET의 단 채널 효과를 억제하고, 문턱치 전압을 일정치 이상으로 확보할 수 있는 허용 범위 내의 최소치수로 구성된다. 또한, 인접하는 게이트 전극(8)(워드 선WL)끼리의 간격은, 포토리소그래피의 해상한계에서 결정되는 최소치수로 구성된다. 게이트 전극(8)(워드 선WL)은, 예를 들면 P(인) 등의
N형 불순물이 도프된 막두께 70nm 정도의 다결정 실리콘막을 반도체기판(1) 상에 CVD법으로 퇴적하고, 잇달아 그 상부에 막두께 50nm 정도의 WN(텅스텐 나이트라이드)막과 막두께 100nm 정도의 W막을 스퍼터링법으로 퇴적하고, 다시금 그 상부에 막두께 150nm 정도의 실리콘 질화막(9)을 CVD법으로 퇴적한 후, 포토레지스트막을 마스크로 해서 이들 막을 패터닝함으로써 형성한다. WN막은, 고온열처리시에 W막과 다결정 실리콘막이 반응해서 양자의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 배리어층으로서 기능한다. 배리어층은, WN막 이외에, TiN(티탄 나이트라이드)막 등을 사용할 수도 있다. 게이트 전극(8)(워드 선WL)의 일부를 저저항(低抵抗)의 금속(W)으로 구성한 경우에는, 그 시트 저항을 2∼2.5 Ω / □ 정도로까지 저감할 수 있으므로, 워드 선 지연을 줄일 수가 있다. 또한, 게이트 전극(8)(워드 선WL)을 Al배선 등으로 보강하지 않아도 워드 선 지연을 저감할 수 있으므로, 메모리 셀의 상부에 형성되는 배선층의 수를 1층 줄일 수 있다.
다음으로, 포토레지스트막을 제거한 후, 불산 등의 에칭액을 사용하여, 반도체기판(1)의 표면에 남은 드라이 에칭 찌꺼기나 포토레지스트 찌꺼기 등을 제거한다. 이 웨트 에칭을 하면, 게이트 전극(8)(워드 선WL)의 하부 이외 영역의 게이트 산화막(7)이 깎임과 동시에, 게이트 측벽 하부의 게이트 산화막(7)도 같은 방법으 로 에칭되어 언더 커트가 생기기 때문에, 그대로는 게이트 산화막(7)의 내압이 저하한다. 그러므로, 반도체기판(1)을 900℃ 정도로 웨트 산화함으로써, 깎인 게이트 산화막(7)의 막질(膜質)을 개선한다.
다음으로, P형 웰(6)에 N형 불순물, 예를 들면 P(인)을 이온 주입하고, 게이트 전극(8) 양측의 P형 웰(6)에 N형 반도체 영역(10)을 형성한다. 이로 인해, 메모리 어레이에 메모리 셀 선택용 MISFET가 형성된다.
다음으로, 반도체기판(1) 상에 CVD법으로 막두께 50∼100nm 정도의 실리콘 질화막(11)을 퇴적한 후, 막두께 300nm 정도의 SOG(Spin On Glass)막(12)을 스핀 도포한 후, 반도체기판(1)을 800℃, 1분 정도 열처리해서 SOG막(12)을 신터링한다.또한, SOG막(12)의 상부에 막두께 600nm 정도의 실리콘 산화막(13)을 퇴적한 후, 이 실리콘 산화막(13)을 CMP법으로 연마해서 그 표면을 평탄화한다. 다시금, 실리콘 산화막(13)의 상부에 막두께 100nm 정도의 실리콘 산화막(14)을 퇴적한다. 이 실리콘 산화막(14)은, CMP법으로 연마되었을 때에 생긴 상기 실리콘 산화막(13) 표면의 미세한 흠을 보수하기 위해서 퇴적한다. 실리콘 산화막(13,14)은, 예를 들면 오존(03)과 테트라 엑토시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적한다. 실리콘 산화막(14)을 대신하여 PSG(Phospho Silicate Glass)막 등을 퇴적해도 좋다.
이렇게, 본 실시 형태에서는, 게이트 전극(8)(워드 선WL)의 상부에 리플로
(reflow)성이 높은 SOG막(12)을 도포하고, 다시금 그 상부에 퇴적한 실리콘 산화막
(13)을 CMP법으로 평탄화한다. 이로 인해, 게이트 전극(8)(워드 선WL)끼리의 미세한 극간의 갭필(gapfill)성이 향상함과 동시에, 게이트 전극(8)(워드 선WL) 상부의 절연막 평탄화를 실현할 수가 있다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용
MISFET의 N형 반도체 영역(10)(소스, 드레인) 상부의 실리콘 산화막(14,13) 및 SOG막(12)을 제거한다. 이 에칭은, 실리콘 질화막(11)에 대하는 실리콘 산화막(14,13)
및 SOG막(12)의 에칭 레이트가 커진다는 조건에서 행하며, N형 반도체 영역(10)이나 소자분리 홈(2)의 상부를 덮고 있는 실리콘 질화막(11)이 완전히는 제거되지 않도록 한다. 계속해서, 상기 포토레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용 MISFET의 N형 반도체 영역(10)(소스, 드레인) 상부의 실리콘 질화막(11)
과 게이트 산화막(7)을 제거하는 것에 의해, N형 반도체 영역(10)(소스, 드레인)의
한쪽 상부에 콘택트 홀(15)을 형성하고, 다른 방면의 상부에 콘택트 홀(16)을 형성한다. 이 에칭은, 실리콘 산화막(게이트 산화막(7) 및 소자분리 홈(2) 내의 실리콘 산화막(4))에 대한 실리콘 질화막(11)의 에칭 레이트가 커지는 조건에서 행하며,
N형 반도체 영역(10)이나 소자분리 홈(2)이 깊게 깎이지 않도록 한다. 또한, 이 에칭은, 실리콘 질화막(11)이 이방적(異方的)으로 에칭되는 조건에서 행하며, 게이트 전극(8)(워드 선WL)의 측벽에 실리콘 질화막(11)이 남도록 한다.
이로 인해, 포토리소그래피의 해상(解像) 한계 이하의 미세한 지름을 갖는 콘택트 홀(15,16)이 게이트 전극(8)(워드 선WL)에 대하여 자기정합으로 형성된다.
콘택트 홀(15,16)을 게이트 전극(8)(워드 선WL)에 대하여 자기정합으로 형성
하기 위해서는, 미리 실리콘 질화막(11)을 이방성 에칭하여 게이트 전극(8)(워드선
WL)의 측벽에 사이드월 스패이서를 형성해 두어도 좋다.
다음으로, 포토레지스트막을 제거한 후 불산 + 불화 암모늄 혼합액 등의 에칭액을 써서, 콘택트 홀(15,16)의 저부에 노출한 기판 표면의 드라이 에칭 찌꺼기나 포토레지스트 찌꺼기 등을 제거한다. 이때, 콘택트 홀(15,16)의 측벽에 노출한 SOG막(12)도 에칭액에 방치되지만, SOG막(12)는, 전술한 800℃ 정도의 신터링에 의해 불산계의 에칭액에 대한 에칭 레이트가 저감되어 있으므로, 이 웨트 에칭 처리에 의해 콘택트 홀(15,16)의 측벽이 크게 언더 커트 되는 일은 없다. 이로 인해, 다음 공정에서 콘택트 홀(15,16)의 내부에 매립되는 플러그끼리의 쇼트를 확실하게 방지할 수가 있다.
다음으로, 콘택트 홀(15,16)의 내부에 플러그(17)을 형성한다. 플러그(17)은, 실리콘 산화막(14)의 상부에 N형 불순물(예를 들면 P(인))을 도프한 다결정 실리콘막을 CVD법으로 퇴적한 후, 이 다결정 실리콘막을 CMP법으로 연마해서 콘택트 홀(15,16)의 내부에 남김으로써 형성한다.
다음으로, 실리콘 산화막(14)의 상부에 막두께 200nm 정도의 실리콘 산화막
(18)을 퇴적한 후, 반도체기판(1)을 800℃ 정도로 열처리한다. 실리콘 산화막(18)
은, 예를 들면 오존(03)과 테트라 에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적한다. 이 열처리에 의해, 플러그(17)를 구성하는 다결정 실리콘막 중의 N형 불순물이 콘택트 홀(15,16)의 저부로부터 메모리 셀 선택용 MISFET의 N형 반도체 영역(10)(소스, 드레인)으로 확산하고, N형 반도체 영역(10)이 저저항화된다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭으로 상기 콘택트 홀
(15) 상부의 실리콘 산화막(18)을 제거해서 플러그(17)의 표면을 노출시킨다. 포토레지스트막을 제거한 후, 실리콘 산화막(18)의 상부에 비트선 BL을 형성한다. 비트 선 BL을 형성하기 위해서는, 우선 실리콘 산화막(18)의 상부에 막두께 50nm 정도의 Ti막을 스파터링법으로 퇴적하고, 반도체기판(1)을 800℃ 정도로 열처리한다. 이어서, Ti막의 상부에 막두께 50nm 정도의 TiN막을 스퍼터링법으로 퇴적하고, 다시금 그 상부에 막두께 150nm 정도의 W막과 막두께 200nm 정도의 실리콘 질화막(19)을 CVD법으로 퇴적한 후, 포토레지스트막을 마스크로 해서 이들 막을 패터닝한다. 실리콘 산화막(18)의 상부에 Ti막을 퇴적한 후, 반도체기판(1)을 800℃ 정도로 열처리함으로써, Ti막과 하지(下地)Si가 반응하고, 플러그(17)의 표면과에 저저항의 TiSi2(티탄 실리사이드)층(20)이 형성된다. 이로 인해, 플러그(17)에 접속되는 배선(비트선 BL)의 콘택트 저항을 저감할 수가 있다. 또한, 비트선 BL을 W막/TiN막/Ti막으로 구성함으로써, 그 시트 저항을 2Ω/□ 이하로까지 저감할 수 있으므
로, 정보의 판독 속도 및 기록 속도를 향상시킬 수 있다. 비트선 BL은, 인접하는 비트선 BL과의 사이에 형성되는 기생 용량을 될 수 있는 한 저감하고 정보의 판독 속도 및 기록 속도를 향상시키기 위해서, 그 간격이 그 폭보다도 길어지도록 형성한다. 비트선 BL의 간격은 예를 들어 0.1㎛정도로 하며 그 폭은 예를 들면 0.1㎛ 정도로 한다. 또, TiSi2층(20)은, 열처리에 의한 열화(劣化)가 생길 가능성이 있지만, 그 열처리로서 뒤에 설명하는 정보축적용 용량소자의 용량절연막의 형성 공정을 생각할 수 있다. 그렇지만, 뒤에 설명하는 바와 같이, 본 실시형태에 있어서는 용량 절연막의 형성 공정이 저온화되기 때문에, TiSi2층(20)이 열처리에 의해 열화하고, 접속 저항의 상승 등의 불량이 생기는 일은 없다.
다음으로, 비트선 BL의 측벽에 사이드월 스패이서(21)를 형성한다. 사이드월 스패이서(21)는, 비트선 BL의 상부에 CVD법으로 실리콘 질화막을 퇴적한 후, 이 실리콘 질화막을 이방성(異方性) 에칭하여 형성한다.
다음으로, 비트선 BL의 상부에 막두께 300nm 정도의 SOG막(22)을 스핀 도포한다. 이어서, 반도체기판(1)을 800℃, 1분 정도 열처리하여 SOG막(22)을 신터링한
다.
SOG막(22)은, BPSG막에 비해서 리플로성이 높고, 미세한 배선간의 갭필성이
우수하므로, 포토리소그래피의 해상 한계 정도까지 미세화된 비트선 BL끼리의 극간을 양호하게 매립할 수 있다. 또한, SOG막(22)은, BPSG막에서 필요로 되는 고온, 장시간의 열처리를 하지 않더라도 높은 리플로성을 얻을 수 있기 때문에, 비트선 BL의 하층에 형성된 메모리 셀 선택용 MISFET의 소스, 드레인에 포함되는 불순물의 열확산을 억제해서 얕은 접합화를 꾀할 수 있다. 게다가, 게이트 전극(8)(워드선
WL)을 구성하는 메탈(W막)의 열화(劣化)를 억제할 수 있으므로, DRAM의 메모리 셀 및 주변회로를 구성하는 MISFET의 고성능화를 실현할 수가 있다. 또한, 비트선 BL 을 구성하는 Ti막, TiN막, W막의 열화를 억제해서 배선저항의 저감을 꾀할 수 있
다.
다음으로, SOG막(22)의 상부에 막두께 600nm 정도의 실리콘 산화막(23)을 퇴 적한 후, 이 실리콘 산화막(23)을 CMP법으로 연마해서 그 표면을 평탄화한다. 실리콘 산화막(23)은, 예를 들면 오존(O3)과 테트라 에톡시 실란((TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다. 이렇게, 본 실시형태에서는, 비트선 BL의 상부에 성막 직후라도 평탄성이 양호한 SOG막(22)을 도포하고, 다시금 그 상부에 퇴적한 실리콘 산화막(23)을 CMP법으로 평탄화한다. 이로 인해, 비트선 BL끼리의 미세한 간극의 갭필성이 향상함과 동시에, 비트선 BL의 상부 절연막의 평탄화를 실현 할 수가 있다. 또한, 고온·장시간의 열처리를 행하지 않기 때문에, 메모리 셀 및 주변회로를 구성하는 MISFET의 특성 열화를 방지하여 고성능화를 실현할 수 있음과 동시에, 비트선 BL의 저저항화를 꾀할 수 있다.
다음으로, 실리콘 산화막(23)의 상부에 막두께 100nm 정도의 실리콘 산화막
(24)을 퇴적한다. 이 실리콘 산화막(24)은, CMP법으로 연마되었을 때에 생긴 상기 실리콘 산화막(23)의 표면의 미세한 흠을 보수하기 위해서 퇴적한다. 실리콘 산화막(24)은, 예를 들면 오존(03)과 테트라 에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적한다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭으로 콘택트 홀(16)
상부의 실리콘 산화막(24,23), SOG막(22) 및 실리콘 산화막(18)을 제거해서 플러그
(17)의 표면에 이르는 관통 구멍(25)을 형성한다. 이 에칭은, 실리콘 산화막(24, 23,18) 및 SOG막(22)에 대하는 실리콘 질화막의 에칭 레이트가 작아지는 조건에서 행하고, 관통 구멍(25)과 비트선 BL의 맞춤 어긋남이 생겼을 경우라도 비트선 BL 상부의 실리콘 질화막(19)이나 사이드월 스패이서(21)가 깊게 깎이지 않도록 한다.
이로 인해, 관통 구멍(25)이 비트선 BL에 대하여 자기정합으로 형성된다.
다음으로, 포토레지스트막을 제거한 후, 불산 + 불화 암모늄 혼합액 등의 에
칭액을 쓰고, 관통 구멍(25)의 저부에 노출한 플러그(17) 표면의 드라이 에칭 찌꺼기나 포토레지스트 찌꺼기 등을 제거한다. 이때, 관통 구멍(25)의 측벽에 노출한 SOG막(22)도 에칭액에 방치되지만, SOG막(22)은, 상기 800℃ 정도의 신터링에 의해 불 산계의 에칭액에 대한 에칭 레이트가 저감되어 있으므로, 이 웨트 에칭 처리에 의해 관통 구멍(25)의 측벽이 크게 언더 커트 되는 일은 없다. 이로 인해, 다음 공정에서 관통 구멍(25)의 내부에 매립되는 플러그와 비트선 BL과의 쇼트를 확실히 방지할 수가 있다. 또한, 플러그와 비트선 BL을 충분히 이간(離間)시킬 수 있으므로, 비트선 BL의 기생 용량의 증가를 억제할 수가 있다.
다음으로, 관통 구멍(25)의 내부에 플러그(26)를 형성한다. 플러그(26)는,
실리콘 산화막(24)의 상부에 N형 불순물(예를 들면 P(인))을 도프한 다결정 실리콘 막을 CVD법으로 퇴적한 후, 이 다결정 실리콘막을 CMP법으로 연마해서 콘택트 홀
(25)의 내부에 남김으로써 형성한다.
그 후, 실리콘 질화막(27)과 절연막(28)을 형성하고, 플러그(26)이 노출하도
록 이 실리콘 질화막(27)과 절연막(28)에 홈을 형성한다. 절연막(28)은, 예를 들면 오존(03)과 테트라 에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 형성한다. 또한, 홈은 포토레지스트막을 마스크로 한 에칭에 의해 가공한다.
다음으로, 실시예1과 같은 방법을 이용하여, 하부전극(29), 유전체막(30),
상부전극(31)을 형성한다.
이렇게 하여 질화 티타늄 또는 루테늄으로 이루어진 하부 전극(29), Y203 첨가 HfO2막 또는 Y2O3 첨가 ZrO2막 또는 La203첨가 HfO2막 또는 La203 첨가 ZrO2막 등으 로 이루어지는 유전체막(30), 질화 티타늄 또는 루테늄으로 이루어진 상부전극(31)로 구성되는 정보축적용 용량소자를 형성한다. 이 정보축적용 용량소자와, 이것에 직렬로 접속된 메모리 셀 선택용 MISFET로 DRAM의 메모리 셀이 형성된다
다음으로, 포토레지스트막을 제거한 후, 정보축적용 용량소자의 상부에 막두께 40nm 정도의 실리콘 산화막(32)을 퇴적한다. 실리콘 산화막(32)은, 예를 들면 오존(03)과 테트라 에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적한다. 그 위에 SOG막(33)을 도포해서 메모리 셀이 형성된 영역을 평탄화함과 동시에, 주변 회로영역과의 단차(段差)를 완화한다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭으로 SOG막(33), 실리콘 산화막(32)을 제거하는 것에 의해, 관통 구멍을 형성한다. 그 후, 관통 구멍의 내부에 플러그(34)를 형성하고, 계속해서 SOG막(33)의 상부에 제2층 배선(35)을 형성한다. 플러그(34)는, SOG막(33)의 상부에 스퍼터링법으로 막두께 100nm 정도의 TiN막(36)을 퇴적하고, 다시금 그 상부에 CVD법으로 막두께 500nm 정도의 W막
((34))을 퇴적한 후, 이들 막을 에치백하여 관통 구멍의 내부에 남김으로써 형성한다. 제2층 배선(35)은, SOG막(33)의 상부로부터 스퍼터링법으로 막두께 50nm 정도의 TiN막(37), 막두께 500nm 정도의 Al(알루미늄)막 ((35)), 막두께 50nm 정도의 Ti막(38)을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 이들의 막을 패터닝하여 형성한다.
그 후, 층문 절연막을 통해서 제3층 배선을 형성하고, 그 상부에 실리콘 산화막과 실리콘 질화막으로 구성된 패시베이션(passivation)막을 퇴적하지만, 그 도시는 생략한다. 또, 제3층 배선 및 그것에 접속하는 플러그는 제2층 배선의 경우와 같이 형성할 수가 있고, 층간 절연막은, 예를 들면 막두께 300nm 정도의 실리콘 산화막, 막두께 400nm 정도의 SOG막 및 막두께 300nm 정도의 실리콘 산화막으로 구성할 수 있다. 실리콘 산화막은, 예를 들면 오존(03)과 테트라 에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 퇴적할 수 있다.
이상의 공정에 의해, 본 실시형태의 DRAM이 거의 완성된다.
본 실시예3에 의하면, 이온 반경이 큰 원소를 첨가한 유전체막을 이용함으로써, EOT가 0.8nm 이하의 MIM 구조 커패시터를 형성할 수 있기 때문에, F65nm의 DRAM을 실현하는 것이 가능해진다.
본 실시예3에서는, 실시예1에서 설명한 MIM 커패시터를 DRAM에 적용했지만, 이것에 한하지 않고, 실시예2에서 설명한 MIM 커패시터를 DRAM에 적용해도 좋다. 이 경우, 하부전극 외측의 측벽 일부를 커패시터로서 이용하고 있기 때문에, 실시 예1의 경우에 비하여, 커패시터 신호량을 증대시켜서 디바이스 동작의 신뢰성을 향상시키는 것이 가능하다. 또는, 커패시터 높이를 저감해서 프로세스 부하를 보다 줄일 수가 있다.
또한, 본 발명에 의하면 상기의 실시 형태에 한하지 않고, 본원 명세서의 과제 해결의 수단에 예로 든 각종수단이 각각 적용가능한 것은 말할 필요도 없다.
< 실시예4 >
발명의 실시예4를 도 4a에서 도 4c를 이용하여 설명한다. 이것은, 이온 반경이 큰 원소를 첨가한 유전체막을 이용하고, 예를 들면 RF아날로그 디바이스와 CMOS로직 디바이스를 하나의 칩 내에 집적할 때에 유효한 평면형의 MIM 커패시터를 형성하는 공정이다.
우선, 구리(Cu)로 이루어진 하부전극(201)을 형성한다. Cu는 확산 계수가 크기 때문에, 유전체막을 형성하기 전에, TaN 등의 배리어층(202)을 형성해야 한다
(도 4a).
다음으로, 기판의 전면에, 이온 반경이 큰 원소를 첨가한 유전체막(203)을 퇴적한다 (도 4b).유전체막(203)은, 예를 들면, Y203첨가 HfO2막, Y203첨가 ZrO2막,
La203첨가 HfO막, 및 La203,첨가 ZrO2막 등으로 이루어진다. 막두께에 관해서는,
직접 터널 전류를 억제하기 위해서는 적어도 5nm 이상일 필요가 있고, 충분한 용량을 얻기 위해서는 10nm 이하일 필요가 있다. 결정 입계에 기인하는 리크 전류를 억제하기 위해서는, 유전체막은 비정질인 것이 바람직하다. 단지, 결정화해도 리크 전류밀도의 증대가 허용치 이하의 범위에 들어있다면, 다결정의 유전체를 이용해도
좋다.
다음으로, TaN 등의 배리어층(204)을 형성한 후, Cu로 이루어진 상부전극
(205)을 형성한다 (도 4c).
이렇게 하여, Cu로 이루어진 하부전극(201), Y203첨가 HfO2막 또는 Y203첨가
ZrO2막 또는, La203첨가 HfO2막 또는 La2O3첨가 ZrO2막 등으로 이루어지는 유전체막
(203), 및 Cu로 이루어진 상부전극(205)로 구성되는 정보축적용 용량소자를 형성할 수 있다. 커패시터의 면적을 규정하기 위해서는 각각의 층을 가공해야 하지만, 그 공정은 요구되는 형상에 따라 임의로 선택하면 된다.
본 실시예4에 의하면, 이온 반경이 큰 원소를 첨가한 유전체막을 이용함으로써, EOT가 0.8nm 이하의 MIM 구조 커패시터를 형성할 수 있기 때문에, RF 아날로그 디바이스와 CMOS 로직 디바이스를 하나의 칩 내에 집적할 때에 유효한 평면형의 MIM 커패시터의 축적 전하량을 증대할 수 있다.
또, 본 발명에 의하면, 상기의 실시 형태에 한하지 않고, 본원 명세서의 과제해결의 수단에 예로 든 각종수단이 각각 적용가능한 것은 말할 필요도 없다.
< 실시예5 >
발명의 실시예5는, RF 아날로그 디바이스와 CMOS 로직 디바이스를 하나의 칩
내에 집적한 반도체 집적회로의 일례이며, 그 로직(logic)부, 아날로그부, 메모리부의 단면구조도이다. 이 발명의 실시예5에 있어서는, 도 5의 312, 313, 314 이 발 명 실시예4의 MIM 커패시터에 대응한 것이 되어 있다. 여기에서는, CMOS 구조를 전제로서 설명하지만, 바이폴라 트랜지스터와 CMOS 구조를 혼재한 소위 BiCMOS 구조 등에도 본 발명을 적용할 수 있는 것은 물론이다. 도 5에서는, 하나의 P형 실리콘 기판P-SUB 상에 로직부, 아날로그부, 메모리부가 형성되어 있다. 하나의 P형 실리콘 기판P-SUB 내부에는, N웰 영역(302,303,304)이 섬 모양으로 형성되며, 또한 각각의 N웰 영역 중에, N웰 영역(305,306,307) 및 P웰 영역(308,309,310)이 도면과 같이 형성되어 있다. 또 N웰 영역(305,306,307)에는 PMOS 트랜지스터, P웰 영역
(208,309,310)에는 NMOS 트랜지스터가 형성되고, 트랜지스터의 인접부에는 N웰, P웰 영역으로 급전부(給電部)가 나타내져 있다. 또한, 아날로그부에는 다결정 실리콘 배선층(315)에서 형성한 저항 성분이 나타내지고 있고, 그 밖에는 게이트 산화막(328), 실리사이드층(326), 사이드 스패이서(327), 실리콘 질화막(325) 등이 도면에 나타내져 있다.
도5에 있어서, 로직부와 같이 트랜지스터를 실리사이드화하면, 확산층 영역
에 있어서의 리크 전류가 증가하는 경우가 있다. 따라서, 실리사이드화한 트랜지스터를 메모리 셀에 이용하면, 메모리 셀의 데이타 유지 특성을 악화시키는 경우가 있다. 이러한 경우는, 도5과 같이 P웰 영역(310)에 형성한 NMOS 트랜지스터를 실리사이드화하지 않고 메모리 셀을 형성해도 좋다. 또한 특별히 도시하지 않지만, 다결정 실리콘 배선층(315)은, 실리사이드화를 하지 않으면 저항치가 커지므로, 다결정 실리콘 배선(315) 상에 텅스텐W 등을 적층한, 소위 폴리 메탈 구조로 해도 좋다.
더 나아가 다결정 실리콘 배선층(315) 상만을 선택적으로 실리사이드화하고, 확산층 영역을 실리사이드화하지 않는 트랜지스터 구조로 해도 좋다. 물론, 리크 전류가 유지 특성에 악영향을 미치지 않는 정도이면, 로직부의 트랜지스터와 같이 실리사이드해도 좋다. 이 경우, 실리사이드화시키지 않기 위한 추가 마스크가 불필요하게 되고, 보다 비용을 줄일 수 있다.
또한, 도5에 있어서의 웰 구조는, 소위 3중웰 구조이며, 로직부, 아날로그
부, 메모리부를 각각 N웰 영역(302,303,304)에서 분리하고 있다. 이로 인해, 로직부, 아날로그부, 메모리부 각각의 영역은 전기적으로 분리할 수 있으므로 서로의 간섭을 피할 수 있어서 안정적으로 동작하는 것이 가능해진다. 또한, 각각의 동작 전압에 알맞은 N웰, P웰의 전위를 설정할 수 있다. 물론, 이렇게 3중웰 구조가 필요 없을 경우에는, N웰 영역(302,303,304)이 없는 구성보다 단순한 구성으로 해도 좋고, 메모리부만, 혹은 메모리부와 아날로그부만을 N웰 영역(303,304)에서 분리하거나, 두 개의 영역을 같은 N웰 영역으로 둘러싸는 등 필요에 따라서 여러 가지로 변형이 가능하다.
도5에 있어서, 기판상에 나타낸 파선(破線)은, 금속 배선층 (320∼324)과 그 콘택트층 (316∼319)의 위치를 나타내고 있다. MIM 커패시터(312,313,314)는, 각각 로직부, 아날로그부, 메모리부로 이용되고 있다. 예를 들면, 로직부에서는 전원에 접속되는 배선에 커패시터를 설치하는 것보다, 전원의 정전(靜電)용량을 증가시켜서 전원을 안정화하는 것에 이용할 수 있다. 이것을 아날로그부나 메모리부에 사용하는 것도 물론 가능하다. 게다가 아날로그부의 커패시터 소자나 후술하는 것과 같 은 메모리부에 있어서의 메모리 셀에 응용할 수가 있다.
종래의 1T1C셀에 있어서는, 하부전극으로서는 내열성 등이 뛰어난 다결정 실
리콘이 주로 이용되며, 상부전극으로서는 TiN 등의 내산화성을 갖는 금속을 이용해서 메모리 커패시터를 형성하고 있었다. 따라서, 로직에서 이용할 수 있는 금속 배선층을, 커패시터의 전극에 이용하는 것은 곤란했었다. 본 실시예의 MIM 커패시터
는, 하부전극으로서 예를 들면 제3층의 금속 배선층(322)을 이용한다. 하부전극을 형성한 후, 적층막으로 이루어진 커패시터 유전체막을 형성하고 다시금 상부전극을 형성한다. 이때 상부전극은 제4층의 금속 배선층(323)과 배선층(322)의 사이의 비어 홀(318)의 층에 형성된다. 이렇게, 커패시터의 하부전극에 배선층을 이용하면, 로직부, 아날로그부, 메모리부에 있어서의 커패시터 한쪽의 전극형성에 있어서, 특별한 프로세스가 불필요하게 된다. 또 메모리부에 있어서는, 종래의 입체구조를 갖는 1T1C셀과는 달리, 커패시터가 평면구조이기 때문에 로직의 금속 배선층을 용이하게 이용할 수 있고, 더욱이 평면구조이므로 가공이 용이하여, 제품 수율이 좋게 커패시터를 형성할 수 있다. 또 배선층으로서는, 예를 들면 Al이나 Cu를 주성분으로 하는 금속배선 등을 이용할 수 있다. 도면에는 기재하지 않고 있지만, 각 배선층에 배리어 메탈을 이용할 수도 있다. 배리어 메탈로서는, TiN, TaN 등을 들 수 있다
본 실시예5에서는, 단순한 평면구조의 커패시터인 것으로부터, 가공이 용이
하기 때문에 프로세스 비용을 저감할 수 있다. 더욱이, 배선층을 MIM 커패시터의 전극에 이용함으로써 메모리부, 로직부, 아날로그부의 커패시터를 같은 구조, 및 같은 재료로 형성, 비용 저감, 신뢰성이나 제품 수율의 향상이 실현된다.
본 실시예5에 의하면, 이온 반경이 큰 원소를 첨가한 유전체막을 이용함으로
써, EOT가 0.8nm 이하의 MIM 구조 커패시터를 형성할 수 있기 때문에, RF 아날로그 디바이스와 CMOS 로직 디바이스를 하나의 칩 내에 집적할 때에 유효한 평면형의 MIM 커패시터의 신호량을 증대시켜서 디바이스 동작의 신뢰성을 향상시키는 것이 가능하다. 또, 본 발명에 의하면, 상기의 실시 형태에 한하지 않고, 본원 명세서의과제를 해결하는 수단에 예로 든 각종 수단이 각각 적용가능한 것은 말할 필요도 없다.
이상, 본 발명자에 의해 된 발명을, 그 실시예에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경가능한 것은 말할 필요도 없다. 예를 들면, 실시예1, 2, 4의 커패시터는, DRAM 뿐만 아니라, DRAM을 혼재한 모든 반도체장치, 또는, 커패시터를 갖는 모든 반도체장치에 적용할 수 있다.
지금까지, 본원 발명의 여러 가지 실시형태를 설명해 왔지만, 이하에, 본원 발명의 중심인 여러 가지 형태를 정리해 열거한다.
(1)본원 발명의 제1의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스
터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 이트륨의 고용체로 이루어진 유전체와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극 과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체 기억장치이다.
(2)본원 발명의 제2의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 이트륨의 적층구조로 이루어진 유전체
와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치이다.
(3)본원 발명의 제3의 형태는, 상기 하부전극과 상부전극은 질화 티타늄 또는 루테늄의 어느 한쪽으로 이루어진 것을 특징으로 하는 전(前)항(1）또는 (2)기재의 반도체장치이다.
(4)본원 발명의 제4의 형태는, 상기 유전체는 비정질(非晶質)막인 것을 특징
으로 하는 전항(1) 또는 (2)기재의 반도체장치이다.
(5)본원 발명의 제5의 형태는, 상기 산화 하프늄과 산화 이트륨의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 하프늄인 것을 특징으로 하는 전항
(2)기재의 반도체장치이다.
(6)본원 발명의 제6의 형태는, 상기 산화 하프늄과 산화 이트륨의 적층구조 에 있어서, 상기 하부전극과 접하는 것은 산화 이트륨인 것을 특징으로 하는 전항
(2)기재의 반도체장치.
(7)본원 발명의 제7의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 란탄의 고용체로 이루어진 유전체와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치.
(8)본원 발명의 제8의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 란탄의 적층구조로 이루어진 유전체와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치.
(9)본원 발명의 제9의 형태는, 상기 하부전극과 상부전극은 질화 티타늄 또는 루테늄의 어느 한쪽으로 이루어지는 것을 특징으로 하는 전항(7) 또는 (8)기재 의 반도체장치이다.
(10)본원 발명의 제10의 형태는, 상기 유전체는 비정질막인 것을 특징으로 하는 전항(7) 또는 (8)기재의 반도체장치이다.
(11)본원 발명의 제11의 형태는, 상기 산화 하프늄과 산화 란탄의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 하프늄인 것을 특징으로 하는 전항
(8)기재의 반도체장치이다.
(12)본원 발명의 제12의 형태는, 상기 산화 하프늄과 산화 란탄의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 란탄인 것을 특징으로 하는 전항(8)기재의 반도체장치이다.
(13)본원 발명의 제13의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 이트륨의 고용체로 이루어진 유전체와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm이하의 막인 것을 특징으로 하는 반도체 기억장치다.
(14)본원 발명의 제14의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상 기 하부전극 상에 설치된 산화 지르코늄과 산화 이트륨의 적층구조로 이루어진 유전체와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체 기억장치이다.
(15)본원 발명의 제15의 형태는, 상기 하부전극과 상부전극은 질화 티타늄 또는 루테늄의 어느 한쪽으로 이루어지는 것을 특징으로 하는 전항(13) 또는 (14)기재의 반도체장치이다.
(16)본원 발명의 제16의 형태는, 상기 유전체는 비정질막인 것을 특징으로 하는 전항(13) 또는 (14)기재의 반도체장치이다.
(17)본원 발명의 제17의 형태는, 상기 산화 지르코늄과 산화 이트륨의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 지르코늄인 것을 특징으로 하는 전항(14)기재의 반도체장치이다.
(18)본원 발명의 제18의 형태는, 상기 산화 지르코늄과 산화 이트륨의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 이트륨인 것을 특징으로 하는 전항(14)에 기재의 반도체장치이다.
(19)본원 발명의 제19의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 란탄의 고용체로 이루어진 유전체 와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체 기억장치이다.
(20)본원 발명의 제20의 형태는, 기판과, 상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과 상기 하부전극 상에 설치된 산화 지르코늄과 산화 란탄의 적층구조로 이루어진 유전체
와, 상기 유전체 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체는 커패시터를 구성하고, 상기 유전체는 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체 기억장치다.
(21)본원 발명의 제21의 형태는, 상기 하부전극과 상부전극은 질화 티타늄 또는 루테늄의 어느 한쪽으로 이루어지는 것을 특징으로 하는 전항(19) 또는 (20)기재의 반도체장치이다.
(22)본원 발명의 제22의 형태는, 상기 유전체는 비정질막인 것을 특징으로 하는 전항(19) 또는 (20)기재의 반도체장치이다.
(23)본원 발명의 제23의 형태는, 상기 산화 지르코늄과 산화 란탄의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 지르코늄인 것을 특징으로 하는 전항(20)기재의 반도체장치이다.
(24)본원 발명의 제24의 형태는, 상기 산화 지르코늄과 산화 란탄의 적층구조에 있어서, 상기 하부전극과 접하는 것은 산화 란탄인 것을 특징으로 하는 전항(20)기재의 반도체장치이다.
본원 발명에 의하면, 비정질(非晶質)이지만 비유전율(比誘電率)이 높은 유전체막을 얻을 수 있다. 그 결과, DRAM의 커패시터 신호량을 증대시켜서 디바이스 동작의 신뢰성을 향상시키는 것이 가능하다. 또는, 커패시터 높이를 저감(低減)하여 프로세스 부하를 줄일 수가 있다.

Claims (4)

  1. 기판과,
    상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 이트륨의 고용체(固溶體)로 이루어진 유전체층 혹은 산화 하프늄과 산화 이트륨의 적층구조로부터 이루어진 유전체층과, 상기 유전체층(誘電體層) 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법(氣相成長法)에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막인 것을 특징으로 하는 반도체기억장치.
  2. 기판과,
    상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 하프늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 하프늄과 산화 란탄의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm 이하의 막 인 것을 특징으로 하는 반도체기억장치..
  3. 기판과,
    상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS 트랜지스터의 소스 영역
    또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 이트륨의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 이트륨의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로
    이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상
    10nm 이하의 막인 것을 특징으로 하는 반도체기억장치..
  4. 기판과,
    상기 기판상에 배치된 MOS 트랜지스터와, 상기 MOS트랜지스터의 소스 영역 또는 드레인 영역과 전기적으로 접속된 플러그와, 상기 플러그와 전기적으로 접속된 금속재료로 이루어진 하부전극과, 상기 하부전극 상에 설치된 산화 지르코늄과 산화 란탄의 고용체로 이루어진 유전체층 혹은 산화 지르코늄과 산화 란탄의 적층구조로 이루어진 유전체층과, 상기 유전체층 상에 설치된 금속재료로 이루어진 상부전극을 가지며, 상기 하부전극과 상부전극과 유전체층은 커패시터를 구성하고, 상기 유전체층은 화학적 기상성장법에 의해 형성되며, 두께가 5nm 이상 10nm이하의 막인 것을 특징으로 하는 반도체기억장치.
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