JP2007263790A - 半導体集積回路装置、及び、遅延故障試験方法 - Google Patents

Abstract

【課題】本発明は、遅延故障検出率を低下させずに遅延故障試験する遅延故障試験回路及び方法を提供する。
【解決手段】半導体集積回路装置は、複数のフリップフロップ（１１〜１７）のうちの第１フリップフロップ（１３）及び第２フリップフロップ（１７）と、制御回路（３６〜３９）とを具備する。複数のフリップフロップ（１１〜１７）は、スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する。第１フリップフロップ（１３）は、第１選択制御信号に基づいて出力を固定する。第２フリップフロップ（１７）は、第２選択制御信号に基づいて出力を固定する。制御回路（３６〜３９）は、第１フリップフロップ（１３）が出力を固定する期間と、第２フリップフロップ（１７）が出力を固定する期間が重複しないように第１選択制御信号と第２選択制御信号とを生成する。
【選択図】図６

Description

本発明は、半導体集積回路装置に関し、特に、半導体集積回路装置に内蔵されるスキャンパステスト回路及びスキャンパステスト回路を使用した遅延故障試験方法に関する。

近年、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の大規模化・高速化が進み、また、これを支えるＬＳＩ製造プロセスの微細化による製造欠陥の複雑化も相まって、遅延故障によるＬＳＩの動作不良問題が顕在化してきた。このため、システムＬＳＩの遅延故障試験の重要性が高まっている。遅延故障試験の回路的な実現手法としていくつかの方法があるが、スキャンパステスト回路を使用した遅延故障試験が広く用いられている。

遅延故障の故障モデルとして、一般に知られ用いられているものとして伝播遅延故障（Ｔｒａｎｓｉｔｉｏｎ Ｄｅｌａｙ Ｆａｕｌｔ）と経路遅延故障（Ｐａｔｈ Ｄｅｌａｙ Ｆａｕｌｔ）がある。伝播遅延故障は、あるひとつのゲートの遅延時間が遅くなると仮定し、故障をゲートの入出力端子に起因すると仮定するものである。経路遅延故障は、あるひとつの経路に沿った遅延時間が遅くなると仮定し、故障をパス経路そのものに起因すると仮定するものである。伝播遅延故障モデルは、高い網羅性を有する試験が可能であり、経路遅延故障モデルは、精度の高いクリチカルパスの試験が可能である、という利点がそれぞれある。それぞれの故障モデルに対応したテストパタンは、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）技術によりソフトウエアにより生成処理される。

また、現実のシステムＬＳＩの内部ロジックには、フリップフロップ間の遅延時間が１クロックサイクルに収まる必要の無いフォールスパスやマルチサイクルパスと呼ばれるタイミング例外パスが存在する。タイミング例外パスにおいて、半導体チップのレイアウト設計後のフリップフロップ間の遅延は、実際に１クロックサイクルに収まっていない場合が通常である。遅延故障試験において、これらのタイミング例外パスは、試験時に除外される必要がある。

スキャンパス回路を使用した遅延故障試験の方法は、例えば、特公昭５２−２８６１３号公報に開示されている。図１に、この従来技術例による遅延故障試験を行う回路例の回路図が示される。この遅延故障試験回路は、スキャンパステスト機能付きフリップフロップ１１〜１７、組み合せ回路１０、ＮＡＮＤ回路３１〜３３、ＮＯＲ回路３４を備える。スキャンパステスト機能付きフリップフロップ１１〜１７は、以下フリップフロップ１１〜１７とも表記する。

フリップフロップ１１〜１７のそれぞれは、クロック端子ＣＫにクロック信号ＣＬＫ、スキャンシフト制御端子ＳＣにスキャンシフト制御信号ＳＳＣが供給されている。スキャンパス試験時、フリップフロップ１１〜１７は、スキャンパスを形成し、スキャンイン端子ＤＴに前段の出力端子Ｑが接続される。即ち、フリップフロップ１１のスキャンイン端子ＤＴに外部からスキャンイン信号ＳＩが入力され、出力端子Ｑは、次段のフリップフロップ１２のスキャンイン端子ＤＴに接続される。フリップフロップ１２の出力端子Ｑは、フリップフロップ１３のスキャンイン端子ＤＴに接続される。フリップフロップ１３の出力端子Ｑは、フリップフロップ１４のスキャンイン端子ＤＴに接続される。フリップフロップ１４の出力端子Ｑは、フリップフロップ１５のスキャンイン端子ＤＴに接続される。フリップフロップ１５の出力端子Ｑは、フリップフロップ１６のスキャンイン端子ＤＴに接続される。フリップフロップ１６の出力端子Ｑは、フリップフロップ１７のスキャンイン端子ＤＴに接続される。

フリップフロップ１１、１２、１４〜１６のデータ入力端子Ｄには組み合せ回路１０から入力信号が供給される。ＮＡＮＤ回路３１の２つの入力端子は、フリップフロップ１１、１２の出力端子Ｑに接続され、ＮＡＮＤ回路３１の出力端子は、フリップフロップ１３のデータ入力端子Ｄに接続される。ＮＡＮＤ回路３２の２つの入力端子は、フリップフロップ１３、１４の出力端子Ｑに接続され、ＮＡＮＤ回路３２の出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＡＮＤ回路３３の２つの入力端子は、フリップフロップ１５、１６の出力端子Ｑに接続され、ＮＡＮＤ回路３３の出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＯＲ回路３４の出力端子は、フリップフロップ１７のデータ入力端子Ｄに接続される。スキャンパス試験時、フリップフロップ１７の出力端子Ｑから外部にスキャンアウト信号ＳＯが出力される。

スキャンパステスト機能付きフリップフロップ１１〜１７は、図１３（ａ）に示されるように、Ｄ型フリップフロップ１０１と選択回路１０２とを備える。選択回路１０２は、スキャンシフト制御端子ＳＣに印加される信号に応答して、データ入力端子Ｄまたはスキャンイン端子ＤＴに印加された信号を選択してＤ型フリップフロップ１０１に入力する。Ｄ型フリップフロップ１０１は、クロック端子ＣＫに印加されるクロック信号の立ち上がりに同期してデータを取り込む。従って、スキャンシフト制御端子ＳＣが“Ｈ”レベルのとき、スキャンイン端子ＤＴの信号レベルを、“Ｌ”レベルのとき、データ入力端子Ｄの信号レベルを取り込んで設定する。

次に、図２、図３を参照して回路の動作を説明する。図２は、フリップフロップ１１〜１７に試験用データを設定する動作を示すタイミングチャートである。クロックサイクルＣ１においてスキャンシフト制御信号ＳＳＣが“Ｈ”になり（図２（ｂ））、スキャンシフトが開始される。このとき、フリップフロップ１１〜１７は、シフトレジスタとして動作する。従って、クロックサイクルＣ２〜Ｃ８に設定されたデータがフリップフロップ１１〜１７に順次送られる。図２では、フリップフロップ１３からフリップフロップ１７に至るパスに対する遅延故障試験が想定される。シフトイン信号ＳＩは、シリアルデータ“ＬＨＨＨＬＬＬ”を含み（図２（ｃ））、フリップフロップ１１〜１７は、それぞれ“Ｌ”“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｈ”“Ｌ”に設定される（図２（ｄ）〜（ｊ））。

その後、図３に示されるように、遅延故障試験が行われる。図３は、時間軸が拡大されている。クロックサイクルＣ１１が規定される遅延時間ｔｄを示す。即ち、クロックサイクルＣ１１の立ち上がりに同期して各フリップフロップの状態が変化し、クロックサイクルＣ１２の立ち上がりまでに、組み合せ回路の演算結果を示す信号が各フリップフロップに到達することを確認する。このクロックサイクルＣ１１の時間ｔｄは、所望の試験規格になるように設定される（図３（ａ））。

クロックサイクルＣ９において、フリップフロップ１１〜１７は“Ｌ”“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｈ”“Ｌ”を出力端子Ｑから出力するため、ＮＡＮＤ回路３１の出力は“Ｈ”、ＮＡＮＤ回路３２の出力は“Ｈ”、ＮＡＮＤ回路３３の出力は“Ｌ”になる（図３（ｈ）（ｌ）（ｑ））。ＮＯＲ回路３４の出力は、“Ｌ”である（図３（ｒ））。ここで、スキャンシフト制御信号ＳＳＣが“Ｌ”になり、フリップフロップ１１〜１７は、クロック信号ＣＬＫに同期してデータ入力端子Ｄに印加される信号を取り込んで保持する状態になる。

クロックサイクルＣ１１において、クロック信号ＣＬＫの立ち上がりに同期して、フリップフロップ１１〜１７は、データ入力端子Ｄに印加される信号を取り込む。フリップフロップ１１は組み合せ回路１０から出力される“Ｌ”を、フリップフロップ１２、１４〜１６は、組み合せ回路１０から出力される“Ｈ”を取り込むが、クロックサイクルＣ９と同じレベルであり、出力信号は変化しない。ＮＡＮＤ回路３１は“Ｈ”レベルを出力しているため、フリップフロップ１３は、“Ｌ”から“Ｈ”に変化する（図３（ｉ））。これに伴って、ＮＡＮＤ回路３２の出力は、“Ｈ”から“Ｌ”に変化する（図３（ｌ））。ＮＡＮＤ回路３２の出力が“Ｌ”になると、ＮＯＲ回路３４は、両入力が“Ｌ”になるため、“Ｈ”に変化する（図３（ｒ））。

クロックサイクルＣ１２において、スキャンシフト制御信号ＳＳＣが“Ｌ”であるから、フリップフロップ１１〜１７は、データ入力端子Ｄに印加される信号レベルを取り込む。即ち、遅延故障試験の結果が各フリップフロップに取り込まれる。フリップフロップ１７は、ＮＯＲ回路３４が出力する“Ｈ”を取り込んで出力する。従って、フリップフロップ１３からフリップフロップ１７に至るパスは、クロックサイクルＣ１１の期間ｔｄにおいて信号レベルが変化したことが確認でき、規格を満足していることが判る。

クロックサイクルＣ１３において、スキャンシフト制御信号ＳＳＣが“Ｈ”になり、フリップフロップ１１〜１７は、シフトレジスタを形成し、シフト動作をするようになる。クロックサイクルＣ１４以降において、フリップフロップ１１〜１７に保持された状態はＬＳＩの外部端子に読み出され、試験結果が判定される。

このように、遅延故障試験がなされるが、例えば、フリップフロップ１３からＮＡＮＤ回路３２に至るパスが非常に長い遅延時間を有する場合、図３に破線で示されるように、ＮＡＮＤ回路３２の出力の変化が遅れ（図３（ｌ））、ＮＯＲ回路３４の出力の変化が遅れることになる（図３（ｒ））。クロックサイクルＣ１１の期間ｔｄより遅れると、フリップフロップ１７は、ＮＯＲ回路３４の出力の変化を取り込むことができず、遅延故障試験において、エラーとなる。

通常、回路中の組み合せ回路部分のパスの遅延は、１クロックサイクル以内に収めることが必要である。しかし、タイミング制約を緩和されたタイミング例外パスである場合、遅延は１クロックサイクルに制約されない。即ち、タイミング例外パスには、上記の遅延時間ｔｄは適用されない。このフリップフロップ１３からＮＡＮＤ回路３２、ＮＯＲ回路３４を介してフリップフロップ１７に至る経路が、タイミング例外パスである場合、図３に破線で示されるタイミングの信号が、正常動作であるにもかかわらず観測され、遅延故障が検出されることになる。

伝播遅延故障モデルを用いて遅延故障試験用のテストパタンを生成する場合、ＡＴＰＧプログラムは、ＮＡＮＤ回路３２の遅延故障を検出するようにデータを生成し、ＮＡＮＤ回路３２がタイミング例外パスの経路上にあることは認識されない。このため、タイミング例外パスを経由するテストパタンが生成され、実ＬＳＩの遅延故障試験において故障が検出されるため、そのＬＳＩは遅延故障試験をパスしないことになる。

生成されたテストパタンに対して、タイミング例外パスの影響を考慮してマスク処理を施すことも考えられるが、大規模なＬＳＩのテストパタンにおいて、個別に検討することは現実的ではない。従って、この状態を回避するためには、ＡＴＰＧプログラム実行時に、タイミング例外パスの終点フリップフロップであるフリップフロップ１７の出力に対してマスクを設定して、テストパタンを生成することが必要となる。しかし、このマスク設定は、フリップフロップ１７に到達するパスに対するマスク設定となるため、非タイミング例外パスであるフリップフロップ１６からＮＡＮＤ回路３３、ＮＯＲ回路３４を介し、フリップフロップ１７に至るまでの経路の試験結果をマスクすることになる。従って、タイミング例外パスと終点フリップフロップを同じくする通常パス経路の遅延故障検出が行えず、伝播遅延故障モデルによる遅延故障検出率が低下する。

上記方法を改良した遅延故障試験の方法として、特開平１１−２１９３８５号公報に開示された技術が知られている。図４に、この従来の技術による遅延故障試験回路例の回路図が示される。回路は、フリップフロップ１１、１２、１７、１８、２３〜２６、組み合せ回路１０、ＮＡＮＤ回路３１〜３３、ＮＯＲ回路３４を備える。この回路は、図１に示される回路とほぼ同じであるが、フリップフロップ１３〜１５が正転信号選択保持機能を有するスキャンパステスト機能付きフリップフロップ２３〜２５に、フリップフロップ１６が反転信号保持機能を有するスキャンパステスト機能付きフリップフロップ２６に置き換わり、フリップフロップ１８が追加されている。

フリップフロップ１１、１２、２３〜２６、１７、１８のそれぞれは、クロック端子ＣＫにクロック信号ＣＬＫ、スキャンシフト制御端子ＳＣにスキャンシフト制御信号ＳＳＣが供給されている。スキャンパス試験時、これらのフリップフロップはスキャンパスを形成し、スキャンイン端子ＤＴに前段の出力端子Ｑが接続される。即ち、フリップフロップ１１のスキャンイン端子ＤＴに外部からスキャンイン信号ＳＩが入力され、出力端子Ｑは、次段のフリップフロップ１２のスキャンイン端子ＤＴに接続される。フリップフロップ１２の出力端子Ｑは、フリップフロップ２３のスキャンイン端子ＤＴに接続される。フリップフロップ２３の出力端子Ｑは、フリップフロップ２４のスキャンイン端子ＤＴに接続される。フリップフロップ２４の出力端子Ｑは、フリップフロップ２５のスキャンイン端子ＤＴに接続される。フリップフロップ２５の出力端子Ｑは、フリップフロップ２６のスキャンイン端子ＤＴに接続される。フリップフロップ２６の出力端子Ｑは、フリップフロップ１７のスキャンイン端子ＤＴに接続される。フリップフロップ１７の出力端子Ｑは、フリップフロップ１８のスキャンイン端子ＤＴに接続される。

フリップフロップ１１、１２、２４〜２６のデータ入力端子Ｄには組み合せ回路１０から入力信号が供給される。ＮＡＮＤ回路３１の２つの入力端子は、フリップフロップ１１の出力端子Ｑ、フリップフロップ１２の出力端子Ｑに接続され、ＮＡＮＤ回路３１の出力端子は、フリップフロップ２３のデータ入力端子Ｄに接続される。ＮＡＮＤ回路３２の２つの入力端子は、フリップフロップ２３、２４の出力端子Ｑに接続され、ＮＡＮＤ回路３２の出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＡＮＤ回路３３の２つの入力端子は、フリップフロップ２５、２６の出力端子Ｑに接続され、ＮＡＮＤ回路３３出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＯＲ回路３４の出力端子は、フリップフロップ１７のデータ入力端子Ｄに接続される。スキャンパス試験時、フリップフロップ１７の出力端子Ｑから外部にスキャンアウト信号ＳＯが出力される。フリップフロップ１８のデータ入力端子Ｄは、常時“Ｌ”レベルが入力され、出力端子Ｑは、フリップフロップ２３〜２５の正転信号選択保持制御端子ＨＤと、フリップフロップ２６の反転信号選択保持制御端子ＲＶとに接続される。

フリップフロップ１１、１２、１７、１８は、先に説明されているように、図１３（ａ）に内部構成が示される。正転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２３〜２５は、図１３（ｂ）に示されるように、Ｄ型フリップフロップ１１１と選択回路１１２、１１３とを備える。選択回路１１３は、正転信号選択保持制御端子ＨＤに印加される信号に応答して、スキャンイン端子ＤＴに印加される信号またはＤ型フリップフロップの出力信号を選択して選択回路１１２に出力する。選択回路１１２は、スキャンシフト制御端子ＳＣに印加される信号に応答して、データ入力端子Ｄに印加される信号または試験用データを出力する選択回路１１３の出力信号を選択してＤ型フリップフロップ１１１に出力する。Ｄ型フリップフロップ１１１は、クロック端子ＣＫに印加されるクロック信号の立ち上がりに同期してデータを取り込む。従って、正転信号保持機能を有したスキャンパステスト機能付きフリップフロップは、スキャンシフト制御端子ＳＣが“Ｌ”レベルのとき、データ入力端子Ｄに印加される信号を、スキャンシフト制御端子ＳＣが“Ｈ”かつ正転信号選択保持制御端子ＨＤが“Ｌ”のとき、スキャンイン端子ＤＴに印加される信号を、スキャンシフト制御端子ＳＣが“Ｈ”かつ正転信号選択保持制御端子ＨＤが“Ｈ”のとき、Ｄ型フリップフロップ１１１の出力信号を、クロック信号ＣＫに同期して取り込む。即ち、スキャンシフト制御端子ＳＣが“Ｈ”かつ正転信号選択保持制御端子ＨＤが“Ｈ”のとき、正転信号保持機能を有したスキャンパステスト機能付きフリップフロップの出力は変化しない。

反転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２６は、図１３（ｃ）に示されるように、Ｄ型フリップフロップ１２１と選択回路１２２、１２３とインバータ回路１２４とを備える。選択回路１２３は、反転信号選択保持制御端子ＲＶに印加される信号に応答して、スキャンイン端子ＤＴに印加される信号またはインバータ回路１２４を介して接続されるＤ型フリップフロップの出力信号の反転信号のどちらかを選択して選択回路１２２に出力する。選択回路１２２は、スキャンシフト制御端子ＳＣに印加される信号に応答して、データ入力端子Ｄに印加される信号または試験用データを出力する選択回路１２３の出力信号を選択してＤ型フリップフロップ１２１に出力する。Ｄ型フリップフロップ１２１は、クロック端子ＣＫに印加されるクロック信号の立ち上がりに同期してデータを取り込む。従って、正転信号保持機能を有したスキャンパステスト機能付きフリップフロップは、スキャンシフト制御端子ＳＣが“Ｌ”レベルのとき、データ入力端子Ｄに印加される信号を、スキャンシフト制御端子ＳＣが“Ｈ”かつ反転信号選択保持制御端子ＲＶが“Ｌ”のとき、スキャンイン端子ＤＴに印加される信号を、スキャンシフト制御端子ＳＣが“Ｈ”かつ反転信号選択保持制御端子ＲＶが“Ｈ”のとき、Ｄ型フリップフロップ１２１の出力信号の反転信号を、クロック信号ＣＫに同期して取り込む。即ち、スキャンシフト制御端子ＳＣが“Ｈ”かつ正転信号選択保持制御端子ＨＤが“Ｈ”のとき、クロック信号が立ち上がると、反転信号保持機能を有したスキャンパステスト機能付きフリップフロップの出力は反転する。

次に、図５を参照して回路の動作を説明する。各フリップフロップに試験用データを設定する動作は、図２に示されるように、シフトレジスタの動作であるため、詳細な説明は省略される。図５に示されるように、遅延故障試験を行うために設定されるデータは、“ＨＨＨＨＨＬＬＨ”である。スキャンイン信号ＳＩは、スキャンシフト制御信号ＳＳＣが“Ｈ”の期間にクロック信号ＣＬＫに同期して“ＨＬＬＨＨＨＨＨ”を与える。従って、クロックサイクルＣ９では、フリップフロップ１１、１２、２３、２４、２５、１８は“Ｈ”レベルを保持し（図５（ｅ）（ｇ）（ｉ）（ｋ）（ｎ）（ｕ））、フリップフロップ２６、１７は“Ｌ”レベルを保持する（図５（ｐ）（ｓ））。

フリップフロップ１８が“Ｈ”を出力するため（図５（ｕ））、クロックサイクルＣ１１において、クロック信号ＣＬＫが立ち上がっても、正転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２３〜２５の出力は変化しない（図５（ｉ）（ｋ）（ｎ））。一方、反転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２６は、出力を反転する（図５（ｐ））。即ち、反転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２６の出力の変化により、遅延故障試験が実施されることになる。フリップフロップ２３からフリップフロップ１７に至るパスがタイミング例外パスであっても、フリップフロップ２３の出力が変化しないため、この遅延故障試験に影響が及ばない。

このように、経路遅延故障モデルに基づいて、フリップフロップ２６からＮＡＮＤ回路３３、ＮＯＲ回路３４を介してフリップフロップ１７に至る経路の遅延故障試験を容易化するために、フリップフロップ２３〜２５は正転信号保持機能を有したスキャンパステスト機能付きフリップフロップに、フリップフロップ２６は反転信号保持機能を有したスキャンパステスト機能付きフリップフロップに置換されている。このため、正転信号保持機能を有したスキャンパステスト機能付きフリップフロップ２３からＮＡＮＤ回路３２、ＮＯＲ回路３４を介してフリップフロップ１７に至る経路は、遅延故障試験時に活性化されないことになる。従って、伝播遅延故障モデルにより、テストパタンを生成するときにＡＴＰＧプログラムにおいてフリップフロップ１７の出力をマスク設定する必要は無くなる。しかし、経路遅延故障試験の対象となる経路の終点フリップフロップに至る他の経路の始点フリップフロップは、保持機能付きフリップフロップに置換されることになり、遅延故障が検出できなくなる。図４の例の場合、フリップフロップ２３からフリップフロップ１７に至る経路、フリップフロップ２４からフリップフロップ１７に至る経路、フリップフロップ２５からフリップフロップ１７に至る経路における遅延故障試験ができない。さらに、フリップフロップ２３が遅延故障試験時に、正転信号保持機能を有するフリップフロップであるため、フリップフロップ１２からフリップフロップ２３に至る経路、フリップフロップ１１からフリップフロップ２３に至る経路に関しても伝播遅延故障モデルによる遅延故障を検出することができなくなる。従って、この方法においても、伝播遅延故障モデルによる遅延故障検出率が低下してしまう。

特公昭５２−２８６１３号公報 特開平１１−２１９３８５号公報

上述のように、大規模化・高速化の進んだＬＳＩにおいて、クリチカルパスを優先的に試験する経路遅延故障試験のみならず、伝播遅延故障試験を組み合わせた遅延故障試験により故障検出の網羅性をあげることも重要となっている。しかし、従来の遅延故障試験回路ではこれを実現することができなかった。本発明は、遅延故障検出率を低下させずに遅延故障試験する遅延故障試験回路及び方法を提供する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路装置は、複数のフリップフロップ（１１〜１７）のうちの第１フリップフロップ（１３）及び第２フリップフロップ（１７）と、制御回路（３６〜３９）とを具備する。複数のフリップフロップ（１１〜１７）は、スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する。第１フリップフロップ（１３）は、第１選択制御信号に基づいて出力を固定する。第２フリップフロップ（１７）は、第２選択制御信号に基づいて出力を固定する。制御回路（３６〜３９）は、第１フリップフロップ（１３）が出力を固定する期間と、第２フリップフロップ（１７）が出力を固定する期間が重複しないように第１選択制御信号と第２選択制御信号とを生成する。

本発明の他の観点では、遅延故障試験方法は、第１ステップと、第２ステップと、制御ステップとを具備し、スキャンチェーンにテストデータを供給して遅延故障の有無を試験する。複数のフリップフロップ（１１〜１７）は、スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する。第１ステップは、複数のフリップフロップ（１１〜１７）のうちの第１フリップフロップ（１３）の出力を第１選択制御信号に基づいて固定する。第２ステップは、複数のフリップフロップ（１１〜１７）のうちの第２フリップフロップ（１７）の出力を第２選択制御信号に基づいて固定する。制御ステップは、第１ステップと第２ステップとが重複しないように、第１選択制御信号と第２制御信号とを生成する。

本発明によれば、遅延故障検出率を低下させずに遅延故障試験する遅延故障試験回路及び方法を提供することができる。

図を参照して、本発明の実施の形態が説明される。図６に、本発明の第１の実施の形態に係る遅延故障試験回路が示される。

遅延故障試験回路は、スキャンパステスト機能付きフリップフロップ１１〜１７、組み合せ回路１０、選択回路２１〜２２、ＮＡＮＤ回路３１〜３３、ＮＯＲ回路３４、ＡＮＤ回路３６〜３７、インバータ回路３８〜３９を備える。スキャンパステスト機能付きフリップフロップ１１〜１７は、図１３（ａ）に示されるデータ保持機能を持たないスキャンパステスト機能付きフリップフロップである。以下、スキャンパステスト機能付きフリップフロップ１１〜１７は、フリップフロップ１１〜１７とも表記する。

フリップフロップ１１〜１７のそれぞれは、クロック端子ＣＫにクロック信号ＣＬＫ、スキャンシフト制御端子ＳＣにスキャンシフト制御信号ＳＳＣが供給されている。スキャンパス試験時、フリップフロップ１１〜１７は、スキャンパスを形成し、スキャンイン端子ＤＴに前段の出力端子Ｑが接続される。即ち、フリップフロップ１１のスキャンイン端子ＤＴに外部からスキャンイン信号ＳＩが入力され、出力端子Ｑは、次段のフリップフロップ１２のスキャンイン端子ＤＴに接続される。フリップフロップ１２の出力端子Ｑは、フリップフロップ１３のスキャンイン端子ＤＴに接続される。フリップフロップ１３の出力端子Ｑは、フリップフロップ１４のスキャンイン端子ＤＴに接続される。フリップフロップ１４の出力端子Ｑは、フリップフロップ１５のスキャンイン端子ＤＴに接続される。フリップフロップ１５の出力端子Ｑは、フリップフロップ１６のスキャンイン端子ＤＴに接続される。フリップフロップ１６の出力端子Ｑは、フリップフロップ１７のスキャンイン端子ＤＴに接続される。

フリップフロップ１１、１２、１４〜１６のデータ入力端子Ｄには組み合せ回路１０から入力信号が供給される。ＮＡＮＤ回路３１の２つの入力端子は、フリップフロップ１１、１２の出力端子Ｑに接続され、ＮＡＮＤ回路３１の出力端子は、選択回路２１の一方の入力端子Ｌに接続される。選択回路２１の他方の入力端子Ｈは、フリップフロップ１３の出力端子Ｑに接続される。選択回路２１の出力端子は、フリップフロップ１３のデータ入力端子Ｄに接続され、選択回路２１の制御端子は、ＡＮＤ回路３６の出力に接続される。ＮＡＮＤ回路３２の２つの入力端子は、フリップフロップ１３、１４の出力端子Ｑに接続され、ＮＡＮＤ回路３２の出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＡＮＤ回路３３の２つの入力端子は、フリップフロップ１５、１６の出力端子Ｑに接続され、ＮＡＮＤ回路３３の出力端子は、ＮＯＲ回路３４の入力端子に接続される。ＮＯＲ回路３４の出力端子は、選択回路２２の一方の入力端子Ｌに接続される。選択回路２２の他方の入力端子Ｈは、フリップフロップ１７の出力端子Ｑに接続される。選択回路２２の出力端子は、フリップフロップ１７のデータ入力端子Ｄに接続され、選択回路２２の制御端子は、ＡＮ回路３７の出力に接続される。ＡＮＤ回路３７は、外部から入力され、スキャンパスを利用した遅延故障試験を実施することを示す試験中信号ＴＳＴと、選択回路２１、２２を制御する保持制御信号ＨＳＬと、インバータ回路３９を介して反転されたスキャンシフト制御信号ＳＳＣとを入力し、論理積をとった結果を選択回路２２に選択制御信号として出力する。ＡＮＤ回路３６は、試験中信号ＴＳＴと、インバータ回路３８を介して反転された保持制御信号ＨＳＬと、インバータ回路３９を介して反転されたスキャンシフト制御信号ＳＳＣとを入力し、論理積をとった結果を選択制御信号として選択回路２１に出力する。スキャンパス試験時、フリップフロップ１７の出力端子Ｑから外部にスキャンアウト信号ＳＯが出力される。

フリップフロップ１３からフリップフロップ１７に至る経路がタイミング例外パスとなっている。タイミング例外パスの始点となるフリップフロップ１３、及び、終点となるフリップフロップ１７は、自身の出力を選択回路２１、２２を介してデータ入力端子Ｄに接続するパスを有している。従って、選択回路２１がフリップフロップ１３の出力を選択して出力していると、フリップフロップ１３はロック状態になり、選択回路２２がフリップフロップ１７の出力を選択して出力していると、フリップフロップ１７はロック状態になる。選択回路２１、２２は、それぞれＡＮＤ回路３６、２７の出力信号により出力する信号が選択される。ＡＮＤ回路３６には、保持制御信号ＨＳＬがインバータ回路３８により反転されて入力され、ＡＮＤ回路３７には保持制御信号ＨＳＬがそのまま入力される。従って、選択回路２１がフリップフロップ１３の出力を選択して出力しているとき、即ち、フリップフロップ１３がロック状態のとき、選択回路２２はＮＯＲ回路３４の出力を選択して出力するため、フリップフロップ１７は組み合せ回路の出力を取り込むことができ、フリップフロップ１７がロック状態のときはフリップフロップ１３が組み合せ回路の出力を取り込むことができる。

次に、図６に示される回路の動作を説明する。図７は、スキャンパスを使用して遅延故障試験を行うための試験用データを各フリップフロップに設定する動作を示すタイミングチャートである。クロックサイクルＣ１において、スキャンシフト制御信号ＳＳＣがアクティブになり（図７（ｂ））、フリップフロップ１１〜１７は、クロック信号ＣＬＫの立ち上がりに同期してデータをシフトさせるシフトレジスタとして動作するようになる。クロックサイクルＣ２〜Ｃ８にシフトイン信号ＳＩに設定されたデータがフリップフロップ１１〜１７に順次送られる。ここでは、シフトイン信号ＳＩにデータ“ＬＬＨＨＨＨＨ”が設定される（図７（ｃ））。従って、クロックサイクルＣ９において、フリップフロップ１１〜１７は、それぞれ出力端子Ｑから“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｌ”、“Ｌ”を出力するように設定される（図７（ｄ）〜（ｊ））。

その後、図８に示されるように、遅延故障試験が行われる。図８は、時間軸が拡大されている。クロックサイクルＣ１１の期間が規定される遅延時間ｔｄを示す。即ち、クロックサイクルＣ１１の立ち上がりに同期して各フリップフロップは、データ入力端子Ｄに印加されているデータを取り込んで出力する。出力された信号は、組み合せ回路を介して次段のフリップフロップに達し、クロックサイクルＣ１２の立ち上がりに同期して各フリップフロップに取り込まれる。クロックサイクルＣ１２までに組み合せ回路の出力が到達しない場合に遅延故障が発生したと判定される。従って、クロックサイクルＣ１１の時間ｔｄは、所望の試験規格になるように設定される（図８（ａ））。

試験中信号ＴＳＴは、このスキャンパス試験の間、常時“Ｈ”になっているため、タイミングチャートには図示されない。保持制御信号ＨＳＬは、選択回路２１、２２が選択する信号を制御する信号であり、ここでは少なくともクロックサイクルＣ１１及びＣ１２の期間“Ｌ”とするため、クロックサイクルＣ９で“Ｌ”になる（図８（ｃ））。また、スキャンシフト制御信号ＳＳＣは、シフトが終了したクロックサイクルＣ９で“Ｌ”になる（図８（ｂ））。従って、ＡＮＤ回路３６は“Ｈ”を、ＡＮＤ回路３７は“Ｌ”を出力する（図８（ｄ）（ｅ））。即ち、クロックサイクルＣ１１及びＣ１２の期間において、選択回路２１は、フリップフロップ１３の出力信号を選択して出力し、選択回路２２は、ＮＯＲ回路３４の出力信号を選択して出力する。

クロックサイクルＣ９において、フリップフロップ１１〜１７は、それぞれ“Ｈ”“Ｈ”“Ｈ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”を出力端子Ｑから出力しているため、ＮＡＮＤ回路３１の出力は“Ｌ”、ＮＡＮＤ回路３２の出力は“Ｌ”、ＮＡＮＤ回路３３の出力は“Ｈ”となる（図８（ｋ）（ｐ）（ｕ））。従って、ＮＯＲ回路３４は、“Ｌ”を出力する（図８（ｖ））。ここで、スキャンシフト制御信号ＳＳＣが“Ｌ”になり、フリップフロップ１１〜１７は、クロック信号ＣＬＫに同期してデータ入力端子Ｄに印加される信号を取り込んで出力する状態になる。

クロックサイクルＣ１１において、クロック信号ＣＬＫの立ち上がりに同期して、フリップフロップ１１〜１７は、データ入力端子Ｄに印加される信号を取り込んで出力する。フリップフロップ１１、１２、１４〜１６は、組み合せ回路１０から出力される“Ｈ”を取り込み、フリップフロップ１６のみ出力が“Ｌ”から“Ｈ”に変化する（図８（ｈ）（ｊ）（ｏ）（ｒ）（ｔ））。フリップフロップ１３は、選択回路２１が出力する自身の出力信号を取り込む。従って、フリップフロップ１３は、この遅延故障試験時（クロックサイクルＣ１１、Ｃ１２）、ロック状態になっている（図８（ｍ））。フリップフロップ１７は、選択回路２２が出力するＮＯＲ回路３４の出力信号を取り込んで出力する（図８（ｘ））。

フリップフロップ１６の出力が“Ｌ”から“Ｈ”に変化したことにより、ＮＡＮＤ回路３３の出力は、“Ｈ”から“Ｌ”に変化する（図８（ｕ））。ＮＡＮＤ回路３３の出力が“Ｈ”から“Ｌ”に変化したことにより、ＮＯＲ回路３４の出力は、“Ｌ”から“Ｈ”に変化する（図８（ｖ））。従って、クロックサイクルＣ１１の間に選択回路２２の出力が“Ｌ”から“Ｈ”に変化する（図８（ｗ））。

クロックサイクルＣ１２において、クロック信号ＣＬＫの立ち上がりに同期してフリップフロップ１１〜１７は、データ入力端子Ｄに印加される信号を取り込んで出力する。即ち、遅延故障試験の結果が各フリップフロップに取り込まれる。フリップフロップ１７は、フリップフロップ１６からＮＡＮＤ回路３３、ＮＯＲ回路３４、選択回路２２を介してフリップフロップ１７に至る経路の遅延故障試験の結果を取り込んだことになる。クロックサイクルＣ１２の立ち上がりまでに、信号の変化が到達しており、遅延故障が無いことがわかる。

クロックサイクルＣ１３において、スキャンシフト制御信号ＳＳＣが“Ｈ”になり、フリップフロップ１１〜１７は、シフトレジスタを形成し、シフト動作をするようになる。クロックサイクルＣ１４以降にフリップフロップ１１〜１７に保持された状態がＬＳＩの外部端子から出力され、試験結果が判定される。

このように、クロックサイクルＣ１０からＣ１１において、保持制御信号ＨＳＬは“Ｌ”に設定され、フリップフロップ１３はロック状態になっているため、フリップフロップ１３の出力信号は、この遅延故障試験に影響を与えない。一方、フリップフロップ１７は、ＮＯＲ回路３４の出力信号をラッチ可能な状態になっている。従って、保持制御信号ＨＳＬが“Ｌ”であれば、フリップフロップ１３の出力信号に影響されずにフリップフロップ１７を終点フリップフロップとする他の経路の遅延故障試験は実施可能となる。

図９は、保持制御信号ＨＳＬが“Ｈ”である場合の動作を示すタイミングチャートである。フリップフロップ１１〜１７に試験用データを設定する動作は、図７と同じであり、データ内容が異なるのみであるため、説明は省略される。ここでは、シフトイン信号ＳＩとして、試験用データ“ＬＨＨＨＬＬＬ”が入力され、クロックサイクルＣ９において、フリップフロップ１１〜１７には、それぞれ“Ｌ”“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｈ”“Ｌ”が設定される（図９（ｆ）（ｈ）（ｊ）（ｍ）（ｏ）（ｒ）（ｔ）（ｘ））。

従って、クロックサイクル９において、ＮＡＮＤ回路３１は“Ｈ”を出力し、ＮＡＮＤ回路３２は“Ｈ”を出力し、ＮＡＮＤ回路３３は“Ｌ”を出力する（図９（ｋ）（ｐ）（ｕ））。これを受けて、ＮＯＲ回路３４は、“Ｌ”を出力する（図９（ｖ））。ここでスキャンシフト制御信号ＳＳＣが“Ｌ”になり（図９（ｂ））、フリップフロップ１１〜１７は、クロック信号ＣＬＫに同期してデータ入力端子Ｄに印加される信号を取り込んで出力する状態になる。また、保持制御信号ＨＳＬが“Ｈ”となり（図９（ｃ））、ＡＮＤ回路３６は“Ｌ”を、ＡＮＤ回路３７は“Ｈ”を出力し（図９（ｄ）（ｅ））、選択回路２１、２２を制御する。従って、フリップフロップ１７は出力を変化させないロック状態になり、フリップフロップ１３は、ＮＡＮＤ回路３１の出力信号に基づいて、クロック信号ＣＬＫの立ち上がりに同期して出力が変化するようになる。

クロックサイクルＣ１１において、クロック信号ＣＬＫの立ち上がりに同期して、フリップフロップ１１〜１７は、データ入力端子Ｄに印加される信号を取り込んで出力する。フリップフロップ１１〜１３は、データ入力端子Ｄに印加されている“Ｈ”信号を取り込み、出力が“Ｈ”に変化する（図９（ｈ）（ｊ）（ｍ））。フリップフロップ１１、１２の出力が“Ｈ”に変化するため、ＮＡＮＤ回路３１の出力は“Ｌ”に変化し（図９（ｋ））、選択回路２１を介してフリップフロップ１３のデータ入力端子Ｄに入力される。

クロックサイクルＣ１２において、クロック信号ＣＬＫの立ち上がりに同期してフリップフロップ１１〜１７は、データ入力端子Ｄに印加されている信号を取り込んで出力する。即ち、遅延故障試験の結果が各フリップフロップに取り込まれる。フリップフロップ１１、１２の出力信号が変化したことによりフリップフロップ１３の入力信号が変化し、フリップフロップ１３は、フリップフロップ１１、１２を始点フリップフロップとする経路の遅延故障試験の結果を取り込んだことになる。

一方、クロックサイクルＣ１１において、フリップフロップ１３の出力が“Ｈ”に変化することにより、ＮＡＮＤ回路３２の出力が“Ｌ”に変化する（図９（ｐ））。このフリップフロップ１３からＮＡＮＤ回路３２までの経路は、例えば、接続配線長が長く、配線遅延が大きいタイミング例外パスである。ＮＡＮＤ回路３２の出力の変化に伴って、ＮＯＲ回路３４の出力が“Ｈ”に変化する（図９（ｖ））。このとき、既にクロックサイクルＣ１２の期間になっているため、遅延時間ｔｄを試験規格とする遅延故障試験では故障となる。選択回路２２は、このＮＯＲ回路３４の出力を選択していないため（図９（ｗ））、この経路は、遅延故障試験の対象にならない。

クロックサイクルＣ１３において、スキャンシフト制御信号ＳＳＣが“Ｈ”になり、フリップフロップ１１〜１７は、シフトレジスタを形成し、シフト動作をするようになる。クロックサイクルＣ１４以降にフリップフロップ１１〜１７に保持された状態がＬＳＩの外部端子から出力され、試験結果が判定される。

このように、クロックサイクルＣ１０からＣ１１において、保持制御信号ＨＳＬは“Ｈ”に設定され、フリップフロップ１７はロック状態になっているため、フリップフロップ１７はＮＯＲ回路３４の出力信号の影響を受けない。即ち、タイミング例外パスの遅延故障試験を回避することができる。このとき、タイミング例外パスの始点フリップフロップであるフリップフロップ１３を終点フリップフロップとする他の経路の遅延故障試験は、それに影響されずに実施可能であることが判る。また、フリップフロップ１３を始点フリップフロップとする経路でタイミング例外パスでない他の経路があれば、その経路の遅延故障試験も実施可能であることはいうまでもない。

従って、保持制御信号ＨＳＬが“Ｌ”のとき、タイミング例外パスの始点フリップフロップを始点としない全ての経路の遅延故障試験が可能である。また、保持制御信号ＨＳＬが“Ｈ”のとき、タイミング例外パスの終点フリップフロップを終点としない全ての経路の遅延故障試験が可能である。即ち、このように、選択回路２１、２２をタイミング例外パスの始点及び終点フリップフロップの前段に挿入して制御することにより、タイミング例外パスを対象とする遅延故障試験を回避することができ、遅延故障検出率を低下させずに遅延故障試験することができる。

従って、タイミング例外パスの終点フリップフロップがタイミング例外パスの状態に影響を受けることがないため、ＡＴＰＧプログラム実行し、テストパタン生成する際にフリップフロップ１７の出力をマスク設定する必要がない。また、クロックサイクルＣ１１に示されるように、試験規格条件のクロックを印加しているクロックサイクルにおいて、常にタイミング例外パスの始点フリップフロップのラッチ動作を有効にせず保持制御信号によってラッチ可能動作状態も発生させることができる。そのため、タイミング例外パスの始点フリップフロップの前段フリップフロップから、タイミング例外パスの始点フリップフロップへのパスの遅延故障試験も行うことができる。

図１０に本発明の第２の実施の形態に係る遅延故障試験回路が示される。この遅延故障試験回路では、保持制御信号ＨＳＬは、フリップフロップ１８により生成され、フリップフロップ１８の出力は、試験用データとして外部からスキャンパスを経由して設定される。従って、図１０に示される遅延故障試験回路は、図６に示される遅延故障試験回路にフリップフロップ１８が追加され、その出力信号が保持制御信号ＨＳＬとして各部に供給される。フリップフロップ１８のスキャンイン端子ＤＴはフリップフロップ１７の出力端子Ｑに接続され、データ入力端子Ｄは自身の出力端子Ｑに接続される。クロック端子ＣＫにはクロック信号ＣＬＫが供給され、スキャンシフト制御端子ＳＣにはスキャンシフト制御信号ＳＳＣが供給される。従って、フリップフロップ１８は、フリップフロップ１１〜１７により形成されるスキャンパスの最後尾に付加されたように接続されるが、他の位置に挿入されてもよい。フリップフロップ１８以外は図６と同じであるため、説明は省略される。

また、動作に関しても、クロックサイクルＣ９において、所望のデータが設定され、遅延故障試験期間Ｃ１１〜Ｃ１２の間、そのデータを保持していればよく、遅延故障試験動作は、第１の実施の形態と同じである。スキャンパステスト機能付きフリップフロップ１８が追加されたことにより、フリップフロップ１１〜１８に試験用データを設定する動作が異なるため、試験用データ設定動作について図１１、図１２を参照して説明する。

図１１は、遅延故障試験期間Ｃ１１〜Ｃ１２の間、保持制御信号ＨＳＬを“Ｌ”にするときの試験用データ設定動作の例を示すタイミングチャートである。フリップフロップ１８が追加されているため、データ設定は１クロックサイクル増加する。ここでは、クロックサイクルＣ１において、スキャンシフト制御信号ＳＳＣがアクティブになるとともに、１番目のスキャンインデータを入力する。試験用データの設定動作は、単純なシフトレジスタの動作である。従って、クロックサイクルＣ１〜Ｃ８にスキャンイン信号ＳＩに設定されたデータが、クロックサイクルＣ９にフリップフロップ１８〜１１に設定される。

ここで設定されたデータは、フリップフロップ１１に“Ｈ”、フリップフロップ１２に“Ｈ”、フリップフロップ１３に“Ｈ”、フリップフロップ１４に“Ｈ”、フリップフロップ１５に“Ｈ”、フリップフロップ１６に“Ｌ”、フリップフロップ１７に“Ｌ”であり、図８に示される遅延故障試験の場合と同じデータである。フリップフロップ１８にデータ“Ｌ”が設定され、図８（ｃ）に示される保持制御信号ＨＳＬが“Ｌ”に設定されることも実現できる。

その後、クロックサイクルＣ１１、Ｃ１２において、クロック信号ＣＬＫが立ち上がるとき、フリップフロップ１８は、データ入力端子Ｄに自身の出力端子Ｑが接続されているため、状態は変化せず、出力信号ＨＳＬは、“Ｌ”を維持する。クロックサイクルＣ１３においてスキャンシフト制御信号ＳＳＣが“Ｈ”になると、フリップフロップ１８は、クロック信号ＣＬＫに同期してフリップフロップ１７の出力信号を取り込んで出力するように動作する。従って、図８（ｃ）に示される保持制御信号ＨＳＬとは異なり、フリップフロップ１８の出力信号は、試験データに依存して変動する。しかし、ＡＮＤ回路３６、３７にはスキャンシフト制御信号ＳＳＣがインバータ回路３９により反転されて入力されているため、選択回路２１、２２に対する制御信号は同じになる。

図１２は、遅延故障試験期間Ｃ１１〜Ｃ１２の間、保持制御信号ＨＳＬを“Ｈ”にするときの試験用データ設定動作の例を示すタイミングチャートである。クロックサイクルＣ１においてスキャンイン信号ＳＩに設定するデータが“Ｈ”に替わるだけで、クロックサイクルＣ９〜Ｃ１３におけるフリップフロップ１８の出力信号が“Ｈ”に設定される。クロックサイクルＣ２〜Ｃ８に設定されるデータは、試験内容に応じて自由に設定できることはいうまでもない。

このように、保持制御信号ＨＳＬは、フリップフロップを追加することによりスキャンイン信号に乗せることができる。従って、外部に接続される端子数を削減することができる。

以上説明したように、本発明によれば、スキャンパス回路を使用したＬＳＩの遅延故障試験、特に伝播遅延故障モデルにより生成したテストパタンを用いた遅延故障試験において、タイミング例外パスの影響による遅延故障検出率の低下を防ぐことができる。

従来技術に係る遅延故障試験回路例を示す回路図である。 従来技術に係る遅延故障試験回路例の試験データ設定動作を示すタイミングチャートである。 同遅延故障試験動作を示すタイミングチャートである。 改良された従来技術による遅延故障試験回路例を示す回路図である。 同遅延故障試験動作を示すタイミングチャートである。 本発明の第１の実施の形態に係る遅延故障試験回路例を示す回路図である。 本発明の第１の実施の形態に係る遅延故障試験回路例の試験データ設定動作を示すタイミングチャートである。 同遅延故障試験動作（１）を示すタイミングチャートである。 同遅延故障試験動作（２）を示すタイミングチャートである。 本発明の第２の実施の形態に係る遅延故障試験回路例を示す回路図である。 本発明の第２の実施の形態に係る遅延故障試験回路例の試験データ設定動作（１）を示すタイミングチャートである。 同遅延故障試験回路例の試験データ設定動作（２）を示すタイミングチャートである。 スキャンパステスト機能付きフリップフロップの内部構成例を示す回路図である。

符号の説明

１０ 組み合せ回路
１１〜１８ スキャンパステスト機能付きフリップフロップ
２１、２２ 選択回路
２３〜２５ 正転信号保持機能を有したスキャンパステスト機能付きフリップフロップ
２６ 反転信号保持機能を有したスキャンパステスト機能付きフリップフロップ
３１〜３３ ＮＡＮＤ回路
３４ ＮＯＲ回路
３６、３７ ＡＮＤ回路
３８、３９ インバータ回路
１０１、１１１、１２１ フリップフロップ
１０２、１１２、１１３、１２２、１２３ 選択回路

Claims (12)

1. スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する複数のフリップフロップのうちの第１フリップフロップと、前記第１フリップフロップは、クロック信号に同期して第１入力信号を取り込んで第１出力信号を出力し、第１選択制御信号に基づいて前記第１出力信号を固定し、
   前記複数のフリップフロップのうちの第２フリップフロップと、前記第２フリップフロップは、前記クロック信号に同期して第２入力信号を取り込んで第２出力信号を出力し、第２選択制御信号に基づいて前記第２出力信号を固定し、
   前記第１フリップフロップが出力を固定する期間と、前記第２フリップフロップが出力を固定する期間が重複しないように前記第１選択制御信号と前記第２選択制御信号とを生成する制御回路と
   を具備する
   半導体集積回路装置。
2. 前記第１選択制御信号に基づいて、前記第１出力信号又は組み合せ回路から出力される第１組み合わせ信号のいづれかを選択して前記第１フリップフロップに前記第１入力信号として供給する第１選択回路と、
   前記第２選択制御信号に基づいて、前記第２出力信号又は前記組み合せ回路から出力される第２組み合せ信号のいずれかを選択して前記第２フリップフロップに前記第２入力信号として供給する第２選択回路と
   をさらに具備する
   請求項１に記載の半導体集積回路装置。
3. 前記第１フリップフロップの出力から前記第２フリップフロップの入力までの信号経路は、遅延時間が前記クロック信号の１クロックサイクルに収まる必要の無いタイミング例外パスである
   請求項１または請求項２に記載の半導体集積回路装置。
4. 前記制御回路は、遅延故障を検出する遅延故障試験中であることを示す試験中信号に基づいて、前記第１選択制御信号と前記第２選択制御信号とを生成する
   請求項１から請求項３のいずれかに記載の半導体集積回路装置。
5. 外部から入力される保持制御信号に基づいて、前記制御回路は、前記第１フリップフロップが前記第１出力信号を入力するか、前記第２フリップフロップが前記第２出力信号を入力するかを決定し、前記第１選択制御信号と前記第２選択制御信号とを生成する
   請求項１から請求項４のいずれかに記載の半導体集積回路装置。
6. さらに、前記スキャンチェーンに第３フリップフロップを備え、
   前記第３フリップフロップから前記保持制御信号を出力する
   請求項１から請求項４のいずれかに記載の半導体集積回路装置。
7. 前記スキャンチェーンに供給されるテストデータは、前記第３フリップフロップに設定され、前記保持制御信号の状態を示すデータを含む
   請求項６に記載の半導体集積回路装置。
8. スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する複数のフリップフロップのうちの第１フリップフロップの出力を第１選択制御信号に基づいて固定する第１ステップと、
   前記複数のフリップフロップのうちの第２フリップフロップの出力を第２選択制御信号に基づいて固定する第２ステップと、
   前記第１ステップと前記第２ステップとが重複しないように前記第１選択制御信号と前記第２制御信号とを生成する制御ステップと
   を具備し、
   前記スキャンチェーンにテストデータを供給して遅延故障の有無を試験する
   遅延故障試験方法。
9. 前記複数のフリップフロップは、クロック信号に同期して動作し、
   前記複数のフリップフロップの間に設定される信号経路のうちのタイミング例外パスの始点フリップフロップを前記第１フリップフロップに設定する始点設定ステップと、前記タイミング例外パスは、前記信号経路を信号が伝達する遅延時間が前記クロック信号の１クロックサイクルに収まる必要のない前記信号経路であり、
   前記タイミング例外パスの終点フリップフロップを前記第２フリップフロップに設定する終点設定ステップと
   をさらに備える
   請求項８に記載の遅延故障試験方法。
10. 前記制御ステップは、遅延故障を検出する遅延故障試験中であることを示す試験中信号に基づいて、前記第１選択制御信号と前記第２選択制御信号とを生成するステップを含む
    請求項８または請求項９に記載の遅延故障試験方法。
11. 前記制御ステップは、保持制御信号に基づいて、前記第１選択制御信号又は前記第２選択制御信号を有効にするステップを含む
    請求項８から請求項１０のいずれかに記載の遅延故障試験方法。
12. 前記制御ステップは、前記テストデータに基づいて、前記第１選択制御信号又は前記第２選択制御信号を有効にするステップを含む
    請求項８から請求項１０のいずれかに記載の遅延故障試験方法。

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