KR100655814B1

KR100655814B1 - 지연 회로

Info

Publication number: KR100655814B1
Application number: KR1020050111289A
Authority: KR
Inventors: 켄이치 노무라
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-07-12
Filing date: 2005-11-21
Publication date: 2006-12-13
Also published as: EP1744456A2; US20070013427A1; JP2007027849A; TWI318504B; TW200703914A; EP1744456B1; US7750710B2; JP4129010B2; EP1744456A3

Abstract

본 발명은 고속으로 동작하는 LSI 사이에서 정확한 타이밍 설정을 가능하게 하는 것을 목적으로 한다.

지연 회로에 있어서, 지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자(8)와 상기 신호의 위상을 반전하는 위상 반전 소자(9)를 포함하는 주파수 가변 발진기(2)로부터 상기 지연 시간 제어 신호(Vcntl)의 공급을 받는 제2 지연 소자(8)와, 상기 제2 지연 소자(8)와 직렬로 접속되고, 상기 신호가 전파되는 조정 소자(10)를 포함하며, 상기 제2 지연 소자(8)와 상기 조정 소자(10)의 합계 지연 시간이 조정된다.

Description

지연 회로 {DELAY CIRCUIT}

도 1은 타이밍 제어 회로의 기본 구성도.

도 2는 전압 제어 발진기의 회로도.

도 3은 인버터 회로의 회로도.

도 4는 DLL 회로에 포함되는 지연 선로의 구성도.

도 5는 입력 신호 1주기를 16탭 분할했을 때의 지연 파형의 위상을 도시한 도면.

도 6은 제1 실시예의 DLL 회로의 구성도.

도 7은 제1 실시예의 정전류 회로의 개념도.

도 8은 도 7의 정전류 회로에 의한 위상의 미조정 기능을 도시한 도면.

도 9는 도 7의 정전류 회로의 구체적 구성예를 도시한 도면.

도 10은 제2 실시예에 따른 DLL 회로의 구성을 도시한 도면.

도 11은 정전류원 대신에 저항과 스위치에 의해 제어 전류를 공급하는 예를 도시한 도면.

도 12는 저항 대신에 용량 소자에 의해 위상을 조정하는 회로의 예를 도시한 도면.

도 13은 도 11의 저항 및 스위치를 타이밍 제어 회로의 외부 단자에 외부에 서 부착하는 회로 구성을 도시한 도면.

도 14는 도 12의 용량 소자 및 스위치를 타이밍 제어 회로의 외부 단자에 외부에서 부착하는 회로 구성을 도시한 도면.

도 15는 제1 실시예와 제2 실시예의 타이밍 제어 회로를 조합한 회로의 예를 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

2 : PLL 회로

3 : 전압 제어 발진기

4 : DLL 회로

4A : 지연 선로

5, 6, 7 : 분주 회로

8 : 지연 소자

9 : 인버터 회로

10 : 정전류 회로

11 : 정전류원

31, 32 : CMOS 회로

33 : 디지털 신호

51, 52 : 저항

61, 62 : 스위치

71, 72 : 용량 소자

100, 101 : NMOS 트랜지스터

102, 103, 104, 113, 114 : PMOS 트랜지스터

본 발명은 입력 신호를 지연하고, 입력 신호에 대하여 소정의 위상차를 갖는 지연 신호를 공급하는 지연 회로에 관한 것이다.

아날로그 PLL(Phase Locked Loop) 발진기는 클록 주파수의 체배나 LSI(Large-scale Integrated Circuit) 내부의 클록 스큐(Skew) 조정 등에 이용된다. 아날로그 PLL 발진기는 최근의 LSI의 고속화 및 대규모화를 실현하기 위해서 필수적인 회로(또는 CAD 툴의 매크로)로서 제공되고 있다.

또한, 아날로그 PLL 발진기에 유사한 기술로서 DLL(Delay Locked Loop) 회로가 있다. DLL 회로는 DDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory) 등의 고속 LSI의 보급에 따라 다용되어 오고 있다. DLL 회로는 회로 설계자가 의도하는 지연을 생성할 수 있다. 그러기 위해서 LSI 내부에서, DLL에서 원하는 지연을 생성하고 고속 LSI와 인터페이스를 취하기 위해서 필수적인 회로(또는 매크로)로 되어 있다.

[특허 문헌 1] 일본 특허 공개 제2000-163999호 공보

[특허 문헌 2] 일본 특허 공개 제2001-210020호 공보

그러나, LSI가 더욱 고속화하고 있고, 게다가, DDR-SDRAM과 같은 범용 LSI라도 LSI 메이커에 따라 타이밍 사양이 약간 다른 경우가 있다. 이 때문에, 그와 같은 범용 고속 LSI를 이용하는 사용자 메이커는 DDR-SDRAM 등의 고속 LSI를 자사의 LSI와 인터페이스시키는 경우, 타이밍 설정에서 문제를 일으키는 경우가 많다.

본 발명의 목적은 고속으로 동작하는 LSI 사이에서 정확한 타이밍 설정을 가능하게 하는 기술을 제공하는 것이다.

본 발명은 상기 과제를 해결하기 위해서 이하의 수단을 채용하였다. 즉, 본 발명은 지연 회로에 있어서, 지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 신호의 위상을 반전하는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와, 상기 제2 지연 소자와 직렬로 접속되고, 상기 신호가 전파되는 조정 소자를 포함하며, 상기 제2 지연 소자와 상기 조정 소자와의 합계 지연 시간이 조정된다.

또한, 본 발명은 지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 지연 시간 제어 신호를 분류한 분류 신호에 의해 구동되고 상기 신호의 위상을 반전하는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와, 상기 제2 지연 소자에 공급되는 지연 시간 제어 신호로부터 상기 분류 신호와 거의 동등한 신호를 분류함으로써 상기 제2 지연 소자의 지연 시간을 조정하는 조정 소자를 포 함하도록 하여도 좋다.

(실시예)

이하, 도면을 참조하여 본 발명을 실시하기 위한 최선의 형태(이하 실시예라 함)에 따른 타이밍 제어 회로에 대해서 설명한다. 이하의 실시예의 구성은 예시로서, 본 발명은 실시예의 구성에 한정되지 않는다.

《제1 실시예》

이하, 도 1 내지 도 9의 도면을 참조하여 본 발명의 제1 실시예에 따른 타이밍 제어 회로를 설명한다.

〈기본 구성〉

도 1에 본 실시예에 따른 타이밍 제어 회로의 기본 구성도를 도시한다. 이 타이밍 제어 회로는 PLL 회로(2)와, DLL 회로(4)를 조합한 구성을 갖고 있다. 이 PLL 회로(2)와 DLL 회로(4)를 조합한 부분은 LSI 설계를 위한 CAD 툴 상의 DLL 매크로 블록(1)으로서 제공하여도 좋다.

PLL 회로(2)에는 입력 단자(20) 및 분주 회로(5)를 통해 기준 클록 신호가 입력된다. 이 분주 후의 클록을 클록 CK라고 부르기로 한다. 한편, PLL 회로(2)는 전압 제어 발진기(3)(본 발명의 주파수 가변 발진기에 해당)를 갖고 있다. 주지와 같이, 전압 제어 발진기(3)는 외부로부터의 제어 전압에 의해 발진 주파수 및 위상을 제어할 수 있는 발진기이다. 도 1에서는 전압 제어 발진기(3)의 출력은 클록 X로서 나타내고 있다.

도 1과 같이, 전압 제어 발진기(3)의 출력 클록 X는 분주 회로(6)에 의해 n 배로 분주되어 클록 FB가 된다. PLL 회로(2)는 클록 CK와 클록 FB의 위상을 비교하여, 그 위상이 일치하도록 전압 제어 발진기(3)의 제어 전압 Vcntl에 부귀환을 건다.

예컨대, 기준 클록을 분주한 클록 CK보다 전압 제어 발진기(3)의 출력 클록 X를 분주한 클록 FB의 위상이 진행되어 있는 경우에는 전압 제어 발진기(3)의 출력 클록의 위상이 지연되도록 제어 전압 Vcntl을 낮춘다. 또한, 기준 클록을 분주한 클록 CK보다 전압 제어 발진기(3)의 출력 클록 X를 분주한 클록 FB의 위상이 지연되는 경우에는 전압 제어 발진기(3)의 출력 클록의 위상이 진행되도록 제어 전압 Vcntl을 높인다. 이것은 예컨대 클록 CK와 FB의 위상차를 검지하는 회로와, 위상차에 따른 정부(正負)의 전압을 발생하는 차지 펌프 회로로 구성할 수 있다.

그리고, 클록 CK와 FB의 위상차가 없어지면, 전압 제어 발진기(3)의 주파수를 제어하는 제어 전압 Vcntl이 소정값으로 수속(收束)되고, PLL 회로(2)의 발진 주파수는 클록 CK의 n배[n은 분주 회로(6)의 분주 횟수]로 고정된다. 또한, PLL 회로(2)의 출력 클록 x 중, n 분주의 선두 클록의 위상이 클록 CK의 위상으로 고정된다. 도 1의 타이밍 제어 회로에서는 이 때의 제어 전압 Vcntl을 DLL 회로(4)의 지연 선로를 구성하는 지연 소자에 공급한다(이 때 공급되는 전압 신호 Vcntl이 본 발명의 지연 시간 제어 신호에 해당함). 지연 소자는 전압 제어 발진기(3)의 주파수를 결정하는 소자와 동일 종류의 소자로 구성되어 있다. 따라서, DLL 회로(4)에서의 지연 시간은 PLL 회로(2)에서 주파수 및 위상을 고정한 제어 전압 Vcntl에 의해서 제어되게 된다.

도 2에 본 실시예의 전압 제어 발진기(3)의 회로도를 도시한다. 전압 제어 발진기(3)는 4단의 발진용 회로[이하, 지연 소자(8)라 함, 본 발명의 제1 지연 소자에 해당]와, 1단의 인버터 회로(9; 본 발명의 위상 반전 소자에 해당)를 포함한다. 전압 제어 발진기(3)는 인버터 회로(9)의 출력을 선두의 지연 소자(8)의 입력으로 피드백하고 있다. 주파수는 도 2의 회로[지연 소자(8)가 4단에 의해 형성되고, 인버터 회로(9)가 1단에 의해 형성되는 회로]를 2회 루프함으로써 생성된다. 4단의 지연 소자(8)와 1단의 인버터 회로(9)에 의해 첫 번째 루프후의 신호는 반전 상태에서 선두의 지연 소자(8)로 귀환된다. 그리고, 두 번째 루프 후에 정상 상태에서 선두의 지연 소자(8)로 귀환되기 때문이다.

도 3에 인버터 회로(9)의 회로도를 도시한다. 본 실시예에서는 인버터 회로(9)는 CMOS 트랜지스터에 의해 구성된다. 즉, 도 3의 구성에서는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트가 공통의 입력 단자(21)에 접속되고, PMOS 트랜지스터의 소스가 전원 단자(22)에 접속되며, NMOS 트랜지스터의 소스가 접지 전위에 접속되고, PMOS 트랜지스터와 NMOS 트랜지스터의 드레인이 출력 단자(23)에 접속된다.

지연 소자(8)의 구성은 도 3에 도시된 인버터의 구성을 기본으로 하여 일부 변형한 것이다. 즉, 지연 소자(8)에서는 전원 전압 대신에 지연 소자(8)의 소스에 제어 전압 Vcntl이 공급되는 동시에 출력 단자(23)와 접지 전위 사이에 부하로서 용량 소자가 접속된다. 또는, 출력 단자(23)와 다음 단의 입력 단자 사이[또는 출력 단자(23)와 용량 소자 사이]에 인버터 회로(9)에 설치된 저항보다 큰 저항을 삽입하도록 하여도 좋다. 그 결과, 용량과 저항에 의한 시정수가 지배하는 변화율로 용량 소자의 충전 및 방전이 행해지며, 제어 전압 Vcntl에 따른 지연 시간에 의해 신호가 지연 소자(8)의 1 소자[입력 단자(21)에서 출력 단자(23)까지]에 걸쳐 전파하게 된다. 한편, 인버터 회로(9)의 전파 시간은 지연 소자(8)에 비하여 매우 작은 값이다.

도 4에 DLL 회로(4)의 지연 선로(4A)의 구성을 도시한다. 지연 선로(4A)는 도 2의 전압 제어 발진기(3)에서 인버터 회로(9)를 제외한 회로 부분(도 2에 있어서 DELAY의 문자열로 나타낸 부분)을 추가로 4단으로 함으로써 구성하고 있다. 따라서, 지연 소자(8)(본 발명의 제2 지연 소자에 해당)는 16단 접속되게 된다. 도 4에서는 16단의 각 지연 소자(8)의 출력 신호를 DLX0∼DLX15의 부호로 나타내고 있다. 또한, 입력 단자로의 신호를 DQS로 나타내고 있다. 이하에서는 DLX0∼DLX15를 DLL 회로(4)의 탭이라고도 한다.

이와 같이, DLL 회로(4)의 지연 선로(4A)에 지연 소자(8)가 그대로 사용되고, 또한, PLL 회로(2)의 주파수 제어를 위한 제어 전압 Vcntl이 DLL 회로(4)의 지연 소자(8)에 공급되기 때문에, DLL 회로(4)의 지연 소자(8)는 PLL 회로(2)의 지연 소자(8)와 거의 동등한 신호 전파 시간, 즉 지연 시간을 갖는다.

따라서, DLL 회로(4)에 PLL 회로(2)의 발진 수파수를 2 분주한 신호를 도입하면, 대략 1파장분의 신호가 도 4의 16단의 지연 소자(8)로 구성되는 지연 선로(4A) 위를 차지하게 된다. 즉, 시간적으로는 DLX0에 입력 신호가 입력되어 1주기 후에 그 신호가 DLX15로부터 출력되게 된다. 따라서, 도 4의 DLL 회로(4)에 PLL 회로(2)로 생성되는 신호를 2 분주하여 입력 신호(기준 신호 DQS)로 함으로써, 기준 신호 DQS의 1주기를 16탭 분할한 지연 파형을 각각 생성할 수 있다.

또한, 도 1에서는 PLL 회로(2)에서 생성되는 신호를 분주 회로(7)에서 2분주하여 DLL 회로(4)의 입력 신호 DQS를 생성하고 있지만, 이러한 구성 대신에 DLL 회로(4)의 입력 신호 DQS를 PLL 회로(2)와는 별도의 회로로부터 공급하도록 하여도 좋다.

도 5에 DLL 회로(4)에 의해 입력 신호 1주기를 16탭 분할했을 때의 지연 파형의 위상을 도시한다. 도 5에서는 DQS 및 DLX0∼DLX15로 표시되는 각 단의 파형이 도 4의 회로의 입력 단자의 기준 신호 DQS 및 지연 소자의 각 출력 단자의 출력 신호 DLX0∼DLX15의 파형을 나타내고 있다.

도 5와 같이 DQS에 대하여 DLX0∼DLX15의 각 신호에는 각각 22.5°씩 위상이 지연된 신호가 출력된다. 예컨대, DQS에 대하여 DLX3은 90°, DLX7은 180°, 그리고, DLX15는 360°의 위상이 지연된 신호를 출력한다.

단, 도 4에 도시된 지연 선로(4A)는 도 2에 도시된 전압 제어 발진기(3)와 비교하여 인버터 회로(9)를 제외한 구성으로 되어 있다. 따라서, 전압 제어 발진기(3)를 제어하는 제어 전압 Vcntl을 그대로 DLL 회로(4)의 각 지연 소자(3)의 제어 전압으로 한 것에서는 구동 전류가 지나치게 많아지게 된다. 즉, 도 3에 도시된 바와 같이, CMOS의 인버터 회로(9)가 동작하는 스위칭시의 관통 전류를 Ia라고 하면, 도 4의 DLL 회로(4)는 도 3의 전압 제어 발진기(3)를 4단 접속한 경우에 비하여 4×Ia분만큼 구동 전류가 많아진다.

그 결과, 회로의 전파 시간이 짧아지고, 의도한 지연보다 빠른 단계에서 신 호가 출력되게 된다. 이것은 원래 전압 제어 발진기(9)를 4단 접속한 경우와 비교하여 제어 전압 Vcntl의 입력측에서 본 임피던스가 DLL 회로(4)의 경우 쪽이 높아지고, 제어 전압 Vcntl이 PLL 회로(2)의 경우보다 높게 설정되어 버려지기 때문이다.

〈DLL 회로의 구성〉

도 6에 본 실시예의 DLL 회로(4)의 구성을 도시한다. 이 DLL 회로(4)는 도 4의 지연 선로(4A)와 그 전단의 정전류 회로(10; 본 발명의 조정 소자에 해당)를 갖고 있다. 전술한 〈기본 구성〉에서 설명한 바와 같이, DLL 회로(4)를 PLL 회로(2)의 지연 소자(8)만큼을 16단 접속한 경우에는 PLL 회로(2)의 인버터 회로(9)에 흐르는 관통 전류 Ia에 의한 오차가 발생한다. 그래서, 본 실시예의 DLL 회로(8)는 DLL 회로(8)의 전단에 정전류 회로(10)를 접속하고, 정전류 회로(10)에 의한 신호의 전파 지연에 의해 상기 오차를 줄인다.

도 7에 정전류 회로(10)의 개념도를 도시한다. 이 정전류 회로(10)는 디지털 신호(33)에 의해 전류값이 제어되는 정전류원(11)(본 발명의 전류원에 해당)과, 정전류원(11)에 의해 구동되는 2단의 CMOS 회로(31, 32)에 의해 구성된다. CMOS 회로(31, 32)에는 각각 전원 전압측과 접지 전위측에 정전류원(11)이 설치되어 있다.

따라서, 디지털 신호(33)에 의해 정전류원(11) 각각의 전류값을 인버터 회로(9)의 관통 전류 Ia로 함으로써 2단의 CMOS 회로(31, 32)에 합계 4×Ia의 구동 전류가 흐른다[디지털 신호(33)가 본 발명의 조정 신호에 해당하고, 또한, 디지털 신호(33)의 입력 단자가 본 발명의 디지털 신호 입력부에 해당함]. 여기서, CMOS 회 로(31, 32)에 의한 신호 전파 시간이 대략 구동 전류에 비례하는 것으로 하면, 2단의 CMOS 회로(31, 32)에 합계 4×Ia의 구동 전류를 흐르게 함으로써 인버터 회로(9)가 지연 선로(4A)에 존재하지 않는 것에 따른 상기 전파 시간의 오차를 줄일 수 있다. 즉, 상기 CMOS 회로(31, 32)를 신호가 전파함으로써, 신호가 지연된다. 이 CMOS 회로(31, 32)에는 합계 4×Ia의 구동 전류가 흐르고 있다. 이 때문에, 이 지연 시간은 원리적으로는 도 4의 지연 선로(4A)의 경우에 PLL 회로(2)의 경우와 비교하여 동일한 제어 전압 Vcntl을 공급한 경우에 구동 전류가 많아져 지연 선로(4A)의 전파 시간이 짧아진다고 하는 효과를 캔슬하는 효과를 갖는다.

또한, 도 7의 정전류 회로(10)에 있어서, 각 정전류원(11)의 전류값을 제어하는 디지털 신호(33)를 변경함으로써, 지연 시간을 미조정할 수 있고, DLX0∼DLX15의 각 출력 단자로부터 출력하는 신호의 위상을 미조정할 수 있다.

도 8에 도 7의 정전류 회로(10)에 의한 위상의 미조정 기능을 도시한다. 본 실시예에서는 정전류원(11)을 제어하는 디지털 신호의 비트수가 7비트인 것으로 한다. 또한, 이 각 비트의 각각에 대하여 소정의 전류값을 변화시키는 회로를 채용한다. 이와 같이 하면, 도 7에 도시된 정전류 회로(10)에 의해 디지털 신호(33)를 변경함으로써, 디지털 신호(33)의 변화량으로 하여 정전류원(11)의 전류값의 변화를 발생시킬 수 있다. 정전류원(11)의 전류값이 변화되면, CMOS 회로(31, 32)를 온 및 오프할 때의 게이트 용량 및 부하 회로의 용량에 대한 충전 및 방전 시간이 변화된다. 따라서, 디지털 신호(33)의 변경에 의해 고주파를 포함하는 펄스 신호가 CMOS 게이트(31, 32)를 통과할 때의 전파 시간이 변화한다.

도 8에서는 디지털 신호 0001000일 때에 예컨대 도 7의 정전류원(11)의 각각에 도 3에 도시된 관통 전류 Ia가 흐른다. 그 결과, 이상적으로는 신호 DLX3의 DQS로부터의 위상차가 90°가 된다. 여기서는, 디지털 신호 OOO1OOO의 각 비트를 a1, a2, a3, a4, a4, a5, a6, a7의 기호로 나타내기로 한다. OOO1OOO은 중앙의 비트 a4가 1이고, 다른 비트가 전부 0인 경우이다.

본 실시예에서는 a5, a6, a7의 각 비트가 1이 되었을 때에 I5＝Ia＋Δa, I6＝Ia＋Δb, I7＝Ia＋Δc의 각 전류를 흐르게 하는 정전류원을 사용한다. 또한, a3, a1, a1의 각 비트가 1이 되었을 때에 I3＝Ia－Δa, I2＝Ia－Δb, I1＝Ia－Δc의 각 전류를 흐르게 하는 정전류원을 사용한다.

이러한 구성에 의해 디지털 신호(33)의 각 비트를 온 또는 오프함으로써, 정전류 회로(10)의 구동 전류를 제어할 수 있고, 신호 전파 시간을 제어할 수 있다. 예컨대, 디지털 신호 0001100에 의해 4×(Ia＋Δa)의 전류를 흐르게 함으로써 DLX3의 위상을 DQS에서 90°＋a(전류 Δa에 의한 위상차)로 할 수 있다. 또한, 디지털 신호 0001010에 의해 4×(Ia＋Δb)의 전류를 흐르게 함으로써, DLX3의 위상을 DQS에서 90°＋b(전류 Δb에 의한 위상차)로 할 수 있다.

즉, 이 4개의 정전류원(11)을 DLL 회로(4)에 추가하여, 4×Ia분의 전류를 흐르게 함으로써 상기한 바와 같이 PLL 회로(2)의 인버터 회로(9)에의 관통 전류 Ia의 영향에 따른 조금 이른 지연을 보정할 수 있다. 그 경우, 예컨대, 디지털 신호(33)로서 0001000을 설정하면 된다. 단, 디지털 신호(33)로서 0001000을 설정하여 각 전류원(11)에 Ia를 흐르게 하고, 도 7의 정전류원(10) 전체적으로 Ia×4의 전류 를 흐르게 하여도 PLL 회로(2)와 DLL 회로(4)에서 지연 특성이 완전히 일치하지는 않으며, 예컨대, DLX3에서 정확히 90° 지연된 신호가 출력되지 않는 경우가 있을 수 있다. 예컨대, 모든 지연 소자(8)의 특성이 충분히 동일하다고 볼 수 있는 범위에 없는 경우이다. 또한, 인버터 회로(9)의 지연 시간을 무시할 수 없는 경우이다. 그와 같은 경우에는 디지털 신호(33)의 각 비트 a1, a2, a3, a4, a4, a5, a6, a7의 값을 OOO1OOO으로부터 변경함으로써 미조정하면 된다.

또한, 도 5에 도시된 바와 같이, 1주기를 16 탭 분할한 22.5°피치의 위상차(22.5°, 45°, 67.5°, 90° 등) 이외의 위상차가 필요한 경우가 있을 수 있다. 그 경우에는 디지털 신호(33)의 각 비트 a1, a2, a3, a4, a4, a5, a6, a7의 값을 설정함으로써 원하는 위상차의 신호를 DLX0∼DLX15로서 생성하도록 하면 된다.

도 9에 도 7의 정전류원(11)의 구체적 구성예를 도시한다. 도 9에서는 상기 디지털 신호(33) 중, 비트 a4, a5에 의한 제어 회로가 명시되어 있다. 도 9의 정전류원(11)에서는 NMOS 트랜지스터(100)와 NMOS 트랜지스터(101)가 전류 미러 회로를 구성한다. 또한, NMOS 트랜지스터(101)의 드레인과 전원 사이에 설치된 PMOS 트랜지스터(102)와, PMOS 트랜지스터(103, 104) 등이 전류 미러 회로를 구성한다. 또한, PMOS 트랜지스터(102, 103) 등의 드레인(이 경우, 이들 접지측의 단자를 드레인으로 함)측에는 접지와의 사이에 PMOS 트랜지스터(113, 114) 등이 스위치로서 설치되어 있다.

NMOS 트랜지스터(100)는 드레인 및 게이트가 모두 저항(110)을 통해 전원에 접속된다. 따라서, NMOS 트랜지스터(100)는 다이오드 접속에 의해 온이 되고, 저항 (110)으로 규정되는 전류가 소스·드레인 사이에 흐른다.

NMOS 트랜지스터(101)는 NMOS 트랜지스터(100)와 전류 미러 회로를 구성하는 동시에 그 드레인에는 PMOS 트랜지스터(102)의 드레인과 게이트가 접속된다. 이와 같이, 트랜지스터(102)는 다이오드 접속에 의해 트랜지스터(101)의 부하로 되어 있지만, 주지와 같이, 포화 영역에서는 NMOS 트랜지스터(101)의 소스·드레인 사이를 흐르는 전류(이하, 단순히 드레인 전류라 함)는 기본적으로 소스·게이트 전압에 의존하고, 소스·드레인 전압의 의존은 작다. 이 때문에, NMOS 트랜지스터(101)의 드레인 전류는 거의 NMOS 트랜지스터(100)의 드레인으로부터 공급되는 게이트 전압에 의해 결정된다. 이 전류는 NMOS 트랜지스터(100)의 드레인 전류에 대하여, NMOS 트랜지스터(100, 101)의 물리적인 치수비로 결정된다.

또한, NMOS 트랜지스터(101)의 드레인 전류는 그 부하인 PMOS 트랜지스터(102)의 드레인 전류가 된다. PMOS 트랜지스터(102)는 PMOS 트랜지스터(103, 104)에 게이트 전압을 공급하고, 마찬가지로 그 드레인 전류를 제어한다.

이 경우, 스위치인 PMOS 트랜지스터(113, 114)가 온인 경우를 생각한다. 이 경우, PMOS 트랜지스터(103, 04)의 드레인 전류는 역시 PMOS 트랜지스터(102)와, PMOS 트랜지스터(103, 104) 등의 물리적인 치수비로 결정된다. 따라서, PMOS 트랜지스터(103)의 드레인 전류 I3은 NMOS 트랜지스터(100)의 드레인 전류 I, NMOS 트랜지스터(100, 101)의 치수비 a 및 PMOS 트랜지스터(102, 103)의 치수비 b3에 의해 I3＝a×b3×I와 같이 설정할 수 있다. 마찬가지로, PMOS 트랜지스터(104)의 드레인 전류 I4는 PMOS 트랜지스터(102, 104)의 치수비 b4에 의해 I4＝a×b4×I와 같이 설 정할 수 있다.

그리고, 스위치인 PMOS 트랜지스터(113, 114)의 온/오프를 제어함으로써 전류 I3, I4의 온/오프를 제어할 수 있다. 따라서, 저항(110) 및 각 트랜지스터의 물리 치수를 적절히 설정함으로써, PMOS 트랜지스터(103)의 드레인 전류 I3을 도 3에 도시한 인버터 회로(9)의 관통 전류 Ia에 거의 일치시킬 수 있다.

이와 같이 하여, 정전류원(11)을 구성하여, 도 7에 도시된 정전류 회로(10)에 이용한 경우에, PMOS 트랜지스터(113)의 게이트 전압에 해당하는 비트를 1로 하고, 다른 비트를 0으로 함으로써, 각 정전류원(11)으로부터 Ia가 공급되며, CMOS 회로(31, 32)에는 각각 Ia×2의 제어 전류(합계 Ia×4)가 공급된다. 이 전류값은 도 2에 도시된 PLL 회로의 인버터 회로(9)를 4개 설치한 경우의 구동 전류와 동등하다. 따라서, CMOS 회로(31, 32)는 PLL 회로(2)의 경우와 비교하여 동일한 제어 전압 Vcntl이 공급되었을 때에 도 4의 지연 선로(4A)에서는 4×Ia분의 구동 전류가 많아지고, 지연 시간이 짧아지게 되는 효과를 저감하는 조정 소자로서 기능한다.

도 9에서는 도 8에 도시된 각 비트 a1, a2, a3, a4, a4, a5, a6, a7 중, a4, a5에 해당하는 스위치인 PMOS 트랜지스터(113, 114)를 도시하였다. 그러나, 다른 비트 a1, a2, a3, a6, a7에 대해서도 PMOS 트랜지스터(103, 104) 및 스위치인 PMOS 트랜지스터(113, 114)와 마찬가지로 구성할 수 있다.

즉, a5, a6, a7의 각 비트가 1이 되었을 때에, I5＝Ia＋Δa, I6＝Ia＋Δb, I7＝Ia＋Δc의 각 전류를 흐르게 하는 정전류원을 구성할 수 있다. 또한, a3, a2, a1의 각 비트가 1이 되었을 때에 13Ia－Δa, I2＝Ia－Δb, I1＝Ia－Δc의 각 전류 를 흐르게 하는 정전류원을 구성할 수 있다. 따라서, 이들 비트를 제어함으로써, 도 8에 도시된 바와 같이, DLX0∼DLX15의 각 위상을 22.5°에서 22.5°피치로 360°까지의 값으로 정확히 조정할 수 있다. 또한, a1, a2, a3, a4, a4, a5, a6, a7을 전환함으로써, 이들 위상을 중심으로 미조정할 수 있다. 또한, 정전류원(11)의 전류를 선택함으로써, a1, a2, g3, a4, a4, a5, a6, a7의 비트에 의해 22.5°의 지연을 등분할하도록 하여도 좋다.

이상 설명한 바와 같이, 본 실시예의 타이밍 제어 회로에 따르면, 이러한 구성이 아닌 경우와 비교하여 DLL 회로(4)에서의 탭 DLX0∼DLX15의 각 위상을 보다 정확하게, 22.5°피치로 설정할 수 있다. 또한, DLL 회로(4)에서의 탭 DLX0∼DI-X15의 각 위상을 22.5°피치의 위상의 전후로 미조정할 수 있다. 또한, 22.5°피치의 위상을 더 등분할할 수 있다.

또한, 본 실시예에서는 정전류원(11)을 제어하는 비트수로서 7비트의 경우를 예시하였지만, 본 발명의 실시는 이러한 비트수에 한정되는 것이 아니라 6비트 이하의 비트수로 제어하여도 좋고, 8비트 이상의 비트수로 제어하여도 좋다.

또한, 도 8의 예에서는 비트 0001000의 경우에 DLL 회로(4)에서의 탭 DLX0∼DLX15의 각 위상을 22.5°피치로 설정하였다. 그리고, 비트 a1, a2, a3, a4, a4, a5, a6, a7을 전환함으로써 이들 22.5°피치의 위상을 중심으로 하여 위상을 조정할 수 있는 구성으로 하였다. 그러나, 이 대신에 예컨대 비트 0000001의 경우, DLX0∼DLX15의 각 위상을 22.5°피치로 설정하여도 좋다. 그 경우에, 비트 a1, a2, a3, a4, a4, a5, a6, a7을 OOOOOO1로부터 1111111을 향해 온의 비트를 증가함으로 써, DLX0∼DLX15의 각 위상을 22.5°피치의 값으로부터 지연되도록 하면 된다. 또한, 예컨대, 비트 a1, a2, a3, a4, a4, a5, a6, a7을 OOOOOO1에서 1111111을 향해 온의 비트를 증가함으로써, DLX0∼DLX15의 각 위상을 22.5°피치의 값으로부터 진행되도록 하여도 좋다.

또한, 정전류원(11)의 예로서 도 9의 전류 미러 회로를 나타내었지만, 본 발명의 실시는 도 9의 전류 미러 회로에 한정되는 것은 아니다. 또한, 정전류원(11)과 전류 미러 회로에 한정되지 않고, 주지의 여러 가지 정전류 회로를 사용할 수 있다.

또한, 본 실시예에서는 DLL 회로(4)를 16의 탭 DLX0∼DLX15로 구성하고, 그 위상을 22.5°피치로 설정하였다. 그러나, 본 발명의 실시는 16탭 분할에 한정되는 것은 아니다. 또한, 전압 제어 발진기(3)에 대해서도 지연 소자(8)가 4단의 구성에 한정되는 것은 아니다.

예컨대, 16 미만으로 탭 분할하여도 좋고, 16을 초과하는 탭 분할로 하여도 좋다. 그 경우에는 PLL 회로(2)의 지연 소자(8)의 갯수를 N으로 하고, DLL 회로(4)의 지연 소자(8)의 갯수를 M으로 하면, 정전류 회로(10) 전체로서 인버터 회로(9)의 전류 Ia×M/N의 전류를 흐르게 하면 된다. 즉, PLL 회로(2)의 지연 소자(8)의 (제1 지연 소자)의 수에 대한 DLL 회로(4)의 지연 소자(지연 회로에 포함되는 제2 지연 소자)의 수의 비율에 대응하여 인버터 회로(9)(반전 소자)를 구동하는 구동 전류 Ia에 의해 결정되는 전류값을 정전류 회로(10)에 설정하면 된다.

《제2 실시예》

상기 제1 실시예에서는 DLL 회로(4)의 전단에 PLL 회로(2)의 인버터 회로(9)의 관통 전류 Ia에 대응하는 전류를 흐르게 하는 정전류 회로(10)를 설치하였다. 그리고, 정전류 회로(10)의 전류를 제어함으로써, 정전류 회로(10)에 포함되는 CMOS 회로(31, 32)를 통과하는 신호의 전파 시간을 조정하였다.

본 실시예에서는 지연 소자(8)를 제어 전류 Ccntl로 제어한다. 즉, 전류 Ccntl의 값을 변경함으로써, 각 지연 소자(4)의 지연 시간을 조정한다. 그 때문에, 본 실시예에서는 지연 소자(8)를 제어하는 전류를 분류하는 회로로서 정전류 회로(10)를 이용한다. 따라서, 본 실시예에서는 기준 신호 DQS는 정전류 회로(10)를 통하지 않고 직접 첫 번째 지연 소자(8)에 입력된다. 본 실시예의 다른 구성 및 작용은 제1 실시예의 경우와 동일하다. 그래서, 제1 실시예의 경우와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다. 또한, 필요에 따라 도 1에서 도 9의 도면을 참조한다.

도 10에 본 실시예에 따른 DLL 회로(4)의 구성을 도시한다. 이 회로는 도 4에 도시된 구성과 동일한 DLL 지연 선로(4A)와, DLL 지연 선로(4A)의 각 지연 소자(8)의 제어 전류 Ccntl을 공급하는 제어 회로와, 제어 전류 Ccntl을 분류하는 정전류 회로(10)(본 발명의 조정 소자에 해당)를 포함하고 있다. 여기서, 정전류원(10)의 구성은 도 7 또는 도 9에 도시된 것과 동일하다.

또한, 지연 소자(8)의 구성은 제어 전류 Ccntl에 의해 제어되는 점을 제외하고, 제1 실시예의 지연 소자(8)와 동일하다. 제어 전류 Ccntl은 예컨대 전류 미러 회로에 의해 형성할 수 있다. 즉, 2개의 트랜지스터 게이트를 공통으로 하고, 제1 트랜지스터의 소스·드레인 사이에 흐르는 전류(Ccntl)와 거의 동등한 전류(Ccntl)를 제2 트랜지스터의 소스·드레인 사이에 흐르게 하도록 구성하면 된다. 그리고, 제2 트랜지스터의 드레인 부하로서 도 10에 도시된 제어선(41)을 접속하면 된다.

도 10의 회로에서도 정전류 회로(10)로서 제1 실시예의 경우와 동일한 회로, 예컨대, 도 7 또는 도 9를 사용할 수 있다. 본 실시예에서는 제어 전류 Ccntl 중, 이 정전류 회로(10)에 흐르는 전류를 조정함으로써, DLL 회로(4)에서의 탭 DLX0∼DLX15의 각 위상을 22.5°피치로 정확히 조정한다.

즉, 도 2에 도시된 전압 제어 발진기(3)의 인버터 회로(9)로 분류하는 전류 Ia(도 3 참조)의 4배인 Ia×4를 도 10의 정전류 회로(10)의 전류값으로 함으로써 DLL 회로(4)를 구성하는 각 지연 소자(8)의 신호 전파 시간을 대략 PLL 회로(2)의 전압 제어 발진기(3)의 지연 소자(8)의 신호 전파 시간에 거의 일치시킬 수 있다. 그리고, 인버터 회로(9)의 지연 시간이 지연 소자(8)의 지연 시간보다 충분히 짧은 경우에는 DLL 회로(4)에서의 탭 DLX0∼DLX15의 각 위상을 22.5°피치로 정확히 조정할 수 있다. 또한, 제1 실시예와 마찬가지로 정전류원(11)의 디지털 신호(33)(7비트)를 조정함으로써, DLX0∼DLX15의 각 위상을 미조정할 수 있다. 또한, 제1 실시예와 마찬가지로 정전류원(11)의 비트에 의해 22.5°피치의 위상을 더 등분할하여 제어하여도 좋다.

또한, 본 실시예에서도 DLL 회로(4)를 16 탭 DLX0∼DLX15로 구성하고, 그 위상을 22.5°피치로 설정하였다. 그러나, 본 발명의 실시는 16탭 분할에 한정되는 것은 아니다. 그 경우도 PLL 회로(2)의 지연 소자(8)의 갯수를 N으로 하고, DLL 회 로(4)의 지연 소자(8)의 갯수를 M으로 하면, 정전류 회로(10) 전체적으로 인버터 회로(9)의 전류 Ia×M/N의 전류를 흐르게 하도록 하면 된다.

《변형예》

상기 제1 실시예 및 제2 실시예에서는 DLL 회로(4)의 탭 DLX0∼DLX15의 위상을 정확히 조정하기 위해서 정전류원(11)을 포함하는 정전류 회로(10)를 사용하였다. 그러나, 본 발명의 실시는 이러한 구성에 한정되는 것은 아니다.

도 11에 정전류원(11) 대신에 저항(51, 52)(본 발명의 저항 소자에 해당) 등과 스위치(61, 62) 등에 의해 제어 전류를 공급하는 예를 도시한다. 도 11과 마찬가지로 저항(51, 52)은 각각 한쪽 단자가 전원 전압 Vcc에 접속되고, 다른 쪽 단자가 각각 스위치(61, 62)를 통해 CMOS 회로(31, 32)(도 7 참조)의 소스(전원측 단자)에 접속된다. 따라서, 스위치(61, 62)를 온/오프하는 각각의 비트 신호에 의해 CMOS 회로(31, 32) 등의 동작 상태를 제어할 수 있다. 즉, CMOS 회로(31, 32) 등이 온/오프할 때의 구동 전류를 제어하여, 동작 시간을 조정할 수 있다.

이러한 구성에 의해, 제1 실시예와 동일한 정전류 회로(10)를 구성할 수 있고, 정전류 회로(10)의 신호 전파 시간을 조정할 수 있다. 예컨대, 저항(51, 52)을 흐르는 전류가 각각 Ia×2[CMOS 회로(31, 32) 합계 Ia×4]가 되도록 저항값을 선택하면 된다. 따라서, 디지털 신호(33)의 온/오프에 의해 제1 실시예와 마찬가지로 이러한 구성이 없는 경우와 비교하여 DLL 회로(4)의 탭 DLX0∼DLX15의 위상을 보다 정확히 조정할 수 있다.

또한, 도 11의 회로를 제2 실시예에서 설명한 바와 같은 전류 Ia×4를 분류 하는 회로로서 사용하여도 좋다. 그 경우, 저항(51, 52)은 전원 Vcc에 접속하는 대신에 제어 전류 Ccntl의 공급 회로에 접속하면 된다.

이 경우에도 제2 실시예와 마찬가지로 DLL 회로(4)의 지연 소자(8)의 제어 전류 Ccntl을 PLL 회로(2)의 지연 소자(8)의 제어 전류에 거의 일치시킬 수 있다. 그 결과, DLL 회로(4)의 지연 소자(8)의 지연 시간을 보다 정확히 PLL 회로(2)의 지연 소자(8)의 지연 시간에 일치하도록 조정할 수 있다.

또한, 도 11에서는 저항(51, 52) 및 스위치(61, 62)에 의해 전류값을 제어하는 예를 나타내고 있다(2비트분만을 명시). 그러나, 저항 및 스위치의 수는 도 11에 명시된 수에 한정되는 것이 아니라 제1 실시예 또는 제2 실시예의 정전류원과 마찬가지로 7비트 구성으로 하여도 좋고, 더 많은 비트수로 제어하여도 좋다.

도 12에 저항(51, 52)등 대신에 용량 소자(71, 72)(본 발명의 용량 소자에 해당) 등에 의해 위상을 조정하는 회로의 예를 도시한다. 도 12와 같이, 용량 소자(71, 72)는 각각 한쪽 단자가 접지 전위에 접속되고, 다른 쪽 단자가 각각 스위치(61, 62)를 통해 CMOS 회로(31, 32)(도 7 참조)의 소스 또는 드레인에 접속된다.

이러한 구성에 의해 CMOS 회로(31, 32)의 구동 전류를 조정하는 것이 아니라, CMOS 회로(31, 32)가 온/오프할 때의 펄스의 시정수를 조정할 수 있다. 즉, 스위치를 온/오프하는 비트의 제어에 의해 CMOS 회로(31, 32)의 소스측 또는 드레인측의 부하 용량을 조정할 수 있다. 그 결과, CMOS 회로(31, 32)를 통해 전파되는 펄스의 상승 시간 및 하강 시간을 조정할 수 있고, 신호의 전파 시간을 조정할 수 있다. 따라서, 디지털 신호(33)의 온/오프에 의해 제1 실시예와 마찬가지로 DLL 회 로(4)의 탭 신호 DLX0∼DLX15의 위상을 보다 정확히 조정할 수 있다.

도 13에 도 11의 저항(51, 52) 및 스위치(61, 62)를 타이밍 제어 회로[DLL 회로(4) 및 PLL 회로(2)]의 외부 단자(81, 82)(본 발명의 단자열에 해당)에 외부에서 부착하는 회로 구성을 도시한다. 이 구성은 저항(51, 53) 및 스위치(61, 62)를 외부에서 부착하는 것 이외에는 도 11의 구성과 동일하다. 따라서, 위상 조정 기능은 도 11의 경우와 동일하다.

이러한 구성으로 함으로써 사용자에게 원하는 저항을 사용하여 원하는 위상차를 생성하는 기능을 제공할 수 있다. 또한, 도 13 구성 대신에 저항(51, 52)을 외부 단자(81, 82)에 외부에서 부착하는 한편, 스위치(61, 62)는 타이밍 제어 회로에 내장하는 구성으로 하여도 좋다.

도 14에 도 12의 용량 소자(71, 72) 및 스위치(61, 62)를 타이밍 제어 회로[DLL 회로(4) 및 PLL 회로(2)]의 외부 단자(81, 82)에 외부에서 부착하는 회로 구성을 도시한다. 이 구성은 용량 소자(71, 72) 및 스위치(61, 62)를 외부에서 부착하는 것 이외에는 도 12의 구성과 동일하다. 따라서, 위상 조정 기능은 도 12의 경우와 동일하다.

이러한 구성으로 함으로써 사용자에게 원하는 용량 소자를 사용하여 원하는 위상차를 생성하는 기능을 제공할 수 있다. 또, 도 14 구성 대신에 용량 소자(71, 72)를 외부 단자(81, 82)에 외부에서 부착하는 한편, 스위치(61, 62)는 타이밍 제어 회로에 내장하는 구성으로 하여도 좋다.

상기 제1 실시예에서는 입력 신호 DQS를 지연하는 정전류 회로(10)를 지연 선로(4A)의 전단에 설치하고, 제2 실시예에서는 정전류 회로(10)에 의해 지연 소자(8)의 제어 전류(Ccntl)를 분류하는 구성으로 하였다. 그런데, 이러한 제1 실시예와 제2 실시예의 구성을 조합하여도 좋다.

도 15는 입력 신호 DQS를 지연하는 정전류 회로(10)를 지연 선로(4A)의 전단에 설치하는 동시에 정전류 회로(10)에 의해 지연 소자(8)의 제어 전류 Ccntl의 일부인 4×Ia를 분류하는 타이밍 제어 회로의 구성예이다.

이러한 구성에 의해 지연 소자(8)에 흐르는 제어 전류 Ccntl을 PLL 회로(2)의 지연 소자에 공급되는 제어 전류에 거의 일치시키는 동시에 PLL 회로(2)를 2회 루프함으로써 생성되는 신호 일파장분의 신호가 정전류 회로(10)와 지연 선로(4A)로 이루어진 DLL 회로(4) 상에서 전파하게 된다. 그 결과, 원래 지연 소자(8)와 비교하여 매우 짧은 지연 시간인 인버터 회로(9)의 지연 시간도 포함시켜 위상을 조정할 수 있다. 따라서, 인버터 회로(9)의 지연 시간이 지연 소자(8)의 지연 시간과 비교하여 무시할 수 없는 경우라도, 탭 DLX0∼DLX15로부터 더욱 정확한 위상의 신호를 얻을 수 있다.

《기타》

또한, 본 실시예는 이하의 발명을 개시한다. 또한, 이하의 각 발명(이하 부기라 부름) 중 어느 하나에 포함되는 구성 요소를 다른 부기의 구성 요소와 조합하여도 좋다.

(부기 1)

지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 신호의 위상을 반전하는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와,

상기 제2 지연 소자와 직렬로 접속되고, 상기 신호가 전파되는 조정 소자를 포함하며,

상기 제2 지연 소자와 상기 조정 소자와의 합계 지연 시간이 조정되는 지연 회로.

(부기 2)

부기 1에 있어서, 상기 조정 소자는 상기 지연 시간 제어 신호와는 다른 조정 신호에 의해 상기 신호의 전파에 따른 지연 시간이 제어되는 지연 회로.

(부기 3)

지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 지연 시간 제어 신호를 분류한 분류 신호에 의해 구동되고 상기 신호의 위상을 반전하는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와,

상기 제2 지연 소자에 공급되는 지연 시간 제어 신호로부터 상기 분류 신호와 거의 동등한 신호를 분류함으로써 상기 제2 지연 소자의 지연 시간을 조정하는 조정 소자를 포함하는 지연 회로.

(부기 4)

부기 3에 있어서, 상기 조정 소자는 상기 지연 시간 제어 신호와는 다른 조정 신호에 의해 상기 분류되는 신호량이 제어되는 지연 회로.

(부기 5)

부기 1 내지 부기 4 중 어느 하나에 있어서, 상기 지연 시간 제어 신호는 상기 주파수 가변 발진기의 출력 신호의 위상을 소정의 기준 신호의 위상에 동기시키는 신호로서, 상기 제2 지연 소자는 상기 출력 신호의 위상이 상기 기준 신호의 위상에 동기했을 때의 상기 제1 지연 소자의 지연 시간과 거의 동등한 지연 시간으로 신호를 전파하는 지연 회로.

(부기 6)

부기 2, 부기 4 및 부기 5 중 어느 하나에 있어서, 상기 조정 소자의 구동 전류를 공급하는 전류원을 더 포함하고,

상기 조정 신호는 상기 전류원으로부터 공급되는 구동 전류값을 설정하는 지연 회로.

(부기 7)

부기 6에 있어서, 상기 조정 신호는 상기 주파수 가변 발진기에 포함되는 상기 제1 지연 소자의 수에 대한 상기 지연 회로에 포함되는 제2 지연 소자의 수의 비율에 대응하여 상기 위상 반전 소자를 구동하는 전류값으로부터 결정되는 전류값을 상기 구동 전류값으로서 설정하는 지연 회로.

(부기 8)

부기 2, 4 내지 7 중 어느 하나에 있어서, 상기 제2 지연 소자는 복수 개 설치되고, 각각의 상기 제2 지연 소자는 상기 주파수 가변 발진기에 있어서의 1주기의 위상차에 대응하는 상기 제1 지연 소자의 수와 상기 지연 회로에 포함되는 제2 지연 소자의 수와의 비율에 해당하는 수 (n)으로 상기 주파수 가변 발진기의 출력 신호를 (n) 분주한 후의 분주 신호가 전파되었을 때의 각각의 상기 제2 지연 소자에 의한 지연 시간후의 분주 신호를 출력하고,

상기 조정 신호는 상기 분주 신호의 위상을 제어하는 지연 회로.

(부기 9)

부기 6 내지 부기 8 중 어느 하나에 있어서, 상기 전류원은 전류 미러 회로를 구성하는 복수의 전류 공급 제어 소자와, 상기 전류 공급 제어 소자의 출력 전류를 상기 조정 소자에 차단 가능하게 공급하는 스위치를 갖는 지연 회로.

(부기 10)

부기 6 내지 부기 8 중 어느 하나에 있어서, 상기 전류원은 정전압원과, 상기 정전압원에 병렬로 접속되는 복수의 저항 소자와, 상기 복수의 저항 소자를 통한 상기 정전압원으로부터의 전류를 상기 조정 소자에 차단 가능하게 공급하는 스위치를 갖는 지연 회로.

(부기 11)

부기 6에 있어서, 상기 조정 소자는 상기 전류원과 접지 전위 사이에 설치되어 상기 전류원의 부하가 되는 복수의 용량 소자와, 상기 복수의 용량 소자의 각각을 상기 전류원의 부하로서 차단 가능하게 접속하는 스위치를 갖는 지연 회로.

(부기 12)

부기 9 내지 부기 11 중 어느 하나에 있어서, 상기 전류원은 상기 스위치의 차단과 접속을 제어하는 디지털 신호 입력부를 더 포함하는 지연 회로.

(부기 13)

부기 6 내지 부기 8 중 어느 하나에 있어서, 상기 전류원은 정전압원과,

상기 정전압원과 상기 조정 소자 사이에서 병렬로 설치되어야 하는 복수의 저항 소자를 접속하는 단자열을 포함하는 지연 회로.

(부기 14)

부기 13에 있어서, 상기 전류원은 상기 저항 소자를 통한 상기 정전압원으로부터의 전류를 상기 조정 소자에 차단 가능하게 공급하는 스위치를 더 포함하는 지연 회로.

(부기 15)

부기 6에 있어서, 상기 조정 소자는 상기 전류원과 접지 전위 사이에 설치되어야 하는 상기 전류원의 부하가 되는 복수의 용량 소자를 접속하는 단자열을 포함하는 지연 회로.

(부기 16)

부기 15에 있어서, 상기 조정 소자는 상기 단자열에 접속된 복수의 용량 소자의 각각을 상기 전류원의 부하로서 차단 가능하게 접속하는 스위치를 더 포함하는 지연 회로.

본 발명에 따르면, 고속으로 동작하는 LSI 사이에서 정확한 타이밍을 설정할 수 있다.

Claims

지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 신호의 위상을 반전시키는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와,

상기 제2 지연 소자와 직렬로 접속되고, 상기 신호가 전파되는 조정 소자를 포함하며,

상기 제2 지연 소자와 상기 조정 소자와의 합계 지연 시간이 조정되는 것인 지연 회로.
제1항에 있어서, 상기 조정 소자는 상기 지연 시간 제어 신호와는 다른 조정 신호에 의해 상기 신호의 전파에 따른 지연 시간을 제어하는 것인 지연 회로.
지연 시간 제어 신호에 의해 신호의 전파에 따른 지연 시간이 제어되는 제1 지연 소자와 상기 지연 시간 제어 신호를 분류한 분류 신호에 의해 구동되고 상기 신호의 위상을 반전시키는 위상 반전 소자를 포함하는 주파수 가변 발진기로부터 상기 지연 시간 제어 신호의 공급을 받는 제2 지연 소자와,

상기 제2 지연 소자에 공급되는 지연 시간 제어 신호로부터 상기 분류 신호와 거의 동등한 신호를 분류함으로써 상기 제2 지연 소자의 지연 시간을 조정하는 조정 소자를 포함하는 것인 지연 회로.
제3항에 있어서, 상기 조정 소자는 상기 지연 시간 제어 신호와는 다른 조정 신호에 의해 상기 분류하는 신호량을 제어하는 것인 지연 회로.
제2항 또는 제4항에 있어서, 상기 조정 소자의 구동 전류를 공급하는 전류원을 더 포함하고,

상기 조정 신호는 상기 전류원으로부터 공급되는 구동 전류값을 설정하는 것인 지연 회로.
제5항에 있어서, 상기 조정 신호는 상기 주파수 가변 발진기에 포함되는 상기 제1 지연 소자의 수에 대한 상기 지연 회로에 포함되는 제2 지연 소자의 수의 비율에 대응하여 상기 위상 반전 소자를 구동시키는 전류값으로부터 결정되는 전류값을 상기 구동 전류값으로서 설정하는 것인 지연 회로.
제5항에 있어서, 상기 전류원은 전류 미러 회로를 구성하는 복수의 전류 공급 제어 소자와, 상기 전류 공급 제어 소자의 출력 전류 공급을 상기 조정 소자에 차단 가능하게 하는 스위치를 갖는 것인 지연 회로.
제5항에 있어서, 상기 전류원은 정전압원과, 상기 정전압원에 병렬로 접속되는 복수의 저항 소자와, 상기 복수의 저항 소자를 통한 상기 정전압원으로부터의 전류 공급을 상기 조정 소자에 차단 가능하게 하는 스위치를 갖는 것인 지연 회로.
제5항에 있어서, 상기 조정 소자는 상기 전류원과 접지 전위 사이에 설치되어 상기 전류원의 부하가 되는 복수의 용량 소자와, 상기 복수의 용량 소자의 각각을 상기 전류원의 부하로서 차단 가능하게 접속시키는 스위치를 갖는 것인 지연 회로.
제5항에 있어서, 상기 전류원은 정전압원과,

상기 정전압원과 상기 조정 소자 사이에서 병렬로 설치되어야 하는 복수의 저항 소자를 접속시키는 단자열을 포함하는 것인 지연 회로.