JP3714696B2

JP3714696B2 - 半導体記憶装置

Info

Publication number: JP3714696B2
Application number: JP05594695A
Authority: JP
Inventors: 聡江渡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-10-21
Filing date: 1995-03-15
Publication date: 2005-11-09
Anticipated expiration: 2020-11-09
Also published as: JPH08171795A; US5774404A; KR960015597A; KR100207344B1

Description

【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に関し、特に、セルフリフレッシュ機能を有する半導体記憶装置に関する。
近年、様々な電子機器に対して半導体記憶装置が使用されており、セルフリフレッシュ機能を有し、不揮発性メモリと同様に使用することのできるＤＲＡＭ（Dynamic Random Access Memory）を搭載した電子機器も提供されている。特に、バッテリー駆動による電子機器は、バッテリーの使用時間を延長するためにも消費電力の低減を行わなければならず、セルフリフレッシュのリフレッシュ間隔を調節して消費電力を低減することのできる半導体記憶装置（ＤＲＡＭ）の提供が要望されている。
【０００２】
【従来の技術】
近年、バッテリー駆動による電子機器（例えば、ノート型パーソナルコンピュータやワードプロセッサ，或いは，携帯用通信機器等）に対して、セルフリフレッシュ機能を有し、不揮発性メモリと同様に使用することのできるＤＲＡＭが搭載されるようになって来ている。
【０００３】
特に、バッテリー駆動の電子機器は、バッテリーの使用時間（寿命）を延長するためにも消費電力の低減を行わなければならない。そして、セルフリフレッシュ機能を有するＤＲＡＭを搭載したバッテリー駆動による電子機器は、スタンバイ時の消費電力を低く抑えるために、セルフリフレッシュのリフレッシュ間隔を可能な限り長くすることが要求されている。
【０００４】
従来、ＤＲＡＭのセルフリフレッシュとしては、分散(Distribute)型リフレッシュ方式および集中(Burst: バースト) 型リフレッシュ方式が知られている。
図３１は半導体記憶装置の分散型リフレシュを説明するための図であり、図３２は半導体記憶装置の集中型リフレシュを説明するための図である。
まず、分散型リフレッシュ方式は、図３１(a) に示されるように、リフレッシュ間隔中において満遍無く（均等に）リフレッシュを行うものであり、リフレッシュ間隔（例えば、65.6ms) をリフレッシュサイクル（例えば、4096回）で割った（16μs)間隔毎にリフレッシュを行うようになっている。一方、集中型リフレッシュ方式は、図３２(a) に示されるように、リフレッシュ間隔（例えば、65.6ms) 毎にリフレッシュサイクル（例えば、4096回) を一気に行うようになっている。ここで、リフレッシュ間隔はセルが情報を保持していられる時間に対応し、また、リフレッシュサイクルは全てのセルをリフレッシュするのに必要なリフレッシュの回数に対応している。
【０００５】
図３１(b) および図３２(b) の比較から明らかなように、セルフリフレッシュでのバッテリーの電圧降下の最大値は、分散型リフレッシュ方式よりも集中型リフレッシュ方式の方が大きくなる。すなわち、集中型リフレッシュ方式における有効動作最低電圧（実効的な動作最低電圧）Ｖ22は、分散型リフレッシュ方式における有効動作最低電圧Ｖ21よりも高い値となる。尚、各リフレッシュ間隔における平均的な電流は略同一となっている。
【０００６】
また、ＤＲＡＭにセルフリフレッシュ機能が要求されるようなシステムは、例えば、ポータブル機器のような電池で駆動するものが主となると考えられている。そして、バッテリーの電圧は、使用時間が長くなるに従って低下するため、バッテリーの寿命は、バッテリーの電圧がシステムの動作限界電圧（Ｖ1)を下回るまでの時間と考えられる。
【０００７】
ＤＲＡＭは、セルフリフレッシュ動作によって電流を消費し、これによってシステムの電圧は低下することになる。そして、低下した時の電圧がシステム動作限界電圧を下回れば、当然システムは動作しないので、この低下分も見込んでおく必要がある。この電圧低下分も見込んだシステムの実効的な動作最低電圧（有効動作最低電圧）は、集中型リフレッシュ方式の有効動作最低電圧Ｖ22の方が、分散型リフレッシュ方式の有効動作最低電圧Ｖ21よりも高い値となり、その結果、集中型リフレッシュ方式におけるバッテリーの寿命（使用可能な時間：Ｌ1)の方が分散型リフレッシュ方式におけるバッテリーの寿命（Ｌ2)よりも短くなる。
【０００８】
すなわち、バッテリーの寿命を考えると、セルフリフレッシュは集中型よりも分散型の方が有利である。
従来、スタンバイ時の消費電力を低く抑えるようにしたセルフリフレッシュ機能を有する半導体記憶装置（ＤＲＡＭ）として、例えば、特開昭５９−５６２９１号公報および特開平５−２０５４６５号公報等が提案されている。具体的に、特開昭５９−５６２９１号公報には、容量値の異なる２つのキャパシタを使用し、両キャパシタの保持電圧の変化を検出してセルフリフレッシュ動作を行うリーク電流検出型のリフレッシュカウンタが示され、また、特開平５−２０５４６５号公報には、実際のメモリセルと同様の構造で作られたリークモニタ用のメモリセル（ダミーセル）を使用したリフレッシュカウンタが示されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来のセルフリフレッシュ機能を有する半導体記憶装置は、使用する温度等に応じてリフレッシュ間隔を変化させて消費電力を低減することはできるものの、前述した集中型リフレッシュ方式を採用しなければならないため、バッテリーの寿命（使用可能な時間）を最大限に延ばすものではなかった。
【００１０】
また、リフレッシュ間隔は、最も短期間でリフレッシュ動作を行わなければならない条件（最もリーク電流の大きいメモリセル、或いは、ワーストケース）に合わせて設定する必要があるが、たとえモニタ用のダミーセルを用いたとしても、リフレッシュ間隔を実際のセルの電荷保持時間に合わせて設定することは困難である。すなわち、従来の技術では、最もリーク電流の大きいメモリセル、或いは、ワーストケースをうまく反映してリフレッシュ間隔を設定することは困難であった。
【００１１】
さらに、従来の技術では、製造工程による実際のメモリセルの特性の微妙なばらつき等に対して、リフレッシュ間隔を適切に調節（トリミング）することは考えられていなかった。
本発明は、上述した従来の半導体記憶装置が有する問題点に鑑み、実際のメモリセルの電荷保持時間を反映したリフレッシュ間隔によりリフレッシュを行ってバッテリーの寿命を最大限に延ばすことを目的とする。さらに、本発明は、製造工程による実際のメモリセルの特性のばらつき等に対しても、トリミング等によりリフレッシュ間隔を最適なものとすることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の形態によれば、リフレッシュタイミングを制御して複数のメモリセルのリフレッシュ処理を行う半導体記憶装置であって、電荷を保持するキャパシタ手段３と、該キャパシタ手段３をプリチャージする少なくとも１つのトランジスタを有するプリチャージ手段１と、温度上昇に伴って電流が増加する正の温度係数を有し、前記キャパシタ手段３に保持された電荷を流す電流源２とを具備し、前記電流源２は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタ210と、前記電流源用トランジスタ 210 の制御電極に供給する制御電圧Ｖ g を調節する制御電圧調節手段 23,24,25 を備え、該電流源２の正の温度係数を制御するようになっており、前記キャパシタ手段３の保持電圧の時間変化を利用して前記複数のメモリセルのリフレッシュ処理のタイミングを制御するようにしたことを特徴とする半導体記憶装置が提供される。
【００１３】
本発明の第２の形態によれば、リフレッシュタイミングを制御して複数のメモリセルのリフレッシュ処理を行う半導体記憶装置であって、発振周波数ｆを出力する発振手段７であって、該発振周波数ｆは該発振手段を流れる電流によって変化するものと、温度上昇に伴って電流が増加する正の温度係数を有する電流源２を備え、前記発振手段を流れる電流を制御して前記複数のメモリセルのリフレッシュ処理のタイミングを制御する電流制御手段 20;21,121〜125;22,131〜135 とを具備し、前記電流源２は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタ210と、前記電流源用トランジスタ 210 の制御電極に供給する制御電圧Ｖ g を調節する制御電圧調節手段 23,24,25 を備え、該電流源２の正の温度係数を制御するようになっていることを特徴とする半導体記憶装置が提供される。
【００１４】
【作用】
本発明の第１の形態の半導体記憶装置によれば、キャパシタ手段３に保持された電荷は、電流源２を介して流れるが、この電流源２は、温度上昇に伴って電流が増加する正の温度係数を有している。電流源２は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタ210と、電流源用トランジスタ 210 の制御電極に供給する制御電圧Ｖ g を調節する制御電圧調節手段 23,24,25を備え、電流源２の正の温度係数を制御するようになっている。そして、複数のメモリセルのリフレッシュ処理のタイミングは、キャパシタ手段３の保持電圧の時間変化を利用して規定されるようになっている。
【００１５】
本発明の第２の形態の半導体記憶装置によれば、発振手段７から出力される発振周波数ｆは、該発振手段７を流れる電流によって変化する。また、電流制御手段 20;21,121〜125;22,131〜135 は、温度上昇に伴って電流が増加する正の温度係数を有する電流源２を備え、発振手段７を流れる電流を制御して複数のメモリセルのリフレッシュ処理のタイミングを制御するようになっている。電流源２は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタ210と、電流源用トランジスタ 210 の制御電極に供給する制御電圧Ｖ g を調節する制御電圧調節手段 23,24,25を備え、電流源２の正の温度係数を制御するようになっている。
【００１６】
これによって、本発明の第１および第２の形態の半導体記憶装置は、実際のメモリセルの電荷保持時間を反映したリフレッシュ間隔によりリフレッシュを行うことができ、バッテリーの寿命を最大限に延ばすことができる。さらに、本発明の第１および第２の形態の半導体記憶装置は、製造工程による実際のメモリセルの特性のらつき等に対しても、トリミング等によりリフレッシュ間隔を最適なものとすることができる。
【００１７】
【実施例】
以下、図面を参照して本発明に係る半導体記憶装置の実施例を説明する。
図１は本発明に係る半導体記憶装置の原理構成を示すブロック図であり、図２は図１の回路における各部の信号波形を示す図である。図１において、参照符号１はプリチャージ用トランジスタ（プリーチャージ手段),２は正の温度係数を有する電流源, ３はキャパシタ（キャパシタ手段),４はコンパレータ（比較手段),そして, ５はディバイダ（波形整形手段）を示している。また、参照符号φ１はプリチャージのタイミング制御信号、Ｖref は基準電圧を示している。
【００１８】
図１に示されるように、トランジスタ１のソースは高電位の電源線（第１の電源手段）Ｖiiに接続され、ドレインはキャパシタ３を介して低電位の電源線（第２の電源手段)GNDに接続され、そして、ゲートにはプリチャージのタイミング制御信号φ１が供給されている。また、トランジスタ１のドレインとキャパシタ３との接続個所（ノードＮ１）は、電流源２を介して低電位の電源線GND に接続されると共にコンパレータ４の正入力に接続されている。さらに、コンパレータ４の負入力には、基準電圧Ｖref が供給され、また、コンパレータ４の出力（ノードＮ２）は、ディバイダ５を介して波形整形された出力（ノードＮ３）として出力されるようになっている。
【００１９】
電流源２は、温度が高くなると電流ｉが増加する正の温度係数を持ち、さらに、該電流源２は、その電流値および温度係数を調節（トリミング）可能として構成されている。キャパシタ３は、タイミング制御信号φ１によりスイッチング制御されるトランジスタ１によりプリチャージされ、上記電流源１を流れる電流により、キャパシタ３の保持電圧（ノードＮ１の電圧）が制御されるようになっている。このキャパシタ３に保持された電荷（ノードＮ１の電位）は、コンパレータ４により基準電圧Ｖref と比較され、ディバイダ５を介してダイナミック型メモリ（ＤＲＡＭ）のセルフリフレッシュのタイミング信号（Ｎ３）として出力されるようになっている。
【００２０】
すなわち、キャパシタ３から流れ出た電荷の量を検出するために、ある一定量の電荷が流れ出ると、ノードＮ１の電圧＜基準電圧Ｖref となることを利用して、コンパレータ４によりノードＮ１の電圧を基準電圧Ｖref と比較するようになっている。また、ノードＮ１の電圧＜基準電圧Ｖref になると、タイミング制御信号φ１に低レベル“Ｌ”の信号を与えてトランジスタ１をオンとして、キャパシタ３をプリチャージする。
【００２１】
さらに、プリチャージが完了したらタイミング制御信号φ１を高レベル“Ｈ”にして、トランジスタ１をオフそして、キャパシタ３から電流源２により電荷を引き抜く。そして、これらの動作を繰り返すことによって、ノードＮ３に所望の周期の信号を得るようになっている。尚、ディバイダ５は、ノードＮ２の信号を分周して、高レベルおよび低レベルのデューティー比を“１”とするようになっている。ここで、後述してノードＮ１〜Ｎ３の信号レベルおよびタイミング制御信号φ１のレベルの関係は図２に示されている。
【００２２】
具体的に、図１において、ノードＮ１がプリチャージレベルの電圧Ｖiiから基準電圧Ｖref まで変化する時間Ｐは、
Ｐ＝Ｃ・（Ｖii−Ｖref)／ｉ …… （１）
となる。ここで、Ｃはキャパシタ３の容量を示し、また、ｉは電流源２を流れる電流を示している。従って、時間Ｐを調節したい場合には、電流ｉを変化させるか、或いは、容量Ｃを変化させられればよいことになる。すなわち、本発明の半導体記憶装置においては、これら電流源２を流れる電流ｉおよびキャパシタ３の容量Ｃをトリミング（調節）することにより、温度に対するセルフリフレッシュの間隔を該半導体記憶装置の製造ばらつき等を含めてそれぞれに最適なものとし、バッテリーの寿命を最大限に延ばすようにしたものである。
【００２３】
このように、本発明の半導体記憶装置は、正の温度係数を有する電流源２、電荷を保持するキャパシタ３、および、タイミング制御信号φ１によりスイッチング制御され，キャパシタ３をプリチャージするトランジスタ１を有するプリチャージ回路を備え、上記キャパシタ３の保持電圧の時間変化を利用してＤＲＡＭのセルフリフレッシュのタイミングを得るようになっている。
【００２４】
図３は本発明の半導体記憶装置（リフレッシュ機能を有するＤＲＡＭ）の全体的な構成を示すブロック図であり、図４は図３の半導体記憶装置の動作を説明するためのタイミング図である。
図３において、参照符号 101はアドレスデコーダ,102はワードデコーダ,103はセンスアンプ,104はメモリセルアレイ,105は制御部,106はＣＢＲ判定回路,107はセルフリフレッシュ判定回路,108は内部アドレス発生回路,109はセルフリフレッシュ用信号発生回路, そして,110および111 はセレクタを示している。ここで、メモリセルアレイ104 は複数のビット線ＢＬ, 複数のワード線ＷＬ, および, 該各ビット線ＢＬおよびワード線ＷＬの交差個所に設けられた複数のメモリセルＭＣを有している。また、各メモリセルＭＣは、トランジスタおよびキャパシタで構成されている。
【００２５】
図１および図２を参照して概略的に説明した本発明の半導体記憶装置の要部は、図３に示すＤＲＡＭのセルフリフレッシュ用信号発生回路109 に対応するものであり、セルフリフレッシュ用信号発生回路109 は、セルフリフレッシュ時の内部クロック（内部/RAS信号）を発生するための回路である。
まず、通常動作モードは、図４(a) に示されるように、/RAS(Row Address Strobe)信号,/CAS(Column Address Strobe)信号の順にアクティブ（低レベル“Ｌ”）となり /WE(Write Enable)信号および/OE(Output Enable)信号の論理により読み出し或いは書き込み等の動作を行うようになっている。
【００２６】
一方、セルフリフレッシュのモードに入る場合、図４(b) に示されるように、/CAS信号,/RAS 信号の順に低レベル“Ｌ”とし(CBR：CAS before RAS Refresh) 、さらに 100μs 以上その状態を保持することによりセルフリフレッシュモードに入るようになっている。
内部動作的には、通常モードでは外部から入力された/RAS信号およびADD(Address)信号がそのまま内部に送られるが、セルフリフレッシュモード時には内部発生した/RAS' 信号（セルフリフレッシュ用信号発生回路109 の出力信号）および内部発生したADD'信号（内部アドレス発生回路108 の出力信号）を内部動作に用いるようになっている。
【００２７】
すなわち、通常動作モードの場合、図３および図４(a) に示されるように、まず、/RAS信号が高レベル“Ｈ”から低レベル“Ｌ”に立ち下がる（落ちる）と CBR判定回路106 がＣＢＲ(CAS before RAS)かどうかを判定する。通常動作モードでは、/CASはまだ低レベル“Ｌ”に落ちていないのでＣＢＲではないと判定される。ここで、ＣＢＲの判定結果信号は、図３中の参照符号 cbrで示し、この cbr信号はＣＢＲ時に高レベル“Ｈ”となる。尚、通常動作モードでは、外部から入力された/RAS信号および ADD信号が内部に取り込まれることになる。
【００２８】
次に、セルフリフレッシュモードの場合、図３および図４(b) に示されるように、まず、/CAS信号が先に高レベル“Ｈ”から低レベル“Ｌ”に立ち下がり、その後、/RAS信号が低レベル“Ｌ”になる。そして、 CBR判定回路106 は、ＣＢＲであると判定して、 cbr信号を高レベル“Ｈ”とする。このとき、 ras信号は、まだ、外部から供給された/RAS信号を取り込んでいるが、 add信号としては、外部のアドレス信号ADD ではなく内部のアドレスADD'を取り込んでいる。すなわち、セレクタ111 は、 CBR判定回路106 の出力信号(cbr信号）により外部のアドレス信号ADD から内部のアドレスADD'へ切り替えて該内部のアドレスADD'を出力するようになっている。そして、この状態（ＣＢＲの状態）で 100μs 以上経過すると、セルフリフレッシュ判定回路107 が srj信号を高レベル“Ｈ”としてセルフリフレッシュモードに入る。この時には、 ras信号も内部発生されたもの(/RAS'信号が内部に取り込まれることになる。すなわち、セレクタ110 は、セルフリフレッシュ判定回路107 の出力信号cbr により外部の/RAS信号から内部の/RAS' 信号' へ切り替えて出力するようになっている。そして、内部アドレス信号ADD'は、内部の/RAS' 信号（セルフリフレッシュ用信号発生回路109 の出力信号）に同期してインクリメントされることになる。
【００２９】
図５は図１に示す半導体記憶装置における電流源２の一例の構成を示す回路図であり、図６は図５に示す電流源２の特性例を示す図である。尚、電流源２は、正の温度係数を持ち、その電流値や温度係数を調節できるようになっている。
図５に示されるように、電流源２は、複数トランジスタ 211〜21n および複数のヒューズ 221〜22n,抵抗23,25,および, 可変抵抗24を備えて構成されている。対応する各トランジスタおよびヒューズ 211,221（212,222; 213,223; …; 21n,22n)は、それぞれノードＮ１と低電位の電源線GND との間に直列に接続され、所定数（ｍ個）のヒューズを溶断することにより、（ｎ−ｍ）個のトランジスタをノードＮ１と低電位の電源線GND との間に並列的に接続するようになっている。すなわち、ヒューズ 221〜22n によって電流源となるトランジスタ 211〜21n の個数を規定し、電流値（ｉ）を調節する。また、電流の温度係数は、図５中の電圧Ｖg を調節して適切な値とするようになっている。
【００３０】
ここで、トランジスタ 211〜21n を流れる電流が正の温度係数を持つようにするため、各トランジスタ 211〜21n は該トランジスタのサブスレッショルド(Sub-threshold) 領域で動作させるようになっている。また、トランジスタ 211〜21n は、全て同じサイズのトランジスタとして構成してもよく、或いは、異なるサイズのトランジスタにより構成するようにしてもよい。尚、トランジスタ 211〜21n のサイズを異ならせる場合には、所定の電流値を得るために溶断するヒューズの数を減少したり、或いは、微妙な電流値の設定を可能にすることができる。
【００３１】
トランジスタのゲート−ソース間電圧（ゲート電圧）Ｖg とドレイン−ソース間電流Ｉds〔log(Ids)〕との間の特性を表す。図６に示されるように、電圧Ｖg が閾値電圧以下の領域（トランジスタのサブスレッショルド領域）における電流Ｉdsの対数は、該電圧Ｖgsに対して比例関係にあり、また、温度が高くなるのに応じて傾きが小さくなる特性を示している。図６の特性曲線と電圧Ｖg との交点が電流Ｉdsの値であるが、高温の特性曲線（Ｌh)と室温の特性曲線（Ｌr)の傾きの違いから、Ｖg の違いによって高温と室温の電流値の比（温度係数）を調節することができる。すなわち、トランジスタの高温および室温における特性曲線Ｌh およびＬr において、電圧Ｖg1における高温の電流値Ｉh1および室温の電流値Ｉr1の比と、電圧Ｖg2における高温の電流値Ｉh2および室温の電流値Ｉr2の比とが異なるため、電圧Ｖg を変化させることにより温度係数を調節することができることになる。
【００３２】
図７は本発明の半導体記憶装置の一構成例を示す回路図である。ここで、電流源２は、図５および図６を参照して説明した電流値および温度係数の調節（トリミング）可能なものである。
図７に示されるように、キャパシタ手段（図１におけるキャパシタ）３は、複数キャパシタ 311〜31k および複数のヒューズ 321〜32k を備え、対応する各キャパシタおよびヒューズ 311,321（312,322; 313,323; …; 31k,32k)は、それぞれノードＮ１と低電位の電源線GND との間に直列に接続されている。そして、所定数（ｊ個）のヒューズを溶断することにより、（ｋ−ｊ）個のキャパシタをノードＮ１と低電位の電源線GND との間に並列的に接続するようになっている。すなわち、ヒューズ 321〜32k によってキャパシタ 311〜31k の個数を規定し、キャパシタ手段３の容量値（総容量値）を調節するようになっている。
【００３３】
コンパレータ（比較手段）４は、Ｐチャネル型ＭＯＳトランジスタ41,43,および, Ｎチャネル型ＭＯＳトランジスタ42,44,45で構成され、ノードＮ１の電圧と基準電圧Ｖref とを差動増幅するようになっている。コンパレータ４の出力（ノードＮ２）は、ディバイダ（分周器：波形整形手段）５およびパルス拡張器６に供給されている。
【００３４】
ディバイダ５は、インバータ51〜55, および, ＰチャネルおよびＮチャネル型ＭＯＳトランジスタより成るトランスファーゲート56〜59により構成され、コンパレータ４の出力を１／２分周して波形整形を行い、出力（ノードＮ３）するようになっている。パルス拡張器６は、実質的に３段のインバータにより構成され、Ｐチャネル型ＭＯＳトランジスタ611,612,613,Ｎチャネル型ＭＯＳトランジスタ631,632,633,および, 抵抗621,622,623 で構成されている。そして、パルス拡張器６は、入力されたコンパレータ４の出力のパルス拡張を行って、プリチャージ用Ｐチャネル型トランジスタ１のゲートに対してタイミング制御信号φ１を供給するようになっている。
【００３５】
図７に示す回路の動作を説明すると、まず、ノードＮ１は、プリチャージ用トランジスタ１によって高電位の電源電圧Ｖiiの電位にプリチャージされる。そして、キャパシタ手段３の総容量値（ノードＮ１に接続されている容量の合計値）をＣとすると、キャパシタ手段３にはＶii×Ｃなる電荷が蓄えられることになる。さらに、ノードＮ１のプリチャージが完了した後、プリチャージ用トランジスタ１がカットオフすると、電流源２によってキャパシタ手段３から電荷が引き抜かれる。ここで、キャパシタ手段３から引き抜かれる電荷量Ｑdis は、引き抜かれた時間をｔdis,電流をｉとすると、
Ｑdis ＝ｉ×ｔdis …… （２）
となり、その時のノードＮ１の電圧をＶn1(t) とすると、
Ｖn1(t) ＝Ｖii−ｉ×ｔdis ／Ｃ …… （３）
となり、ノードＮ１の電位は時間と共に減少することが分かる。ここで、ノードＮ１の電位の減少の度合は、電流源２を流れる電流値ｉに比例する。
【００３６】
次に、コンパレータ４により、ノードＮ１の電圧が高電位の電源電圧Ｖiiよりも低い基準電圧Ｖref と比較される。ここで、ノードＮ１の電圧が基準電圧Ｖref よりも低くなると、コンパレータ４の出力（ノードＮ２）が反転し、所定量の電荷がキャパシタ手段３から放電したことを出力する。パルス拡張器６は、このコンパレータ４の出力信号を受けて、プリチャージ用トランジスタ１のゲートに対してタイミング制御信号φ１を与えて該トランジスタ１をスイッチオンとして、ノードＮ１を再びプリチャージする。以上の動作を繰り返してリフレッシュのタイミングを得る。
【００３７】
ここで、図７におけるパルス拡張器６は、ノードＮ１のプリチャージ時間を十分に得るためにパルス拡張を行なうものであり、また、ディバイダ５は、高レベル“Ｈ”と低レベル“Ｌ”のデュティーが１でない波形を整形してデュティーを１とするためのものである。尚、図７に示す実施例では、コンパレータ４によって、ノードＮ１の電圧を基準電圧Ｖref と比較するようになっているが、このコンパレータ４の構成は必須なものではなく、例えば、電圧Ｖref を閾値に持つインバータを用いることもできる。
【００３８】
図８は本発明の半導体記憶装置の他の構成例を示す回路図であり、カレントミラー接続を使用して、リングオシレータを構成する各インバータのチャージ・ディスチャージ電流を制御するようにしたものである。図８において、参照符号21および 121〜125 はＰチャネル型ＭＯＳトランジスタ, 22および 131〜135 はＮチャネル型ＭＯＳトランジスタ, そして, 71〜76はインバータを示している。
【００３９】
図８に示されるように、トランジスタ21のソースは高電位の電源手段Ｖiiに接続され、トランジスタ22のソースは低電位の電源手段GND に接続されている。トランジスタ21のゲートおよびドレインは電流源20の一端に接続され、また、トランジスタ22のゲートおよびドレインは電流源20の他端に接続されている。従って、電流源20を流れる電流ｉは、トランジスタ21および22も同様に流れることになる。
【００４０】
５段（奇数段）のインバータ71〜75はリングオシレータ７を構成し、各インバータ71〜75は、それぞれトランジスタ 121〜125 および 131〜135 を介してそれぞれ電源手段ＶiiおよびGND に接続されている。ここで、トランジスタ 121〜125 はトランジスタ21とカレントミラー接続され、また、トランジスタ 131〜135 はトランジスタ22とカレントミラー接続されている。すなわち、各トランジスタ 121〜125 はトランジスタ21と同じ電流値ｉが流れることになり、また、各トランジスタ 131〜135 はトランジスタ22と同じ電流値ｉが流れることになる。従って、リングオシレータ７を構成している各インバータ71〜75には、電流源20と同じ電流ｉが流れることになる。尚、インバータ76は、リングオシレータ７の出力波形を整形するために使用されている。
【００４１】
電流源20は、図５を参照して説明した電流源２と同様の構成とされており、ヒューズ(221〜22n)によって電流源となるトランジスタ(211〜21n)の個数を規定して電流値ｉを調節すると共に、各トランジスタに対するゲート電圧Ｖg を調節して電流の温度係数を適切な値とするようになっている（図６参照）。そして、図８に示す実施例では、リングオシレータ７を構成する１つ１つのインバータ71〜75のチャージ・ディスチャージ電流を電流源20を流れる電流に一致させて制御することができる。このとき、インバータ１段当たりのディレイｔpdは、
ｔpd＝Ｃ・Ｖii／ｉ …… （４）
となる。ここで、参照符号Ｃは、１つのインバータが駆動する負荷容量を示す。従って、電流値の逆数ｉ^-1がデータ保持時間ｔ_REFと同じ温度係数を持てば、リングオシレータ７のデータ保持時間ｔ_REFと同じ温度係数を持つことになる。ここで、データ保持時間ｔ_REFは、メモリセルのキャパシタに蓄積された電荷が時間と共に抜けて次のリフレッシュ動作が必要となるまでの時間（データを保持している時間）を示している。
【００４２】
図９は本発明の半導体記憶装置に使用する電流源の例を示す回路図であり、図１０はトランジスタの特性曲線を示す図である。ここで、図９(a) は図５を参照して説明した電圧Ｖg を調節する回路部分を示し、また、図９(b) はトランジスタ21と22の間に１つのＮチャネル型ＭＯＳトランジスタ210 を設ける構成例を示している。
【００４３】
トランジスタ210 はトランジスタ21および22の間に設けられ、前述した図８の実施例のように、リングオシレータ７は、トランジスタ21とカレントミラー接続されたトランジスタ12を介して高電位の電源手段Ｖiiに接続されると共に、トランジスタ22とカレントミラー接続されたトランジスタ13を介して低電位の電源手段GND に接続されている。
【００４４】
ここで、電流値の逆数ｉ^-1がデータ保持時間ｔ_REFと同様の温度係数を有する電流源を考える。データ保持時間ｔ_REFの温度係数は、例えば、略２倍／decadeより、トランジスタのサブスレッショルド領域の温度係数を利用する。電流源を図９(b) のような回路構成とした場合の電圧Ｖg と電流ｉとの関係を図１０に示す。図９(b) に示されるように、トランジスタ210 をサブスレッショルド領域で使用して電流源(2) を構成するようになっている。
【００４５】
具体的に、例えば、ゲート電圧Ｖg ＝1.２Ｖとすると、図１０に示されるように、３００Ｋの温度でｉ≒１０^-5Ａとなり、３７３Ｋの温度でｉ≒１０^-3Ａとなっている。すなわち、電流値の逆数ｉ^-1がデータ保持時間ｔ_REFの温度係数と近いことが分かる。また、ゲート電圧Ｖg は、図９(a) に示されるように、抵抗23,24,25による抵抗分割により生成され、可変抵抗24により調節（トリミング）可能とされている。そして、後述するように、例えば、製造工程におけるトランジスタの特性（閾値電圧）のばらつき等を補正することができるようになっている。すなわち、ゲート電圧Ｖg を変化させることにより、電流ｉの温度係数を調節することができる。
【００４６】
図１１はトランジスタの製造ばらつき（閾値電圧）による特性曲線の変化を示す図であり、前述したような温度補償型のリングオシレータにおけるサイクルタイムの温度依存性を示すものである。ここで、トランジスタの製造ばらつきとは、具体的に、Ｐチャネル型およびＮチャネル型のＭＯＳトランジスタにおける閾値電圧のばらつきであり、図１１では、閾値電圧Ｖthが±０Ｖ（変動なし),−0.１Ｖ（閾値電圧が0.１Ｖ低くなった場合),および, ＋0.１Ｖ（閾値電圧が0.１Ｖ高くなった場合）が比較して示されている。
【００４７】
図１１から明らかなように、例えば、トランジスタの製造ばらつきにより閾値電圧が±0.１Ｖだけ変動した場合でも、サイクルタイムと温度との特性曲線は大きく変化することが分かる。ここで、この閾値電圧の変動による特性変化は、本発明のようにゲート電圧Ｖg を調節することにより補償することができる。
図１２はトランジスタの製造ばらつき（閾値電圧）による特性曲線の変化を補正する様子を示す図であり、トランジスタの閾値電圧が±0.１Ｖ変動した場合でも、ゲート電圧Ｖg を調節することにより補償することができる様子を示している。
【００４８】
具体的に、図１２に示されるように、トランジスタの閾値電圧が＋0.１Ｖ変動した場合にはゲート電圧Ｖg をＶg ＝1.４Ｖとすることにより、変動なしの閾値電圧Ｖthにおける特性曲線に略一致させることができ、また、トランジスタの閾値電圧が−0.１Ｖ変動した場合にはゲート電圧Ｖg をＶg ＝1.０Ｖとすることにより、変動なしの閾値電圧Ｖthにおける特性曲線に略一致させることが可能となる。
【００４９】
図１３は本発明の半導体記憶装置におけるトリミング処理を説明するための図である。ここで、同図(a) はトリミング処理を施さないオリジナル状態の温度に対する内部発振器（オシレータ）の特性（発振特性：リフレッシュ間隔）Ｌ1 および目的とする特性Ｌ0 を示し、同図(b) はゲート電圧Ｖg のトリミング（調節）処理を行った状態の特性Ｌ2 を示し、さらに、同図(c) はキャパシタまたはトランジスタのトリミング処理を行った状態の特性Ｌ3 を示している。
【００５０】
ところで、トリミング処理は、セルフリフレッシュ用のオシレータの発振特性を、例えば、セルフリフレッシュ機能を有するＤＲＡＭの出来上がったチップのリフレッシュ間隔（メモリセルがデータを保持していられる時間）や、その温度依存性（温度係数）に適合させるために行うものである。具体的に、例えば、バッテリーの寿命を考えた場合には、分散型のセルフリフレッシュ動作を行った方が好ましいので、オシレータの発振特性（発振周期）を〔リフレッシュ間隔／リフレッシュサイクル〕に合わせることになる。
【００５１】
図１３に示されるように、トリミング処理は、大きく分けて三段階の手順を踏むことになる。すなわち、まず、図１３(a) に示されるように、チップ（ＤＲＡＭ）のリフレッシュ間隔の温度依存性およびセルフリフレッシュ用オシレータの発振特性（Ｌ1)を実測すると共に、チップのリフレッシュ間隔の温度依存性をターゲット特性（目的とする発振特性Ｌ0)として規定する。
【００５２】
次に、図１３(b) に示されるように、セルフリフレッシュ用オシレータの発振特性（Ｌ1)の温度係数（グラフの傾き）をターゲット特性（Ｌ0)の温度係数に適合するように、ゲート電圧Ｖg によってトリミング（調節）して発振特性（Ｌ2)を得る。具体的に、傾きを大きくするには、電圧Ｖg を元の値よりも低く設定し、逆に、傾きを小さくするには、電圧Ｖg を元の値よりも高く設定する。
【００５３】
さらに、図１３(c) に示されるように、傾きが一致したら、リフレッシュ間隔をターゲット特性と一致させる（グラフを平行移動させる）ために、キャパシタの容量値（Ｃ）またはトランジスタの数（或いは、サイズ）をトリミングして発振特性（Ｌ3)を得る。具体的に、グラフを下の方向に平行移動するには、トランジスタの数を増やす（例えば、溶断するトランジスタ用のヒューズの数を減らす）か、或いは、キャパシタの容量値を減らす（溶断するキャパシタ用のヒューズの数を増やす）ことで実現できる。逆に、グラフを上の方向に平行移動するには、トランジスタの数を減らすか、或いは、キャパシタの容量値を増やすことで実現できる。尚、サイズの大きいトランジスタを使用する（サイズの大きいトランジスタのヒューズを溶断せずにそのままとする）場合は、グラフを下の方向に平行移動することになる。
【００５４】
以上において、後述の分周器を用いた方法によってリフレッシュ間隔をトリミングすることもできる。また、分散型のセルフリフレッシュ動作を行わせる場合には、『リフレッシュ間隔』を『リフレッシュ間隔／リフレッシュサイクル』とすればよいことになる。
図１４および図１５は本発明の半導体記憶装置における抵抗のトリミング処理を説明するための図である。
【００５５】
まず、ゲート電圧Ｖg に要求されるのは、温度によらず一定電圧を出力できるということである。図１４(a) および(b) は抵抗分割を用いてゲート電圧Ｖg を調節するようにしたものである。
図１４(a) に示す回路では、同じ抵抗値を有する複数の抵抗23,241〜244,25を高電位の電源手段Ｖiiと低電位の電源手段GND との間に直列に接続し、任意の接点からヒューズ 261〜265 を介して必要とする電圧（ゲート電圧Ｖg)を得るように構成されている。ここで、図１４(a) においては、直列接続する抵抗の数は６個として描かれているが、実際には必要に応じてｎ個の抵抗を直列接続し、必要とするゲート電圧Ｖg を取り出すヒューズだけを残して他のヒューズを全て溶断することになる。このとき、電圧Ｖg としては、Ｖii/nからＶii(n-1)/n まで、Ｖii/n刻みで調節することができる。尚、ヒューズの溶断は、レーザ等を照射したり、或いは、高電圧を印加する等の従来より知られている様々な手法により行うことができる。
【００５６】
図１４(b) に示す回路では、目的とする電圧値の近くで微調節を行うのに適したものであり、図１４(a) における抵抗23および25をより大きな抵抗値を有する抵抗 23'および25' として構成するようにしたものである。
ところで、抵抗自身には温度依存性があるが、同じ材料で抵抗を作っていれば温度係数は同じになる。すなわち、図１４(a) および(b) に示す回路では、ゲート電圧Ｖg を抵抗分割（抵抗比）により生成することで、温度依存を相互に打ち消して温度に依存しない一定のゲート電圧Ｖg を得ることができるようになっている。ここで、上記の回路では、直流電流（貫通電流）が流れることになるが、チップの消費電流を減少するためには、この貫通電流を、例えば、数μＡ程度以下にする必要がある。具体的に、各抵抗(23,25,261〜265 等) の抵抗値としては、例えば、数百ＫΩ〜数＋ＭΩに設定する。
【００５７】
図１５(a) に示す回路は、図１４(a) および(b) における抵抗の代わりにトランジスタ（ディプリッション型トランジスタ)270〜277 を使用し、さらに、ヒューズの代わりに電気的なスイッチ素子（トランジスタ)280〜287 を用いたものである。また、図１５(b) はトランジスタ（スイッチ素子）を制御する信号を生成する回路例を示し、さらに、図１５(c) は図１５(b) に使用する信号を生成する回路例を示している。
【００５８】
図１５(a) において、参照符号29はディプリッション型のトランジスタを示し、電源手段GND およびＶiiの間に、ディプリッション型トランジスタ29および 270〜277 が直列に接続されている。各ディプリッション型トランジスタ29および 270〜277 は、それぞれソースおよびドレインが共通接続されており、該トランジスタ 270〜277 の任意の接点からスイッチング用トランジスタ 280〜287 を介して必要とする電圧（ゲート電圧Ｖg)を得るように構成されている。ここで、図１５(a) においては、直列接続するトランジスタの数は８個として描かれているが、これに限定されないのはもちろんである。
【００５９】
図１５(a) に示すように、抵抗(23,25,261〜265 等) の代わりにトランジスタ(270〜277)を使用して構成すると、例えば、大きな抵抗値の抵抗が占有する面積（レイアウト面積）を低減することができる。すなわち、トランジスタで抵抗を作ると比較的小さな面積で大きな抵抗が得られるので、レイアウト面積を縮小するという面で効果がある。
【００６０】
図１５(b) は、３ビットの信号A0,A1,A2をデコードして８つのスイッチング用トランジスタ 280〜287 のゲートに供給する制御信号a0〜a7を生成する回路例を示し、３個のインバータＩ200,Ｉ201,Ｉ202 および８個のアンドゲートＧ210 〜Ｇ217 により構成されている。さらに、上記３ビットの信号An(A0,A1,A2)は、図１５(c) に示す抵抗Ｒ20n およびヒューズＦ20n を組み合わせた回路によって生成することができる。ここで、図１５(c) の回路における抵抗Ｒ20n は、例えば、数ＭΩ程度の高抵抗により構成する。また、図１５(b) および(c) に示す回路は１つの例であり、公知の技術を組み合わせて様々な回路構成とすることができるのはいうまでもない。
【００６１】
ここで、図１５(a) の回路において、例えば、スイッチ用トランジスタ282 の位置における電圧（ゲート電圧）Ｖg が欲しい場合、図１５(b) に示されるように、信号A0,A1,A2をそれぞれ“L",“L",“H" とし、制御信号a2だけを高レベル“Ｈ”として該トランジスタ282 だけをスイッチオンとすれば良い。このとき、図１５(c) に示す回路は、信号A2に対応する回路だけヒューズを溶断することになる。
【００６２】
図１６は本発明の半導体記憶装置におけるキャパシタ（トランジスタ）のトリミング処理を説明するための図である。ここで、図１６(a) はヒューズ 321〜328 によりキャパシタ 311〜318 の数を選択する構成を示し、図１６(b) はスイッチング用トランジスタ 331〜338 によりキャパシタの数を選択する構成を示している。尚、トランジスタ(21: 211〜21n)のトリミングは、基本的にキャパシタ 311〜318 のトリミングと同様であるので、以下ではキャパシタのトリミングに付いて説明する。
【００６３】
まず、前述したように（例えば、図１３(c) 参照）、キャパシタ（トランジスタ)311〜318 によるトリミングは、リフレッシュ間隔（オシレータの発振周波数）を調節するものであり、図１６(a) に示すように、必要とする容量値に対応するキャパシタ 311〜318 だけ残して後はヒューズ 321〜328 を溶断することにより容量値の調節を行う。ここで、各キャパシタ 311〜318 は、図１６(a) に示すように、全て同じ容量値のものとして構成してもよいし、或いは、図１６(b) に示すように、各キャパシタ 311〜318 の容量値をそれぞれ異なるようにしてもよい。尚、キャパシタ 311〜318 の容量値を異ならせる場合、容量値を1C,2C,3C,4C,…というようにＣずつ増加するように設定してもよいし、また、1C,2C,4C,8C,…というように２倍ずつ増加するように設定することもできる。このように、キャパシタの容量値を異ならせることによって、微妙な調節を行うことが可能となる。
【００６４】
以上におて、トランジスタ(21: 211〜21n)の刻み幅を大きくし、キャパシタ(3: 311 〜318)の刻み幅を小さくすることにより、トランジスタのトリミングで大きく調節し、キャパシタのトリミングで細かく調節することができる。尚、トランジスタとキャパシタの関係を逆にしても同様の効果が得られるが、キャパシタは面積的に大きくなりがちであり、キャパシタで細かく調節したほうが好ましい。
【００６５】
次に、リフレッシュ機能を有するＤＲＡＭにおけるリフレッシュサイクルのトリミングを図１７〜図３０を参照して説明する。ここで、以下に説明するリフレッシュサイクルのトリミング処理は、例えば、図１または図７に示す回路、および、図８に示す回路の両方に対して適用することができる。
図１７は本発明の半導体記憶装置に適用されるリフレッシュサイクルのトリミングの原理を説明するための図である。同図において、参照符号７はオシレータ（例えば、リング・オシレータ）を示し、81〜8nは分周器を示している。
【００６６】
図１７に示されるように、リフレッシュサイクルのトリミングは、基本的には、分周器81〜8nを用いてオシレータ７の元の発振周波数ｆを２ⁿ倍まで調節可能とするようになっている。ここで、図１７のような構成だと、元の発振周波数ｆの２, ４, ８, …, ２ⁿ倍という２倍毎の調節しかできないので、本構成例では、後述するトリミング機能を有する２進カウンタを用いてｆ, ２ｆ, ３ｆ, …, ２ⁿf というように周波数ｆ単位で細かく調節できるようになっている。
【００６７】
図１８はトリミング機能を有する２進カウンタの動作を説明するための図であり、具体的に、４個の２進カウンタ（トリミング機能付き２進カウンタ: 分周器）81〜84を使用して、２⁴＝16倍までの周波数を任意に調節する場合を説明するための図である。
まず、図１８(a) に示されるように、４個の分周器（２進カウンタ）81,82,83,84 の初期値を“００００”にセットされるようにすると、オシレータ７の元の発振周波数ｆを２⁴＝１６倍した１６ｆの周波数（トリミング後の周波数）ｆ' が得られる。また、図１８(b) に示されるように、４個の分周器81,82,83,84 の初期値を“１０００”にセットされるようにすると、発振周波数ｆを２⁴−１＝１５倍した１５ｆの周波数ｆ' が得られる。さらに、図１８(c) に示されるように、４個の分周器81,82,83,84 の初期値を“１０１０”にセットされるようにすると、発振周波数ｆを２⁴−２³−１＝７倍した７ｆの周波数ｆ' が得られる。すなわち、最上位の分周器８４が１→０となるとき、換言すると、４個の２進カウンタ81,82,83,84 が“１１１１”→初期値となるときに、上述した初期値“００００”, “１０００”, “１０１０”に戻るようにしておけばよい。
【００６８】
図１９はトリミング機能を有する２進カウンタの一例を示す回路図であり、図２０は図１９の２進カウンタの動作を説明するための表の一例を示す図である。
図１９において、参照符号 800はトリミング機能を有する２進カウンタ（81〜8n), 801〜804 は、ＰチャネルおよびＮチャネル型ＭＯＳトランジスタにより構成されたトランスファーゲート,805〜808 はナンドゲート,809はインバータを示している。また、参照符号CLKX,CLKZ はクロック信号,SETX はセット信号,RESETX はリセット信号を示し, そして,SRTJZは当該２進カウンタの出力信号を示している。ここで、信号CLKZは正論理の信号であり、信号CLKXは負論理の信号、すなわち、信号CLKZの反転信号である。同様に、信号SETXおよびRESETXは負論理の信号であり、また、出力信号SRTJZ は正論理の信号である。さらに、信号CLKZ(CLKX)は、前段のカウンタの出力信号SRTJZ または発振器OSC の出力信号（ｆ）に対応している。尚、負論理の信号CLKXは、インバータ809 の前段（入力信号),または, 出力信号SRTJZ をさらに１段のインバータで反転した出力信号を用いることになる。また、発振器OSC の出力に関しても同様である。
【００６９】
トリミング機能を有する２進カウンタは、例えば、図１９に示されるような回路により構成することができ、クロック信号CLKX,CLKZ,セット信号SET,および，リセット信号RESET を供給して、図２０に示すような論理値を得るようになっている。
図２０に示されるように、上述した図１９の２進カウンタの初期値は、信号SETXおよびRESETXにより決定されるようになっている。ここで、セット信号SETXおよびリセット信号RSETX が共に低レベル“Ｌ”のときは、２進カウンタの初期値が不定となり、また、分周も行われないので禁止とする。尚、初期値をセットするときだけ出力(SETX,RESETX信号）を高レベル“Ｈ”または低レベル“Ｌ”に固定し、カウントアップしていくときは不定とすることにより、目的の動作が行われることになる。
【００７０】
図２１および図２２は図１９の２進カウンタに使用する信号を生成する回路の一例を示す図であり、図２１はセット信号SETXを生成する回路を示し、また、図２２はセット信号RESETXを生成する回路を示している。
図２１に示されるように、図１９の２進カウンタに対して供給する信号SETXを生成する回路（セット信号生成回路)810は、例えば、Ｐチャネル型ＭＯＳトランジスタ811,812,Ｎチャネル型ＭＯＳトランジスタ815,816,817,インバータ818,およびヒューズ813,814 を備えて構成されている。ここで、トランジスタ811 のゲートには制御信号SRJXが供給され、また、トランジスタ812 および815 のゲートには制御信号SSTXが供給されている。
【００７１】
また、図２２に示されるように、図１９の２進カウンタに対して供給する信号RESETXを生成する回路（リセット信号生成回路)820は、例えば、Ｐチャネル型ＭＯＳトランジスタ821,822,Ｎチャネル型ＭＯＳトランジスタ825,826,827,インバータ828,およびヒューズ823,824 を備えて構成されている。ここで、トランジスタ821 のゲートは低電位の電源線GND に接続され、また、トランジスタ822 および825 のゲートには制御信号SSTXが供給されている。
【００７２】
図２１および図２２に示されるように、ヒューズ813,814 および823,824 を溶断することにより、セット信号SETXおよびリセット信号RESETXを調節（トリミング）するようになっている。
図２３は２進カウンタを３段接続して構成したリフレッシュサイクル用トリミング回路の一例を示す図であり、図２４は図２３に示すトリミング回路の動作を説明するための図である。
【００７３】
図２３に示されるように、発振器OSC の発振周波数ｆを４倍して４ｆの信号を得る場合、３段の２進カウンタ81,82,83を使用し、各カウンタの出力Ａ, Ｂ, Ｃを“００１”に設定する。すなわち、図２４に示されるように、３個の２進カウンタ81,82,83が“１１１”→初期値となるときに、“００１”に戻るようにしておくことにより、カウンタ83の出力Ｃとして発振周波数ｆを４倍した４ｆの信号を得るようになっている。
【００７４】
図２５はリフレッシュサイクル用トリミング回路の一例においてトリミングを行わない場合の例を示す図であり、図２６は図２５のリフレッシュサイクル用トリミング回路の動作を説明するための図である。
図２５において、参照符号830 はチップ（半導体記憶装置）に１個だけ設けられ,/RAS(ロウ・アドレス・ストローブ）信号を発生する回路(RASGEN)から供給されるRCBZ信号を受け取って, 図２１を参照して説明したセット信号生成回路810 で使用するSRJX信号を生成する回路（SRJX信号生成回路）であり、また、850 もチップに１個だけ設けられ,CBRバッファ(CBRBUF1) から供給されるFCSZ信号を受け取って, 上記セット信号生成回路810 および図２２を参照して説明したリセット信号生成回路820 で使用するSSTX信号を生成する回路（SSTX信号生成回路）である。ここで、セット信号生成回路810 およびリセット信号生成回路820 は、各分周器（カウンタ）毎にそれぞれ設けるようになっている。
【００７５】
図２５に示されるように、SRJX信号生成回路830 は、インバータ831,839,840,Ｐチャネル型ＭＯＳトランジスタ832,833 Ｎチャネル型ＭＯＳトランジスタ836,837,838,および, ヒューズ834,835 を備えて構成されている。また、SSTX信号生成回路850 は、複数のインバータ851,抵抗852,キャパシタ853 と、ナンドゲート854 と、ノアゲート855 と、インバータ856 を備えて構成されている。
【００７６】
まず、トリミングを行わない場合（デフォルトの場合）には、図２５に示されるように、SRJX信号生成回路830,セット信号生成回路810,および, リセット信号生成回路820 における全てのヒューズ834,835;813,814;823,824 は溶断せずにそのままにする。これにより、SRJX信号は、図２６に示されるように、セルフリフレッシュ・モードになると高レベル“Ｈ”を保持し、SETX信号（セット信号）は常に高レベル“Ｈ”を維持し、RESETX信号（リセット信号）はSSTX信号に応じて変化する。そして、カウンタは、高レベル“Ｈ”のSETX信号およびSSTX信号に応じて低レベル“Ｌ”に変化するRESETX信号により初期値が“０”に設定されることになる。すなわち、カウンタの最終段が“１”→“０”になるとセルフリフレッシュ信号が出力され、それを受け RASAZ信号が変化し、さらに、RASAZ 信号の変化を受けてSSTX信号がパルスを出してカウンタをリセットする。
【００７７】
図２７はトリミングを行う場合（カウンタの初期値を“０”に設定する場合）の例を示し、図２８は図２７の回路の動作を説明するための図である。また、図２９はトリミングを行う場合（カウンタの初期値を“１”に設定する場合）の例を示し、図３０は図２９の回路の動作を説明するための図である。
次に、トリミングを行う場合には、図２７および図２９に示されるように、SRJX信号生成回路830 におけるヒューズ834 を溶断する。ここで、SRJX信号生成回路830 においては、２つのヒューズ 834および835 が設けられているが、ヒューズ835 はダミーであり、実際に溶断するのはヒューズ834 だけである。
【００７８】
そして、カウンタの初期値を“０”に設定する場合には、図２７に示されるように、セット信号生成回路810 におけるヒューズ813 を溶断する。ここで、セット信号生成回路810 においても、２つのヒューズ 813および814 が設けられているが、ヒューズ814 はダミーであり、実際に溶断するのはヒューズ813 だけである。これにより、SRJX信号は、図２８に示されるように、常に低レベル“Ｌ”となり、SETX信号は常に高レベル“Ｈ”を維持し、RESETX信号はSSTX信号に応じて変化する。そして、カウンタは、高レベル“Ｈ”のSETX信号およびSSTX信号に応じて低レベル“Ｌ”に変化するRESETX信号により初期値が“０”に設定されることになる。
【００７９】
さらに、カウンタの初期値を“１”に設定する場合には、図２９に示されるように、リセット信号生成回路820 におけるヒューズ823 を溶断する。ここで、リセット信号生成回路820 においても、２つのヒューズ 823および824 が設けられているが、ヒューズ824 はダミーであり、実際に溶断するのはヒューズ823 だけである。これにより、SRJX信号は、図３０に示されるように、常に低レベル“Ｌ”となり、SETX信号はSSTX信号に応じて変化し、RESETX信号は常に高レベル“Ｈ”を維持する。そして、カウンタは、SSTX信号に応じて低レベル“Ｌ”に変化するSETX信号および高レベル“Ｈ”のRESETX信号により初期値が“１”に設定されることになる。
【００８０】
このようにして、発振器の発振周波数（ｆ）に任意の倍数を掛けた周波数（ｆ')を有する信号を得ることができ、これにより前述した温度による特性の変化を踏まえて実際のメモリセルの電荷保持時間を反映した最適なリフレッシュ間隔によるセルフリフレッシュを行ってバッテリーの寿命を最大限に延ばすことが可能となる。
【００８１】
図３３は前述した本発明の半導体記憶装置におけるさらなる問題点を説明するための図である。
上述したように、本発明の半導体記憶装置の各実施例によれば、セルフリフレッシュのリフレッシュ間隔をセルの電荷保持時間の温度特性に合せることによってムダなスタンバイ電流を抑えることができる。しかしながら、上述した各実施例では回路の製造ばらつきをトリミングによって補正する方法をとっているため、試験のコストを考えると、できるだけトリミングの工数を減らす方が好ましい。すなわち、上述した各実施例では、発振周波数の温度係数と発振周波数の合わせ込みをする必要があるが、発振周波数の合わせ込みは従来のＤＲＡＭでも行われており、発振周波数の温度係数の合わせ込みを省略できれば試験コストの上昇を避けることができる。
【００８２】
ところで、発振周波数の温度係数に対する合わせ込みを省略する上で、発振器の発振が止まらないこと、および、発振周波数の温度係数がメモリセルの電荷保持時間の温度係数を越えないことが必要とされる。
そこで、以下に説明する本発明の半導体記憶装置の変形例では、電流源(20;20')に最低限の電流を保証（確保）するようになっている。
【００８３】
図３３は本発明の半導体記憶装置の変形例の要部構成を示す回路図であり、前述した図９(b) に対応するものである。図３３と図９との比較から明らかなように、本変形例では、電流源２０’を構成するトランジスタ210 のソース・ドレイン間に並列に最低電流保証用電流源200 を設けるようになっている。ここで、電流源２０’全体を流れる電流をｉとし、最低電流保証用電流源200 を流れる電流をＩとする。
【００８４】
前述した図９に示す電流源２０では、トランジスタ210 を流れる電流によってのみ発振器（リングオシレータ）７の発振周波数を制御するように構成されている。ここで、トランジスタ210 はサブスレッショルドの領域で動作するため、製造ばらつきに大きく影響され、トリミングを行わないと最悪の場合には発振が止まってしまう危険が考えられた。
【００８５】
これに対して、図３３に示す電流源２０’では、最低電流保証用電流源200 が発振器７の発振が止まらないことを保証するようになっているため、製造ばらつきが大きい場合でも、トリミングを行うことなく発振器７の発振を保証することができる。さらに、最低電流保証用電流源200 は、発振周波数の温度係数がメモリセルの電荷保持時間の温度係数を越えないようにするリミッタとしての役割も果たすようになっている。
【００８６】
図３４は本発明の半導体記憶装置の変形例の原理を説明するための図であり、図３３における電流源２０’全体を流れる電流ｉおよび最低電流保証用電流源200 を流れる電流Ｉの関係を示す図である。図３４において、縦軸は電流源２０’を流れる電流ｉ（log i)を示し、また、横軸は電圧（トランジスタ210 のゲート電圧）Ｖg を示している。なお、発振器７の発振周波数は、電流源２０’を流れる電流ｉに比例している。
【００８７】
図３４に示されるように、発振器７の発振周波数は、高温および低温における電流ｉの差によって温度係数を有するように構成されているが、例えば、製造ばらつきが大きい場合等にはこの差が大きくなりすぎてしまう危険がある。
そのような場合、前述した各実施例においては、発振器７の発振周波数を合わせる場合高温で合わせるか低温で合わせるかの判断をするために試験の工程が増加することになる。そこで、本変形例においては、発振周波数の温度係数をメモリセルの電荷保持時間の温度係数を越えないように保証することによって、該発振周波数を高温で合わせるだけにして試験を簡略化するようになっている。すなわち、本変形例においては、電流源２０’を流れる電流ｉの最低値を、最低電流保証用電流源200 を流れる電流Ｉにより保証するようになっている。
【００８８】
すなわち、図３４に示されるように、電流源２０’を流れる最低の電流（Ｉ）が確保されていると、例えば、ゲート電圧Ｖｇ（Ｖg₀₀)が点Ｐ₀₀を通るような場合、高温と低温の比率が最大となるため、該点Ｐ₀₀バイアス点がズレた場合は比率（すなわち、発振周波数の温度係数）はこれより小さくなる。従って、ゲート電圧Ｖｇ（Ｖg₀₀)が点Ｐ₀₀を通るようなバイアスの時を、メモリセルの電荷保持時間の温度係数と一致させるように構成すれば、発振周波数の温度係数がメモリセルの電荷保持時間の温度係数を越えることがなくなる。その結果、電流源２０'(最低電流保証用電流源200)は、発振周波数の温度係数がメモリセルの電荷保持時間の温度係数を越えないようにするリミッタとしての役割も果たすことになる。
【００８９】
図３５は図３４の半導体記憶装置における最低電流保証手段の一例を示す回路図でり、図３６は図３５の構成を他の半導体記憶装置の構成に適用した例を示す回路図である。ここで、図３５は、図３３における最低電流保証用電流源200 をＮチャネル型ＭＯＳトランジスタ220 で構成した例を示す。また、図３６は、図５に示す回路に対して、図３５の最低電流保証用電流源としてのトランジスタ220 を付加するようにしたものである。
【００９０】
すなわち、まず、図３５に示されるように、電流源２０' における最低電流保証用電流源200 は、ゲートに高電位の電源電圧（Ｖii) が印加されたＮチャネル型ＭＯＳトランジスタ220 により構成することができ、このトランジスタ220 により電流源２０’を流れる電流ｉの最低値（最低電流Ｉ）を保証するようになっている。ここで、トランジスタ220 は、サブスレッショルドの領域では動作しないので、サブスレッショルドの領域で動作するトランジスタ210 ほど製造ばらつきの影響を受けることがない。これによって、製造ばらつきが大きい場合でも、トリミングを行うことなく発振器７の発振を確保して半導体記憶装置（ＤＲＡＭ）のリフレッシュ動作を維持することができる。
【００９１】
さらに、図３６に示されるように、電流源２' を複数の電流源用トランジスタ 211〜21n および複数のヒューズ 221〜22n,抵抗23,25,および, 可変抵抗24により構成した場合、電流源２' における最低電流保証用電流源200 は、ゲートに高電位の電源電圧（Ｖii) が印加され、該複数の電流源用トランジスタ 211〜21n および該複数のヒューズ 221〜22n に対して並列に接続されたＮチャネル型ＭＯＳトランジスタ220 により構成することができる。この最低電流保証用電流源200 としてのトランジスタ220 により電流源２’を流れる電流ｉの最低値（最低電流Ｉ）を保証し、製造ばらつきが大きい場合でも、トリミングを行うことなく発振器７の発振を確保してＤＲＡＭのリフレッシュ動作を維持することができるようになっている。ここで、トランジスタ220 がサブスレッショルドの領域で動作するトランジスタ 211〜21n ほど製造ばらつきの影響を受けないのは図３５の回路と同様である。
【００９２】
尚、本変形例の最低電流保証用電流源200 は、図３５および図３６の実施例だけでなく、他の様々な構成に対しても適用することができるのはもちろんである。
図３７は本発明の半導体記憶装置の変形例の具体的な構成の一例を示す回路図であり、トランジスタ230(220)の電流がより製造ばらつきの影響を受けないようにした回路の例である。ここで、参照符号９はバイアス・サーボ・コントローラを示している。
【００９３】
バイアス・サーボ・コントローラ９は、Ｐチャネル型ＭＯＳトランジスタ９３，９４およびＮチャネル型トランジスタ９５〜９７により構成され、ノードＮ100 の電圧が基準電圧Ｖref と等しくなるようにトランジスタ240 の制御を行うものである。ところで、ノードＮ100 の電圧が、常に、基準電圧Ｖref と等しければ抵抗９２（Ｒ）に流れる電流Ｉ₀は、Ｉ₀＝Ｖref/Ｒに等しくなり、いつでも一定の値となる。尚、トランジスタ240 とトランジスタ230 とは、ミラーの関係にあり大きさがｎ：１（トランジスタのゲート幅Ｗがｎ：１）となっていることから、トランジスタ230 にはＩ₀/ｎの電流（最低電流Ｉ）が流れる。
【００９４】
ここで、トランジスタ230 の製造ばらつきは、トランジスタ240 とトランジスタ230 とがミラーの関係にあることからキャンセルされ、電流Ｉ₀(最低電流Ｉ）のばらつきは抵抗９２（Ｒ）と基準電圧Ｖref のばらつきに依存するだけになる。そして、これら抵抗９２および基準電圧Ｖref のばらつきは小さいため、電流電流Ｉ₀(最低電流Ｉ）のばらつきも小さいものと考えられる。尚、スタンバイ電流の増加をさけるためには、バイアス・サーボ・コントローラ９の消費電流を小さく抑えるとよい。
【００９５】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、出力信号の周波数を任意に調節することができ、製造ばらつき等の補正を行って歩留まりを向上させることができる。さらに、本発明の半導体記憶装置では、タイミングを自由に設定することが可能であり、分散型のセルフリフレッシュに対応させてバッテリーの寿命を延ばすことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の要部の原理構成を示すブロック回路図である。
【図２】図１の回路における各部の信号波形を示す図である。
【図３】本発明の半導体記憶装置の全体的な構成を示すブロック図である。
【図４】図３の半導体記憶装置の動作を説明するためのタイミング図である。
【図５】図１に示す半導体記憶装置における電流源の一例の構成を示す回路図である。
【図６】図５に示す電流源の特性例を示す図である。
【図７】本発明の半導体記憶装置の一構成例を示す回路図である。
【図８】本発明の半導体記憶装置の他の構成例を示す回路図である。
【図９】本発明の半導体記憶装置に使用する電流源の例を示す回路図である。
【図１０】トランジスタの特性曲線を示す図である。
【図１１】トランジスタの製造ばらつき（閾値電圧）による特性曲線の変化を示す図である。
【図１２】トランジスタの製造ばらつき（閾値電圧）による特性曲線の変化を補正する様子を示す図である。
【図１３】本発明の半導体記憶装置におけるトリミング処理を説明するための図である。
【図１４】本発明の半導体記憶装置における抵抗のトリミング処理を説明するための図（その１）である。
【図１５】本発明の半導体記憶装置における抵抗のトリミング処理を説明するための図（その２）である。
【図１６】本発明の半導体記憶装置におけるキャパシタ（トランジスタ）のトリミング処理を説明するための図である。
【図１７】本発明の半導体記憶装置に適用されるリフレッシュサイクルのトリミングの原理を説明するための図である。
【図１８】トリミング機能を有する２進カウンタの動作を説明するための図である。
【図１９】トリミング機能を有する２進カウンタの一例を示す回路図である。
【図２０】図１９の２進カウンタの動作を説明するための表の一例を示す図である。
【図２１】図１９の２進カウンタに使用する信号を生成する回路の一例を示す図（その１）である。
【図２２】図１９の２進カウンタに使用する信号を生成する回路の一例を示す図（その２）である。
【図２３】２進カウンタを３段接続して構成したリフレッシュサイクル用トリミング回路の一例を示す図である。
【図２４】図２３に示すトリミング回路の動作を説明するための図である。
【図２５】リフレッシュサイクル用トリミング回路の一例においてトリミングを行わない場合の例を示す図である。
【図２６】図２５のリフレッシュサイクル用トリミング回路の動作を説明するための図である。
【図２７】リフレッシュサイクル用トリミング回路の一例においてトリミングを行う場合の例を示す図（その１）である。
【図２８】図２７のリフレッシュサイクル用トリミング回路の動作を説明するための図である。
【図２９】リフレッシュサイクル用トリミング回路の一例においてトリミングを行う場合の例を示す図（その２）である。
【図３０】図２９のリフレッシュサイクル用トリミング回路の動作を説明するための図である。
【図３１】半導体記憶装置の分散型リフレシュを説明するための図である。
【図３２】半導体記憶装置の集中型リフレシュを説明するための図である。
【図３３】本発明の半導体記憶装置の変形例の要部構成を示す回路図である。
【図３４】本発明の半導体記憶装置の変形例の原理を説明するための図である。
【図３５】図３４の半導体記憶装置における最低電流保証手段の一例を示す回路図である。
【図３６】図３５の構成を他の半導体記憶装置の構成に適用した例を示す回路図である。
【図３７】本発明の半導体記憶装置の変形例の具体的な構成の一例を示す回路図である。
【符号の説明】
１…プリチャージ用トランジスタ（プリチャージ手段）
２…正の温度係数を有する電流源
３…キャパシタ（キャパシタ手段）
４…コンパレータ（比較手段）
５…ディバイダ（波形整形手段）
６…パルス拡張器
７…リングオシレータ
２０, ２０' …電流源
200 …最低電流保証用電流源

Claims

リフレッシュタイミングを制御して複数のメモリセルのリフレッシュ処理を行う半導体記憶装置であって、
電荷を保持するキャパシタ手段と、
該キャパシタ手段をプリチャージする少なくとも１つのトランジスタを有するプリチャージ手段と、
温度上昇に伴って電流が増加する正の温度係数を有し、前記キャパシタ手段に保持された電荷を流す電流源とを具備し、前記電流源は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタと、前記電流源用トランジスタの制御電極に供給する制御電圧を調節する制御電圧調節手段を備え、該電流源の正の温度係数を制御するようになっており、前記キャパシタ手段の保持電圧の時間変化を利用して前記複数のメモリセルのリフレッシュ処理のタイミングを制御するようにしたことを特徴とする半導体記憶装置。
前記半導体記憶装置は、セルフリフレッシュ機能を有するＤＲＡＭであり、前記キャパシタ手段の保持電圧の時間変化を利用して行うタイミング制御は、該ＤＲＡＭのセルフリフレッシュ処理であることを特徴とする請求項１の半導体記憶装置。
前記プリチャージ手段におけるトランジスタの第１の電極は第１の電源手段に接続され，第２の電極は前記キャパシタ手段の一端および前記電流源の一端に共通接続され，制御電極には該プリチャージ手段のスイッチングを制御するタイミング制御信号が供給され、且つ、該キャパシタ手段の他端および該電流源の他端は第２の電源手段に接続されていることを特徴とする請求項１の半導体記憶装置。
前記半導体記憶装置は、さらに、前記キャパシタ手段の一端の電圧を基準電圧と比較する比較手段を具備することを特徴とする請求項１の半導体記憶装置。
前記電流源は、さらに、前記電流源用トランジスタに対して並列に接続された最低電流保証手段を備えていることを特徴とする請求項１の半導体記憶装置。
前記最低電流保証手段は、制御電極が第１の電源手段に接続された最低電流保証用トランジスタを備えていることを特徴とする請求項５の半導体記憶装置。
前記制御電圧調節手段は、第１の電源手段に接続された第１の抵抗手段と、第２の電源手段に接続された第２の抵抗手段と該第１および第２の抵抗手段の間に設けられ、前記制御電圧を出力する可変抵抗手段とを備えていることを特徴とする請求項６の半導体記憶装置。
前記電流源は、サブスレッショルド領域における電流電圧特性を有する複数の電流源用トランジスタおよび該各電流源用トランジスタの接続を制御する複数のヒューズ手段を具備し、該ヒューズ手段で規定された電流源用トランジスタにより該電流源を流れる電流値を調節するようになっていることを特徴する請求項１の半導体記憶装置。
前記電流源は、さらに、前記複数の電流源用トランジスタおよび前記複数のヒューズ手段に対して並列に接続された最低電流保証手段を備えていることを特徴とする請求項８の半導体記憶装置。
前記最低電流保証手段は、制御電極が第１の電源手段に接続された最低電流保証用トランジスタを備えていることを特徴とする請求項９の半導体記憶装置。
前記複数の電流源用トランジスタは、全て同じサイズのトランジスタとして構成されていることを特徴とする請求項８の半導体記憶装置。
前記複数の電流源用トランジスタは、異なるサイズのトランジスタとして構成されていることを特徴とする請求項８の半導体記憶装置。
前記電流源は、前記電流源用トランジスタの制御電極に供給する制御電圧を調節する制御電圧調節手段を備え、該電流源の温度係数を制御するようになっていることを特徴とする請求項８の半導体記憶装置。
前記制御電圧調節手段は、第１の電源手段に接続された第１の抵抗手段と、第２の電源手段に接続された第２の抵抗手段と該第１および第２の抵抗手段の間に設けられ、前記制御電圧を出力する可変抵抗手段とを備えていることを特徴とする請求項１３の半導体記憶装置。
前記キャパシタ手段は、その容量値が調節可能となっていることを特徴とする請求項１の半導体記憶装置。
前記キャパシタ手段は、複数のキャパシタおよび該各キャパシタの接続を制御する複数のヒューズ手段を具備し、該ヒューズ手段で規定されたキャパシタにより該キャパシタ手段の容量値を調節するようになっていることを特徴する請求項１５の半導体記憶装置。
前記複数のキャパシタは、全て同じ容量値を有するキャパシタとして構成されていることを特徴とする請求項１６の半導体記憶装置。
前記複数のキャパシタは、異なる容量値を有するキャパシタとして構成されていることを特徴とする請求項１６の半導体記憶装置。
リフレッシュタイミングを制御して複数のメモリセルのリフレッシュ処理を行う半導体記憶装置であって、
発振周波数を出力する発振手段であって、該発振周波数は該発振手段を流れる電流によって変化するものと、
温度上昇に伴って電流が増加する正の温度係数を有する電流源を備え、前記発振手段を流れる電流を制御して前記複数のメモリセルのリフレッシュ処理のタイミングを制御する電流制御手段とを具備し、前記電流源は、サブスレッショルド領域における電流電圧特性を有する電流源用トランジスタと、前記電流源用トランジスタの制御電極に供給する制御電圧を調節する制御電圧調節手段を備え、該電流源の正の温度係数を制御するようになっていることを特徴とする半導体記憶装置。
前記半導体記憶装置は、セルフリフレッシュ機能を有するＤＲＡＭであり、前記リフレッシュ処理のタイミング制御は、該ＤＲＡＭのセルフリフレッシュ処理であることを特徴とする請求項１９の半導体記憶装置。
前記電流制御手段は、さらに、前記電流源と第１の電源手段との間に設けられた第１のトランジスタと、該電流源と第２の電源手段との間に設けられた第２のトランジスタと、前記第１および第２のトランジスタにより制御され , 前記発振手段に所定の電流を流して該発振手段の発振周波数を制御する発振周波数制御手段を具備することを特徴とする請求項１９の半導体記憶装置。
前記発振手段は直列接続された複数の奇数段のインバータで構成されたリングオシレータであり、該各インバータと前記第１の電源手段との間には前記第１のトランジスタとカレントミラー接続されたトランジスタがそれぞれ設けられ、且つ、該各インバータと前記第２の電源手段との間には前記第２のトランジスタとカレントミラー接続されたトランジスタがそれぞれ設けられていることを特徴とする請求項２１の半導体記憶装置。
前記発振手段を構成するインバータの出力には、それぞれキャパシタが設けられていることを特徴する請求項２２の半導体記憶装置。
前記電流源は、さらに、前記電流源用トランジスタに対して並列に接続された最低電流保証手段を備えていることを特徴とする請求項１９の半導体記憶装置。
前記最低電流保証手段は、制御電極が第１の電源手段に接続された最低電流保証用トランジスタを備えていることを特徴とする請求項２４の半導体記憶装置。
前記制御電圧調節手段は、第１の電源手段に接続された第１の抵抗手段と、第２の電源手段に接続された第２の抵抗手段と該第１および第２の抵抗手段の間に設けられ、前記制御電圧を出力する可変抵抗手段とを備えていることを特徴とする請求項１９の半導体記憶装置。
前記電流源は、サブスレッショルド領域における電流電圧特性を有する複数の電流源用トランジスタおよび該各電流源用トランジスタの接続を制御する複数のヒューズ手段を具備し、該ヒューズ手段で規定された電流源用トランジスタにより該電流源を流れる電流値を調節するようになっていることを特徴する請求項１９の半導体記憶装置。
前記電流源は、さらに、前記複数の電流源用トランジスタおよび前記複数のヒューズ手段に対して並列に接続された最低電流保証手段を備えていることを特徴とする請求項２７半導体記憶装置。
前記最低電流保証手段は、制御電極が第１の電源手段に接続された最低電流保証用トランジスタを備えていることを特徴とする請求項２８の半導体記憶装置。
前記複数の電流源用トランジスタは、全て同じサイズのトランジスタとして構成されていることを特徴とする請求項２７の半導体記憶装置。
前記複数の電流源用トランジスタは、異なるサイズのトランジスタとして構成されていることを特徴とする請求項２７の半導体記憶装置。
前記電流源は、前記電流源用トランジスタの制御電極に供給する制御電圧を調節する制御電圧調節手段を備え、該電流源の温度係数を制御するようになっていることを特徴とする請求項２７の半導体記憶装置。
前記制御電圧調節手段は、第１の電源手段に接続された第１の抵抗手段と、第２の電源手段に接続された第２の抵抗手段と該第１および第２の抵抗手段の間に設けられ、前記制御電圧を出力する可変抵抗手段とを備えていることを特徴とする請求項３２の半導体記憶装置。
前記半導体記憶装置は、トリミング機能を有する複数段のカウンタを具備し、前記発振手段の出力は、該複数段のカウンタにより該発振周波数の任意の倍数を有する周波数の信号として出力されるようになっていることを特徴とする請求項１９の半導体記憶装置。
前記各カウンタは、トリミング機能を有する２進カウンタとして構成され、前記複数のカウンタの初期値を制御することにより前記発振周波数の任意の倍数を有する周波数を得るようにしたことを特徴とする請求項３４の半導体記憶装置。