JPH02110975A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02110975A JPH02110975A JP63263148A JP26314888A JPH02110975A JP H02110975 A JPH02110975 A JP H02110975A JP 63263148 A JP63263148 A JP 63263148A JP 26314888 A JP26314888 A JP 26314888A JP H02110975 A JPH02110975 A JP H02110975A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にＩ
Ｇ Ｂ Ｔ （Ｉ ｎ５ｕｌａＬｃｄ Ｇ ａｌｅ
Ｂ Ｉｐｏｌａｒ Ｔ ｒａｎｓｌｓｔｏｒ ）やＳ
ｔ（静電誘導）サイリスクに使用されるものである。
Ｇ Ｂ Ｔ （Ｉ ｎ５ｕｌａＬｃｄ Ｇ ａｌｅ
Ｂ Ｉｐｏｌａｒ Ｔ ｒａｎｓｌｓｔｏｒ ）やＳ
ｔ（静電誘導）サイリスクに使用されるものである。
（従来の技術）
大電力の電力変換素子、すなわちスイッチング素子とし
て、近年ではＩＧＢＴやＳｌサイリスタが注目されてい
る。以下、これらの半導体装置について図面を参照しな
がら説明する。
て、近年ではＩＧＢＴやＳｌサイリスタが注目されてい
る。以下、これらの半導体装置について図面を参照しな
がら説明する。
第４図はＩＧＢＴの素子構造を示す断面図である。陽極
（コレクタ電極） １１が設けられる高濃度のｐ＋型半
導体基板１２上には高濃度のｎ＋バッファー層１３が形
成され、このｎ＋バッファー層１３上には低濃度のｎ″
″型半型体導体層１４成されている。前記ｎ″″″″導
体層１４の表面領域には熱拡散によりｐ！４２不純物領
域１５が形成され、このｐ型不純物領域１５の表面領域
には熱拡散により高濃度のｎ十型不純物領域１６が形成
されている。これらｐ型不純物領域１５及びｎ十型不純
物領域ＩＧ上には陰極（エミッタ電極）１７が設けられ
ている。また、前記ロー型半導体層１４上にはゲート絶
縁膜１８を介してゲート電極１９が形成されている。
（コレクタ電極） １１が設けられる高濃度のｐ＋型半
導体基板１２上には高濃度のｎ＋バッファー層１３が形
成され、このｎ＋バッファー層１３上には低濃度のｎ″
″型半型体導体層１４成されている。前記ｎ″″″″導
体層１４の表面領域には熱拡散によりｐ！４２不純物領
域１５が形成され、このｐ型不純物領域１５の表面領域
には熱拡散により高濃度のｎ十型不純物領域１６が形成
されている。これらｐ型不純物領域１５及びｎ十型不純
物領域ＩＧ上には陰極（エミッタ電極）１７が設けられ
ている。また、前記ロー型半導体層１４上にはゲート絶
縁膜１８を介してゲート電極１９が形成されている。
第５図はＳ１サイリスタの素子ＩＩ■造を示す断面図で
ある。前記第４図のＩＧＢＴと同様に、陽極（ドレイン
電極） ２１が設けられる高濃度のｐ＋型半導体基板２
２上には高濃度のｎ＋バッファー層２３及び低ｉｎ度の
ｎ−型半導体層２４が形成されている。また、前記ｎ−
型半導体層２４の表面領域には、熱拡散によりゲートと
なる高濃度のｐ小型不純物領域２５及び高濃度のｎ十型
不純物領域２６が形成されている。前記ｎ＋型不純物領
域２Ｇ上には陰極（ソース電極）２７が設けられ、前記
ｐ十不純物領域２５上には絶縁膜２８が形成されている
。
ある。前記第４図のＩＧＢＴと同様に、陽極（ドレイン
電極） ２１が設けられる高濃度のｐ＋型半導体基板２
２上には高濃度のｎ＋バッファー層２３及び低ｉｎ度の
ｎ−型半導体層２４が形成されている。また、前記ｎ−
型半導体層２４の表面領域には、熱拡散によりゲートと
なる高濃度のｐ小型不純物領域２５及び高濃度のｎ十型
不純物領域２６が形成されている。前記ｎ＋型不純物領
域２Ｇ上には陰極（ソース電極）２７が設けられ、前記
ｐ十不純物領域２５上には絶縁膜２８が形成されている
。
これらの半導体装置はゲート制御によってデバイスを流
れる主電流を遮断することができる半導体デバイスであ
る。そして、これらの半導体装置の特長はｐ十型半導体
基板１２．２２からｎ÷バッファー層１３．２３を経て
高抵抗のｎ−型半導体層１４゜２４に注入される少数キ
ャリヤ（ホール）により、このｎ″″型半型体導体層１
４２４が伝導度変調を起こすため電流密度を高くできる
点にある。さらに、バイポーラトランジスタと比較した
場合において、高速スイッチングが可能である、変換ロ
スが少ない、高耐圧であるとともに低オン抵抗であるこ
とも知られている。しかしながら、この素子特性の中に
は互いに相入れないものがある。たとえば、高速スイッ
チングと低オン抵抗化とはトレードオフの関係にある。
れる主電流を遮断することができる半導体デバイスであ
る。そして、これらの半導体装置の特長はｐ十型半導体
基板１２．２２からｎ÷バッファー層１３．２３を経て
高抵抗のｎ−型半導体層１４゜２４に注入される少数キ
ャリヤ（ホール）により、このｎ″″型半型体導体層１
４２４が伝導度変調を起こすため電流密度を高くできる
点にある。さらに、バイポーラトランジスタと比較した
場合において、高速スイッチングが可能である、変換ロ
スが少ない、高耐圧であるとともに低オン抵抗であるこ
とも知られている。しかしながら、この素子特性の中に
は互いに相入れないものがある。たとえば、高速スイッ
チングと低オン抵抗化とはトレードオフの関係にある。
このトレードオフをさらに改浮する、すなわち高速スイ
ッチングかつ低オン抵抗化を達成するためには、高濃度
のｎ＋バッファー層１３．２３の厚さを薄く形成すれば
よいことが一般的に知られている。
ッチングかつ低オン抵抗化を達成するためには、高濃度
のｎ＋バッファー層１３．２３の厚さを薄く形成すれば
よいことが一般的に知られている。
次に、第４図に示した（ＧＢＴの製造方法について第６
図（ａ）〜（ｃ）を参照しながら説明する。なお、第６
図において、前記第４図と同一の部分には同じ符号が付
しである。
図（ａ）〜（ｃ）を参照しながら説明する。なお、第６
図において、前記第４図と同一の部分には同じ符号が付
しである。
まず、同図（ａ）に示すように、高ｌＩ″１度のｐ十型
半導体基板１２上にリン（Ｐ）をドーパントとした高濃
度で厚さの薄いｎ＋バッファー層１３をエピタキシャル
成長により形成する。また、このｎ＋バッファー層１３
上にはリン（Ｐ）をドーパントとした低濃度のｎ−型半
導体層１４をエピタキシャル成長により形成する。次に
、同図（ｂ）に示すように、前記ｎ−型半°導体層１４
の表面領域にｐ型不純物領域１５を熱拡散により形成し
、このｐ型不純物領域１５の表面領域にｎ十型不純物領
域１Ｇを熱拡散により形成する。この際、前記ｎ＋バッ
ファー層１３中のリンは主に前記ｎ−型半導体層１４１
に拡散する。この後、前記ｎ−型゛１′、導体層１４上
にはゲート絶縁膜１８及びゲート電極Ｉ９を形成する。
半導体基板１２上にリン（Ｐ）をドーパントとした高濃
度で厚さの薄いｎ＋バッファー層１３をエピタキシャル
成長により形成する。また、このｎ＋バッファー層１３
上にはリン（Ｐ）をドーパントとした低濃度のｎ−型半
導体層１４をエピタキシャル成長により形成する。次に
、同図（ｂ）に示すように、前記ｎ−型半°導体層１４
の表面領域にｐ型不純物領域１５を熱拡散により形成し
、このｐ型不純物領域１５の表面領域にｎ十型不純物領
域１Ｇを熱拡散により形成する。この際、前記ｎ＋バッ
ファー層１３中のリンは主に前記ｎ−型半導体層１４１
に拡散する。この後、前記ｎ−型゛１′、導体層１４上
にはゲート絶縁膜１８及びゲート電極Ｉ９を形成する。
さらに、前記半導体乱数１２には陽極１１が設けられ、
前記ｐ型不純物領域１５及びｎ十型不純物領域１６上に
は陰極１７が設けられる。なお、同図（ｃ）は同図（ｂ
）における半導体装置の不純物プロファイルを示してい
る。
前記ｐ型不純物領域１５及びｎ十型不純物領域１６上に
は陰極１７が設けられる。なお、同図（ｃ）は同図（ｂ
）における半導体装置の不純物プロファイルを示してい
る。
このように、従来はｎ÷バッフτ−層１３のドーパント
が拡散係数の大きなリンであるため、ロー型半導体層１
４の表面領域にｐ型不純物領域１５、ｎ十型不純物領域
１６等（Ｓ！サイリスクにおいてはｐ小型不純物領域２
５、ｎ十型不純物領域２６等）を熱拡散で形成する工程
（以下「熱拡散工程」という。）の後において、高濃度
で厚さの薄い前記ｎ÷バッファー層１３を得ることがで
きなかった。
が拡散係数の大きなリンであるため、ロー型半導体層１
４の表面領域にｐ型不純物領域１５、ｎ十型不純物領域
１６等（Ｓ！サイリスクにおいてはｐ小型不純物領域２
５、ｎ十型不純物領域２６等）を熱拡散で形成する工程
（以下「熱拡散工程」という。）の後において、高濃度
で厚さの薄い前記ｎ÷バッファー層１３を得ることがで
きなかった。
よって、高速スイッチングかつ低オン抵抗化を兼ね備え
た半導体装置の実現は不可能であった。
た半導体装置の実現は不可能であった。
一方、ｎ＋バッファー層１３のドーパントが拡散係数の
小さいヒ素、アンチモン（ｓｂ）、 ビスマス（Ｂ
ｔ）であると、これらのドーパン！・よりもｐ十型半導
体基板１２のドーパント（たとえばホウ素）の方が拡散
係数が大きくなる。このため、熱拡散工程により、今度
は前記ｎ＋バッファー層１３のドーパントと前記ｐ十型
半導体基板１２のドーパントとの相互拡散が顕著に起こ
るようになる。
小さいヒ素、アンチモン（ｓｂ）、 ビスマス（Ｂ
ｔ）であると、これらのドーパン！・よりもｐ十型半導
体基板１２のドーパント（たとえばホウ素）の方が拡散
係数が大きくなる。このため、熱拡散工程により、今度
は前記ｎ＋バッファー層１３のドーパントと前記ｐ十型
半導体基板１２のドーパントとの相互拡散が顕著に起こ
るようになる。
よって、前記ｎ＋バッファー層１３の濃度の低下、さら
に拡散時間によっては前記ｎ＋バッファー層１３の消滅
、そして前記ｐ十型半導体基板１２のドーパントがｎ−
型半導体層１４へ拡散するなどの欠点をもつ。すなわち
、前記ｎ＋バッファー層１３のドーパントに拡散係数の
小さな不純物を用いても、最終的に高濃度で厚さの薄い
ｎ＋バッファー層１３を得ることができない。
に拡散時間によっては前記ｎ＋バッファー層１３の消滅
、そして前記ｐ十型半導体基板１２のドーパントがｎ−
型半導体層１４へ拡散するなどの欠点をもつ。すなわち
、前記ｎ＋バッファー層１３のドーパントに拡散係数の
小さな不純物を用いても、最終的に高濃度で厚さの薄い
ｎ＋バッファー層１３を得ることができない。
（発明が解決しようとする課題）
このように、従来の半導体装置の製造方法では、高濃度
で厚さの薄いバッファー層を形成することができなかっ
た。すなわち、高速スイッチングかつ低オン抵抗化を兼
ね備えた半導体装置を製造することができない欠点があ
った。
で厚さの薄いバッファー層を形成することができなかっ
た。すなわち、高速スイッチングかつ低オン抵抗化を兼
ね備えた半導体装置を製造することができない欠点があ
った。
よって、本発明の目的は、熱拡散工程後においても、高
濃度で厚さの薄いバッファー層を有する半導体装置の製
造方法を提１」（することである。
濃度で厚さの薄いバッファー層を有する半導体装置の製
造方法を提１」（することである。
［発明の構成］
（課題を解決するための手段とその作用）上記目的を達
成するために、本発明の半導体装置の製造方法は、第１
導電型の不純物を高濃度に含む陽極層上にこの陽極層の
不純物濃度よりも不純物を低濃度に含む第１の半導体層
を形成し、この第１の半導体層上に第２導電型の不純物
を高濃度に含む第２の半導体層を形成し、この第２の半
導体層上に第２導電型の不純物を低濃度に含む第３の半
導体層を形成する。そして、この第３の半導体層の表面
領域に熱拡散により少なくとも第１導電型の不純物領域
を形成する。この時、前記陽極層に含まれる不純物は前
記第１の半導体層へ拡散する。なお、前記第２の半導体
層の濃度が実質的に変化しないように前記第１の半導体
層の濃度や厚さが設定されている。
成するために、本発明の半導体装置の製造方法は、第１
導電型の不純物を高濃度に含む陽極層上にこの陽極層の
不純物濃度よりも不純物を低濃度に含む第１の半導体層
を形成し、この第１の半導体層上に第２導電型の不純物
を高濃度に含む第２の半導体層を形成し、この第２の半
導体層上に第２導電型の不純物を低濃度に含む第３の半
導体層を形成する。そして、この第３の半導体層の表面
領域に熱拡散により少なくとも第１導電型の不純物領域
を形成する。この時、前記陽極層に含まれる不純物は前
記第１の半導体層へ拡散する。なお、前記第２の半導体
層の濃度が実質的に変化しないように前記第１の半導体
層の濃度や厚さが設定されている。
このような製造方法によれば、高濃度の不純物を含む第
２の半導体層の厚さを薄く形成することにより、熱拡散
工程後においても、高濃度で厚さの薄いバッファー層を
有する半導体装置を提供することができる。
２の半導体層の厚さを薄く形成することにより、熱拡散
工程後においても、高濃度で厚さの薄いバッファー層を
有する半導体装置を提供することができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）、（ｂ）は本発明の半導体装置の製造方法
を示したものである。まず、同図（ａ）に示すように、
濃度１０′８〜１０２０ＡＬｏｆｆｉｓ−ｃＩＩｌ−３
の高濃度のｐ＋型半導体ｕ板（陽極層）ｌ上に厚さ５〜
１０ ｐ、濃度１０ ” 〜５ Ｘ １０ ”Ａ Ｌｏ
ｍｓ・ｃｆｆｉ−３の低濃度のｐ−型半導体層２をエピ
タキシャル成長により形成する。続いて、この低濃度の
ｐ−型半導体層２上に厚さ５〜２０．％濃度１０ ”
〜１０ ”Ａ Ｌｏｓｓ ＊ ｃｍ−’の高濃度のｎ＋
バッファー層３をエピタキシャル成長により形成する。
を示したものである。まず、同図（ａ）に示すように、
濃度１０′８〜１０２０ＡＬｏｆｆｉｓ−ｃＩＩｌ−３
の高濃度のｐ＋型半導体ｕ板（陽極層）ｌ上に厚さ５〜
１０ ｐ、濃度１０ ” 〜５ Ｘ １０ ”Ａ Ｌｏ
ｍｓ・ｃｆｆｉ−３の低濃度のｐ−型半導体層２をエピ
タキシャル成長により形成する。続いて、この低濃度の
ｐ−型半導体層２上に厚さ５〜２０．％濃度１０ ”
〜１０ ”Ａ Ｌｏｓｓ ＊ ｃｍ−’の高濃度のｎ＋
バッファー層３をエピタキシャル成長により形成する。
この高濃度のｎ÷バッファー層３はヒ素（Ａｓ）、アン
チモン（ｓｂ）、ビスマス（Ｂ ｉ）などの拡散係数の
小さな元素を不純物（ドーパント）として用いている。
チモン（ｓｂ）、ビスマス（Ｂ ｉ）などの拡散係数の
小さな元素を不純物（ドーパント）として用いている。
この後、前記高濃度のｎ＋バッファー層３上に低濃度の
ｎ−型半導体層４をエピタキシャル成長により形成する
。次に、同図（ｂ）に示すように、前記ロー型半導体層
４の表面領域にｐ型不純物領域５を熱拡散により形成し
、このｐ型不純物領域５の表面領域にｎ十型不純物領域
６を熱拡散により形成する。この時、前記ｐ十型半導体
基板Ｉの不純物（たとえばホウ素）は前記ｐ−型半導体
層２へ拡散するが、前記ロ＋バッファー層３の濃度が実
質的に変化しないように前記ｐ−型半導体層２の濃度や
厚さが設定されている。
ｎ−型半導体層４をエピタキシャル成長により形成する
。次に、同図（ｂ）に示すように、前記ロー型半導体層
４の表面領域にｐ型不純物領域５を熱拡散により形成し
、このｐ型不純物領域５の表面領域にｎ十型不純物領域
６を熱拡散により形成する。この時、前記ｐ十型半導体
基板Ｉの不純物（たとえばホウ素）は前記ｐ−型半導体
層２へ拡散するが、前記ロ＋バッファー層３の濃度が実
質的に変化しないように前記ｐ−型半導体層２の濃度や
厚さが設定されている。
なお、熱拡散工程後において、前記ｐ″″型半型体導体
層不純物の拡散により実質的に消滅するのが最適である
が、多少残っていても問題はない。この後、前記ｎ−型
半導体層４上にゲート絶縁膜７及びゲート電極８を形成
する。さらに、前記半導体基板ｌに陽極９を設け、前記
ｐ型不純物領域５及びｎ十型不純物領域Ｇ上に陰極１０
を設ける。
層不純物の拡散により実質的に消滅するのが最適である
が、多少残っていても問題はない。この後、前記ｎ−型
半導体層４上にゲート絶縁膜７及びゲート電極８を形成
する。さらに、前記半導体基板ｌに陽極９を設け、前記
ｐ型不純物領域５及びｎ十型不純物領域Ｇ上に陰極１０
を設ける。
このような製造方法によれば、熱拡散工程後においても
、ｎ÷バッファー層３の厚さの増加を極力押えることが
できる。また、前記ｎ＋バッファー層３とｐ″″型半型
体導体層２相互拡散も抑制できる。さらに、前記ｐ−型
半導体層２は不純物の拡散により実質的に消滅するよう
にしであるので、高速スイッチングかつ低オン抵抗化を
４にね備えた半導体装置を製造することができる。
、ｎ÷バッファー層３の厚さの増加を極力押えることが
できる。また、前記ｎ＋バッファー層３とｐ″″型半型
体導体層２相互拡散も抑制できる。さらに、前記ｐ−型
半導体層２は不純物の拡散により実質的に消滅するよう
にしであるので、高速スイッチングかつ低オン抵抗化を
４にね備えた半導体装置を製造することができる。
第２図（ａ）、（ｂ）は、前記実施例における低濃度の
ｐ″″型半型体導体層２濃度のｎ−型半導体層に変えて
本発明を適用したものである。なお、第２図において、
前記実施例と同一の部分には同じ符号が付しである。ま
ず、同図（ａ）に示すように、前記実施例と同様に、高
濃度のｐ十型半導体基板ｌ上に低濃度のｎ−型半導体層
２゛高濃度のｎ十型半導体層３及び低濃度のロー型半導
体層４を順次形成する。次に、同図（ｂ）に示すように
、前記低濃度のｎ−型半導体層４の表面領域にｐ７４２
不純物領域５°を熱拡散により形成し、このｐ！！！不
純物領域５の表面領域にｎ十型不純物領域Ｇを熱拡散に
より形成する。この時、前記ｐ十型半導体基板１の不純
物は拡散し前記ロー型半導体層２″を実質的に消滅させ
る。なお、前記第１図に示した実施例と同様に、熱拡散
工程後において前記ｎ−型半導体層２゛が多少残ってい
ても問題はない。
ｐ″″型半型体導体層２濃度のｎ−型半導体層に変えて
本発明を適用したものである。なお、第２図において、
前記実施例と同一の部分には同じ符号が付しである。ま
ず、同図（ａ）に示すように、前記実施例と同様に、高
濃度のｐ十型半導体基板ｌ上に低濃度のｎ−型半導体層
２゛高濃度のｎ十型半導体層３及び低濃度のロー型半導
体層４を順次形成する。次に、同図（ｂ）に示すように
、前記低濃度のｎ−型半導体層４の表面領域にｐ７４２
不純物領域５°を熱拡散により形成し、このｐ！！！不
純物領域５の表面領域にｎ十型不純物領域Ｇを熱拡散に
より形成する。この時、前記ｐ十型半導体基板１の不純
物は拡散し前記ロー型半導体層２″を実質的に消滅させ
る。なお、前記第１図に示した実施例と同様に、熱拡散
工程後において前記ｎ−型半導体層２゛が多少残ってい
ても問題はない。
このような製造方法においても前記第１図に示した半導
体装置の製造方法と同打の効果をｔりることかできる。
体装置の製造方法と同打の効果をｔりることかできる。
次に、これら各実施例における方法を用いて、ｐ十型半
導体層ｌのａ度を１０１９Ａ ｔｏｓｓ ＊ Ｃｍ−３
程度とし、低；農度のｐ″″型半型体導体層２低濃度の
ｎ″″型半型体導体層２゛度を１０１６Ａ ｔｏｓｓ−
ｃｍ−３程度、厚さを５μ程度とし、ｎ＋バッファー層
３の濃度を１０１７Ａ Ｌｏｓｓ−ｃｍ−３程度、厚さ
を５ｐ程度とした本発明によるＩＧＢＴを製造した。な
お、熱拡散工程として１１００℃程度で約１７時間の熱
拡散を施した。その結果、このＩＧＢＴは第３図に示す
ように、スイッチング時の下降時間（フォールタイム）
ｔｐとコレクタ・エミッタ間飽和電圧ｖｃ、１４（ｓＡ
・「）とのトレードオフ曲線に改迎がみられた。このト
レードオフ曲線は本発明及び従来によるＩＧＢＴについ
て、ｎ−型半導体層のキャリヤのライフタイムコントロ
ールを行い、電流密度を１．０５Ａ／ａｍ２としたもの
である。
導体層ｌのａ度を１０１９Ａ ｔｏｓｓ ＊ Ｃｍ−３
程度とし、低；農度のｐ″″型半型体導体層２低濃度の
ｎ″″型半型体導体層２゛度を１０１６Ａ ｔｏｓｓ−
ｃｍ−３程度、厚さを５μ程度とし、ｎ＋バッファー層
３の濃度を１０１７Ａ Ｌｏｓｓ−ｃｍ−３程度、厚さ
を５ｐ程度とした本発明によるＩＧＢＴを製造した。な
お、熱拡散工程として１１００℃程度で約１７時間の熱
拡散を施した。その結果、このＩＧＢＴは第３図に示す
ように、スイッチング時の下降時間（フォールタイム）
ｔｐとコレクタ・エミッタ間飽和電圧ｖｃ、１４（ｓＡ
・「）とのトレードオフ曲線に改迎がみられた。このト
レードオフ曲線は本発明及び従来によるＩＧＢＴについ
て、ｎ−型半導体層のキャリヤのライフタイムコントロ
ールを行い、電流密度を１．０５Ａ／ａｍ２としたもの
である。
ところで、これら各実施例はすべてＩＧＢＴについての
ものであるが、Ｓｌサイリスクにも本発明が適用できる
ことは言うまでもない。
ものであるが、Ｓｌサイリスクにも本発明が適用できる
ことは言うまでもない。
なお、これら各実施例におｊりる半導体装置の製造方法
はｎチャネル型の半導体装置に係わるものであるが、極
性を逆にしたｐチャネル型の半導体装置の製造方法にも
適用できる。
はｎチャネル型の半導体装置に係わるものであるが、極
性を逆にしたｐチャネル型の半導体装置の製造方法にも
適用できる。
Ｃ発明の効果］
以上、説明したように本発明の半導体装置の製造方法に
よれば次のような効果を奏する。
よれば次のような効果を奏する。
熱拡散工程後においても、高濃度で厚さの薄いバッファ
ー層が存在する半導体装置を提ＩＪ（することができる
。よって、この半導体装置は高速スイッチングかつ低オ
ン抵抗を１にね備えることができる。
ー層が存在する半導体装置を提ＩＪ（することができる
。よって、この半導体装置は高速スイッチングかつ低オ
ン抵抗を１にね備えることができる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は本発明の他
の実施例に係わる半導体装置の製造方法について説明す
るための断面図、第３図は本発明及び従来の方法によっ
て製造されたＩＣ；ＢＴの特性を比較して示す図、第４
図及び第５図はそれぞれ従来の半導体装置の断面図、第
６図（ａ）、（ｂ）はそれぞれ従来の半導体装置の製造
方法を示す断面図、第６図（ｃ）は前記第６図（ｂ）に
おける半導体装置の不純物プロファイルを示す図である
。 １・・・ｐ十型半導体基板、２・・・ｐ″″型半型体導
体層・・・（１”バッファー層、４．２″・・・ｎ−型
半導体層、５・・・ｐ型不純物領域、６・・・０＋型不
純物領域。
法について説明するための断面図、第２図は本発明の他
の実施例に係わる半導体装置の製造方法について説明す
るための断面図、第３図は本発明及び従来の方法によっ
て製造されたＩＣ；ＢＴの特性を比較して示す図、第４
図及び第５図はそれぞれ従来の半導体装置の断面図、第
６図（ａ）、（ｂ）はそれぞれ従来の半導体装置の製造
方法を示す断面図、第６図（ｃ）は前記第６図（ｂ）に
おける半導体装置の不純物プロファイルを示す図である
。 １・・・ｐ十型半導体基板、２・・・ｐ″″型半型体導
体層・・・（１”バッファー層、４．２″・・・ｎ−型
半導体層、５・・・ｐ型不純物領域、６・・・０＋型不
純物領域。
Claims (1)
- 陽極、陰極及びゲートを有し、前記陽極及び陰極間を流
れる主電流を前記ゲートにより開閉することができる半
導体装置の製造方法であって、第１導電型の不純物を高
濃度に含む陽極層上にこの陽極層の不純物濃度よりも不
純物を低濃度に含む第１の半導体層を形成する第１の工
程と、この第１の半導体層上に第２導電型の不純物を高
濃度に含む第２の半導体層を形成する第２の工程と、こ
の第２の半導体層上に第２導電型の不純物を低濃度に含
む第３の半導体層を形成する第３の工程と、この第３の
半導体層の表面領域に熱拡散により少なくとも第１導電
型の不純物領域を形成するとともに前記第２の半導体層
の濃度を実質的に変化させないように前記陽極層に含ま
れる不純物を前記第１の半導体層へ拡散させる第４の工
程とを具備することを特徴とする半導体装置の製造方法
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263148A JPH0691263B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置の製造方法 |
| EP19890304006 EP0365107A3 (en) | 1988-10-19 | 1989-04-21 | Manufacturing method for vertically conductive semiconductor devices |
| US07/352,538 US4920062A (en) | 1988-10-19 | 1989-05-16 | Manufacturing method for vertically conductive semiconductor devices |
| KR1019890015032A KR930002594B1 (ko) | 1988-10-19 | 1989-10-19 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263148A JPH0691263B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110975A true JPH02110975A (ja) | 1990-04-24 |
| JPH0691263B2 JPH0691263B2 (ja) | 1994-11-14 |
Family
ID=17385473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263148A Expired - Fee Related JPH0691263B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4920062A (ja) |
| EP (1) | EP0365107A3 (ja) |
| JP (1) | JPH0691263B2 (ja) |
| KR (1) | KR930002594B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237183A (en) * | 1989-12-14 | 1993-08-17 | Motorola, Inc. | High reverse voltage IGT |
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
| JPH0541524A (ja) * | 1991-08-06 | 1993-02-19 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| US5319222A (en) * | 1992-04-29 | 1994-06-07 | North Carolina State University | MOS gated thyristor having on-state current saturation capability |
| US5317171A (en) * | 1992-04-29 | 1994-05-31 | North Carolina State University | MOS gated thyristor with remote turn-off electrode |
| JPH05347413A (ja) * | 1992-06-12 | 1993-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP2984478B2 (ja) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | 伝導度変調型半導体装置及びその製造方法 |
| EP0631301A1 (de) * | 1993-06-21 | 1994-12-28 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Herstellverfahren für ein Leistungshalbleiterbauelement für hohe Abkommutierungssteilheit |
| JP2755185B2 (ja) * | 1994-11-07 | 1998-05-20 | 日本電気株式会社 | Ｓｏｉ基板 |
| US5872028A (en) * | 1996-09-05 | 1999-02-16 | Harris Corporation | Method of forming power semiconductor devices with controllable integrated buffer |
| DE59914556D1 (de) * | 1998-12-04 | 2007-12-27 | Infineon Technologies Ag | Leistungshalbleiterschalter |
| US6624030B2 (en) * | 2000-12-19 | 2003-09-23 | Advanced Power Devices, Inc. | Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region |
| CN1322597C (zh) * | 1999-08-23 | 2007-06-20 | 日本板硝子株式会社 | 发光闸流晶体管及自扫描型发光装置 |
| JP3727827B2 (ja) | 2000-05-15 | 2005-12-21 | 株式会社東芝 | 半導体装置 |
| WO2014154858A1 (en) * | 2013-03-28 | 2014-10-02 | Abb Technology Ag | Method for manufacturing an insulated gate bipolar transistor |
| US20180145130A1 (en) * | 2016-05-17 | 2018-05-24 | Littelfuse, Inc. | Igbt with improved reverse blocking capability |
| KR102643716B1 (ko) * | 2020-12-14 | 2024-03-07 | 주식회사 에이유이 | 방진형 광센서 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| DE3131611A1 (de) * | 1981-08-10 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Epitaxialer transistor |
| JPS61191071A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 伝導度変調型半導体装置及びその製造方法 |
| US4696701A (en) * | 1986-11-12 | 1987-09-29 | Motorola, Inc. | Epitaxial front seal for a wafer |
| IT1218200B (it) * | 1988-03-29 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento di fabbricazione di un dispositivo semiconduttore mos di poterza a modulazione di conducibilita' (himos) e dispositivi con esso ottenuti |
-
1988
- 1988-10-19 JP JP63263148A patent/JPH0691263B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-21 EP EP19890304006 patent/EP0365107A3/en not_active Ceased
- 1989-05-16 US US07/352,538 patent/US4920062A/en not_active Expired - Lifetime
- 1989-10-19 KR KR1019890015032A patent/KR930002594B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0365107A2 (en) | 1990-04-25 |
| EP0365107A3 (en) | 1991-01-02 |
| KR930002594B1 (ko) | 1993-04-03 |
| KR900007051A (ko) | 1990-05-09 |
| US4920062A (en) | 1990-04-24 |
| JPH0691263B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |